JP2022000833A - シフトレジスタ、及び表示装置 - Google Patents

Abstract

【課題】 誤動作を抑制できるシフトレジスタを提供する。【解決手段】 シフトレジスタは、複数の走査線にそれぞれ接続され、縦続接続された複数のコア回路ＲＧを含む。コア回路ＲＧは、入力部２０と、第１インバータ回路２１ｏと、第２インバータ回路２１ｅと、出力部２２と、第１プルダウントランジスタと、第２プルダウントランジスタとを含む。入力部２０は、入力信号を第１ノードに転送する。第１インバータ回路２１ｏは、第１フレーム信号により有効化され、第１ノードの反転信号を第２ノードで保持する。第２インバータ回路２１ｅは、第２フレーム信号により有効化され、第１ノードの反転信号を第３ノードで保持する。出力部２２は、出力トランジスタと、キャパシタとを含む。第１プルダウントランジスタは、第１インバータ回路２１ｏに接続される。第２プルダウントランジスタは、第２インバータ回路２１ｅに接続される。【選択図】 図５

Description

本発明は、シフトレジスタ、及び表示装置に関する。

薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス型の液晶表示装置、或いは有機ＥＬ（electroluminescence）表示装置は、ＴＦＴをマトリクス状に配置した基板（ＴＦＴ基板と呼ぶ）を備えている。ＴＦＴ基板は、カラム方向にそれぞれが延びかつ画像信号が入力される複数の信号線と、ロウ方向にそれぞれが延びる複数の走査線とを有している。

近年、走査線を駆動するゲートドライバをＴＦＴ基板上に形成し、ドライバＩＣのコスト削減および表示パネルの狭額縁化が図られている。また、ＴＦＴ基板上にゲートドライバを形成することで、走査線の引き回し配線の制約がなくなるため、車載向けなどで要求が高い「異形表示パネル」に対しても有用な技術となってきている。このような技術は、ＧＩＰ（Gate driver in panel）、或いはＧＯＡ（Gate driver on array）と呼ばれる。

ＴＦＴで形成された走査線駆動回路には、複数の走査線に順次パルス信号を出力するためのシフトレジスタが用いられる。このシフトレジスタは、走査線にパルス信号を出力するＴＦＴ（出力ＴＦＴと呼ぶ）と、走査線が非選択時に走査線をプルダウンさせるＴＦＴ（プルダウンＴＦＴと呼ぶ）と、インバータ回路とを備える。インバータ回路を備える目的は、出力ＴＦＴがゲート・ドレイン間の寄生容量を介して自らを誤動作させてしまう、いわゆるセルフターンオン現象を抑制することにある。

このインバータ回路は、走査線が非選択時に走査線をオフに保つように動作することが必要となる。そのため、プルダウンＴＦＴのゲートには正バイアスが印加され続けることになり、ＴＦＴの特性が経時変化（例えば閾値電圧のシフト）してしまう。その場合、インバータ回路の機能不良や走査線のプルダウンの機能不良による誤動作が生じてしまう。

特許第５１９０２８１号公報 特許第５３９９５５５号公報

本発明は、誤動作を抑制できるシフトレジスタ、及び表示装置を提供する。

本発明の第１態様に係るシフトレジスタは、複数の走査線にそれぞれ接続され、縦続接続された複数のコア回路を具備する。前記複数のコア回路の各々は、前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路と、出力トランジスタと、キャパシタとを含み、前記出力トランジスタは、前記第１ノードに接続されたゲートと、第１クロック信号又は第２クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する、出力部と、前記第２ノードに接続されたゲートと、前記走査線に接続された第１端子と、基準電圧が供給される第２端子とを有する第１プルダウントランジスタと、前記第３ノードに接続されたゲートと、前記走査線に接続された第１端子と、前記基準電圧が供給される第２端子とを有する第２プルダウントランジスタとを含む。奇数番目のコア回路は、前記第１クロック信号を受け、偶数番目のコア回路は、前記第１クロック信号と相補である前記第２クロック信号を受ける。

本発明の第２態様に係るシフトレジスタは、第１態様のシフトレジスタにおいて、前記第２ノードと前記第３ノードとの間に接続され、前記第１ノードに接続されたゲートを有する第１トランジスタをさらに具備する。

本発明の第３態様に係るシフトレジスタは、第１又は２態様のシフトレジスタにおいて、前記第１インバータ回路は、第２及び第３トランジスタを含み、前記第２トランジスタは、前記第２ノードに接続されたゲートと、前記第１ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有し、前記第３トランジスタは、前記第１ノードに接続されたゲートと、前記第２ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有し、前記第２インバータ回路は、第４及び第５トランジスタを含み、前記第４トランジスタは、前記第３ノードに接続されたゲートと、前記第１ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有し、前記第５トランジスタは、前記第１ノードに接続されたゲートと、前記第３ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有する。

本発明の第４態様に係るシフトレジスタは、第３態様のシフトレジスタにおいて、前記第２トランジスタのチャネル幅をＷ１、前記第３トランジスタのチャネル幅をＷ２とすると、「Ｗ２≦Ｗ１≦２×Ｗ２」の関係を有する。

本発明の第５態様に係るシフトレジスタは、第１乃至４態様の何れかのシフトレジスタにおいて、前記第１インバータ回路は、前記第１フレーム信号を前記第２ノードに転送する第６トランジスタを含み、前記第２インバータ回路は、前記第２フレーム信号を前記第３ノードに転送する第７トランジスタを含む。

本発明の第６態様に係るシフトレジスタは、第１乃至５態様の何れかのシフトレジスタにおいて、前記入力部は、後段のコア回路の出力信号に対応するリセット信号が入力されるゲートと、前記第１ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有するリセットトランジスタを含む。

本発明の第７態様に係るシフトレジスタは、第６態様のシフトレジスタにおいて、最終段のコア回路に含まれるリセットトランジスタのゲートには、前記最終段のコア回路の出力信号が有効化された後に有効化されるクリア信号が入力される。

本発明の第８態様に係るシフトレジスタは、第１乃至７態様の何れかのシフトレジスタにおいて、１段目のコア回路の入力部には、走査動作を開始するためのスタート信号が入力される。

本発明の第９態様に係る表示装置は、第１乃至８態様の何れかのシフトレジスタを具備する。

本発明の第１０態様に係る表示装置は、第９態様の表示装置において、複数の画素を含む画素アレイをさらに具備する。前記複数の走査線は、前記画素アレイに接続される。

本発明によれば、誤動作を抑制できるシフトレジスタ、及び表示装置を提供することができる。

図１は、実施形態に係る液晶表示装置のレイアウト図である。 図２は、実施形態に係る液晶表示装置のブロック図である。 図３は、図２に示した画素アレイの回路図である。 図４は、走査線駆動回路に含まれるシフトレジスタのブロック図である。 図５は、図４に示したコア回路の回路図である。 図６は、液晶表示装置の基本的な動作を説明するタイミング図である。 図７は、液晶表示装置のより詳細な動作を説明するタイミング図である。 図８は、選択期間におけるコア回路のインバータ動作を説明する模式図である。 図９は、１段目のコア回路の駆動波形である。 図１０は、１段目のコア回路の駆動波形である。 図１１は、最終段のコア回路の駆動波形である。 図１２は、最終段のコア回路の駆動波形である。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。

［１］ 液晶表示装置１の構成
本実施形態では、表示装置として、液晶表示装置を例に挙げて説明する。

図１は、本発明の実施形態に係る液晶表示装置１のレイアウト図である。本実施形態の液晶表示装置１は、例えば、ＧＩＰ（gate driver in panel）、又はＧＯＡ（gate driver on array）型のＬＣＤ（liquid crystal display）からなる。液晶表示装置１は、画素アレイ１０、走査線ドライバ（ＧＩＰと表記する）１１−１、１１−２、及び集積回路（ＩＣ：integrated circuit）２を備える。

画素アレイ１０には、それぞれがＸ方向に延びる複数の走査線ＧＬと、それぞれがＸ方向に交差するＹ方向に延びる複数の信号線ＳＬとが配設される。

画素アレイ１０のＸ方向両側にはそれぞれ、走査線ドライバ１１−１、１１−２が配置される。走査線ドライバ１１−１は、奇数番目の走査線ＧＬに接続される。走査線ドライバ１１−１は、奇数番目の走査線ＧＬに接続される。

集積回路２は、複数の信号線ＳＬに接続される。また、集積回路２は、走査線ドライバ１１−１、１１−２に接続される。集積回路２は、ＩＣチップで構成される。

図２は、実施形態に係る液晶表示装置１のブロック図である。液晶表示装置１は、画素アレイ１０、走査線駆動回路１１、信号線駆動回路１２、共通電極駆動回路１３、電圧発生回路１４、及び制御回路１５を備える。図１に示した走査線ドライバ１１−１、１１−２は、図２に示した走査線駆動回路１１に対応する。図１に示した集積回路２は、図２に示した信号線駆動回路１２、共通電極駆動回路１３、電圧発生回路１４、及び制御回路１５を含む。

画素アレイ１０は、マトリクス状に配列された複数の画素ＰＸを備える。画素アレイ１０には、それぞれがＸ方向に延びる複数の走査線ＧＬ１〜ＧＬｍと、それぞれがＹ方向に延びる複数の信号線ＳＬ１〜ＳＬｎとが配設される。“ｍ”及び“ｎ”はそれぞれ、２以上の整数である。走査線ＧＬと信号線ＳＬとの交差領域には、画素ＰＸが配置される。

走査線駆動回路１１は、複数の走査線ＧＬに電気的に接続される。走査線駆動回路１１は、制御回路１５から送られる制御信号に基づいて、画素ＰＸに含まれるスイッチング素子をオン／オフするための走査信号を画素アレイ１０に送る。

信号線駆動回路１２は、複数の信号線ＳＬに電気的に接続される。信号線駆動回路１２は、制御回路１５から制御信号、及び表示データを受ける。信号線駆動回路１２は、制御信号に基づいて、表示データに対応する階調信号（駆動電圧）を画素アレイ１０に送る。

共通電極駆動回路１３は、共通電圧Ｖｃｏｍを生成し、これを画素アレイ１０内の共通電極に供給する。共通電極は、複数の画素ＰＸごとに設けられた複数の画素電極に液晶層を介して対向するように設けられる電極である。

電圧発生回路１４は、液晶表示装置１の動作に必要な各種電圧を生成し、これら電圧を対応する回路に供給する。

制御回路１５は、液晶表示装置１の動作を統括的に制御する。制御回路１５は、外部から画像データＤＴ及び制御信号ＣＮＴを受ける。制御回路１５は、画像データＤＴに基づいて、各種制御信号を生成し、これら制御信号を、対応する回路に送る。

［２］ 画素ＰＸの回路構成
次に、画素アレイ１０に含まれる画素ＰＸの回路構成について説明する。図３は、図２に示した画素アレイ１０の回路図である。

画素ＰＸは、スイッチング素子（アクティブ素子）１６、液晶容量（液晶素子）Ｃｌｃ、及び蓄積容量Ｃｓを備える。スイッチング素子１６としては、例えばＴＦＴ（Thin Film Transistor）が用いられ、またｎチャネルＴＦＴが用いられる。

ＴＦＴ１６のソースは、信号線ＳＬに接続され、そのゲートは、走査線ＧＬに接続され、そのドレインは、液晶容量Ｃｌｃに接続される。液晶素子としての液晶容量Ｃｌｃは、画素電極と、共通電極と、これらに挟まれた液晶層とにより構成される。

蓄積容量Ｃｓは、液晶容量Ｃｌｃに並列接続される。蓄積容量Ｃｓは、画素電極に生じる電位変動を抑制するとともに、画素電極に印加された駆動電圧を次の信号に対応する駆動電圧が印加されるまでの間保持する機能を有する。蓄積容量Ｃｓは、画素電極と、蓄積電極（蓄積容量線ともいう）と、これらに挟まれた絶縁膜とにより構成される。共通電極及び蓄積電極には、共通電極駆動回路１３により共通電圧Ｖｃｏｍが印加される。

［３］ 走査線駆動回路１１の構成
次に、走査線駆動回路１１の構成について説明する。走査線駆動回路１１は、シフトレジスタ１１Ａを備える。図４は、走査線駆動回路１１に含まれるシフトレジスタ１１Ａのブロック図である。

シフトレジスタ１１Ａは、複数のコア回路ＲＧ１〜ＲＧｍを備える。コア回路ＲＧ１〜ＲＧｍはそれぞれ、走査線ＧＬ１〜ＧＬｍに対応して設けられる。本明細書では、複数のコア回路ＲＧ１〜ＲＧｍに共通する説明には、“コア回路ＲＧ”と表記する。

複数のコア回路ＲＧ１〜ＲＧｍは、縦続接続される。各コア回路ＲＧは、入力データを一時的に記憶するレジスタとして機能する。シフトレジスタ１１Ａは、クロック信号に同期して動作し、入力データ（パルス信号）を順次シフトするように動作する。

各コア回路ＲＧは、自身に入力される複数の信号の条件に応じて、パルス信号を出力するように構成される。各コア回路ＲＧは、入力端子Ｖ_ＩＮ、出力端子ＯＵＴ、フレーム端子Ｆｒ_ｏ、フレーム端子Ｆｒ_ｅ、クロック端子ＣＬＫ、クリア端子ＣＲ、及びリセット端子ＲＳＴ_ＩＮを備える。

複数のコア回路ＲＧ１〜ＲＧｍは、任意のコア回路ＲＧｉの出力端子ＯＵＴが、後段のコア回路ＲＧ（ｉ＋１）の入力端子Ｖ_ＩＮに接続されるようにして、縦続接続される。ｉは、１〜ｍのうち任意の数である。なお、１段目のコア回路ＲＧ１の入力端子Ｖ_ＩＮには、スタート信号ＳＴが入力される。

コア回路ＲＧ１〜ＲＧｍのフレーム端子Ｆｒ_ｏには、フレーム信号Ｆｒａｍｅ_ｏが入力される。コア回路ＲＧ１〜ＲＧｍのフレーム端子Ｆｒ_ｅには、フレーム信号Ｆｒａｍｅ_ｅが入力される。コア回路ＲＧ１〜ＲＧｍのクリア端子ＣＲには、クリア信号ＣＬＲが入力される。

奇数番目のコア回路ＲＧ１、ＲＧ３、・・・のクロック端子ＣＬＫには、クロック信号ＣｌｋＡが入力される。偶数番目のコア回路ＲＧ２、ＲＧ４、・・・のクロック端子ＣＬＫには、クロック信号ＣｌｋＢが入力される。クロック信号ＣｌｋＡとクロック信号ＣｌｋＢとは、相補的な位相関係を有する。

任意のコア回路ＲＧｉの出力端子ＯＵＴは、前段のコア回路ＲＧ（ｉ−１）のリセット端子ＲＳＴ_ＩＮに接続される。最終段のコア回路ＲＧｍのリセット端子ＲＳＴ_ＩＮには、クリア信号ＣＬＲが入力される。

複数のコア回路ＲＧ１〜ＲＧｍの出力端子ＯＵＴはそれぞれ、走査線ＧＬ１〜ＧＬｍに接続される。図４の各走査線ＧＬに接続されたキャパシタは、走査線に接続された画素の容量を簡略化して表している。

制御回路１５は、前述したフレーム信号Ｆｒａｍｅ_ｏ、フレーム信号Ｆｒａｍｅ_ｅ、クロック信号ＣｌｋＡ、クロック信号ＣｌｋＢ、及びクリア信号ＣＬＲを生成し、これらの信号をシフトレジスタ１１Ａに供給する。

（コア回路ＲＧの具体的な構成）
次に、コア回路ＲＧの具体的な構成について説明する。図５は、図４に示したコア回路ＲＧの回路図である。コア回路ＲＧは、入力部２０、レジスタ部２１、出力部２２、プルダウン部２３、及びクリア部２４を備える。コア回路ＲＧは、Ｎ型の電界効果トランジスタ（ＦＥＴ）を用いて構成される。以下、ＦＥＴを単にトランジスタと呼ぶ。本実施形態では、一例として、コア回路ＲＧを構成するトランジスタは、ＮチャネルＴＦＴで構成される。本明細書では、トランジスタのソース及びドレインの一方を第１端子、他方を第２端子とも呼ぶ。

入力部２０は、入力信号ＶＩＮを受けるための回路である。入力部２０は、２個のトランジスタＭ２、Ｍ５を備える。トランジスタＭ２のゲートには、入力端子Ｖ_ＩＮを介して、入力信号ＶＩＮが入力される。入力信号ＶＩＮは、前段のコア回路ＲＧの出力信号に対応する。トランジスタＭ２のドレインは、自身のゲートに接続される。すなわち、トランジスタＭ２は、ダイオード接続される。トランジスタＭ２のソースは、ノードＡｎに接続される。トランジスタＭ２は、入力信号ＶＩＮがハイレベルの場合に、入力信号ＶＩＮをノードＡｎに転送し、入力信号ＶＩＮがローレベルの場合にオフする。

トランジスタ（リセットトランジスタともいう）Ｍ５のゲートには、リセット端子ＲＳＴ_ＩＮを介して、リセット信号ＲＳＴが入力される。リセット信号ＲＳＴは、後段のコア回路ＲＧの出力信号に対応する。トランジスタＭ５のドレインは、ノードＡｎに接続される。トランジスタＭ５のソースは、電圧Ｖｇｌが供給される電源端子に接続される。電圧Ｖｇｌは、信号をローレベルに設定するための基準電圧であり、信号のハイレベル電圧より低い電圧である。電圧Ｖｇｌは、例えば、接地電圧ＧＮＤより低い負電圧であり、−１０Ｖ〜−２０Ｖの範囲に設定される。

レジスタ部２１は、選択状態および非選択状態のキャパシタＣｂ間にかかる電圧を保持するための回路である。レジスタ部２１は、２個のインバータ回路２１ｏ、２１ｅと、トランジスタＭ１ｂとを備える。

インバータ回路２１ｏは、３個のトランジスタＭ１ｏ、Ｍ６ｏ、Ｍ７ｏを備える。トランジスタＭ１ｏのゲートには、フレーム端子Ｆｒ_ｏを介して、フレーム信号Ｆｒａｍｅ_ｏが入力される。トランジスタＭ１ｏのドレインは、自身のゲートに接続される。トランジスタＭ１ｏのソースは、ノードＢｎｏに接続される。トランジスタＭ１ｏは、フレーム信号Ｆｒａｍｅ_ｏがハイレベルの場合に、フレーム信号Ｆｒａｍｅ_ｏをノードＢｎｏに転送し、フレーム信号Ｆｒａｍｅ_ｏがローレベルの場合にオフする。すなわち、インバータ回路２１ｏは、フレーム信号Ｆｒａｍｅ_ｏがハイレベルの場合に有効化される。

トランジスタＭ６ｏのゲートは、ノードＢｎｏに接続される。トランジスタＭ６ｏのドレインは、ノードＡｎに接続される。トランジスタＭ６ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ６ｏは、ノードＡｎの電位をプルダウンする機能を有する。

トランジスタＭ７ｏのゲートは、ノードＡｎに接続される。トランジスタＭ７ｏのドレインは、ノードＢｎｏに接続される。トランジスタＭ７ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ７ｏは、ノードＢｎｏの電位をプルダウンする機能を有する。

インバータ回路２１ｅは、３個のトランジスタＭ１ｅ、Ｍ６ｅ、Ｍ７ｅを備える。トランジスタＭ１ｅのゲートには、フレーム端子Ｆｒ_ｅを介して、フレーム信号Ｆｒａｍｅ_ｅが入力される。トランジスタＭ１ｅのドレインは、自身のゲートに接続される。トランジスタＭ１ｅのソースは、ノードＢｎｅに接続される。トランジスタＭ１ｅは、フレーム信号Ｆｒａｍｅ_ｅがハイレベルの場合に、フレーム信号Ｆｒａｍｅ_ｅをノードＢｎｅに転送し、フレーム信号Ｆｒａｍｅ_ｅがローレベルの場合にオフする。すなわち、インバータ回路２１ｅは、フレーム信号Ｆｒａｍｅ_ｅがハイレベルの場合に有効化される。

トランジスタＭ６ｅのゲートは、ノードＢｎｅに接続される。トランジスタＭ６ｅのドレインは、ノードＡｎに接続される。トランジスタＭ６ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ６ｅは、ノードＡｎの電位をプルダウンする機能を有する。

トランジスタＭ７ｅのゲートは、ノードＡｎに接続される。トランジスタＭ７ｅのドレインは、ノードＢｎｅに接続される。トランジスタＭ７ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ７ｅは、ノードＢｎｅの電位をプルダウンする機能を有する。

トランジスタＭ１ｂのゲートは、ノードＡｎに接続される。トランジスタＭ１ｂの電流経路の一端は、ノードＢｎｏに接続される。トランジスタＭ１ｂの電流経路の他端は、ノードＢｎｅに接続される。トランジスタＭ１ｂは、ノードＡｎがハイレベルの場合に、ノードＢｎｏとノードＢｎｅとを接続する。

出力部２２は、出力信号を走査線ＧＬに出力するための回路である。出力部２２は、トランジスタ（出力トランジスタともいう）Ｍ３と、キャパシタＣｂとを備える。トランジスタＭ３のゲートは、ノードＡｎに接続される。トランジスタＭ３のドレインには、クロック信号Ｃｌｋが入力される。クロック信号Ｃｌｋは、クロック信号ＣｌｋＡ、ＣｌｋＢのいずれかであり、奇数番目のコア回路ＲＧの場合はクロック信号ＣｌｋＡとなり、偶数番目のコア回路ＲＧの場合はクロック信号ＣｌｋＢとなる。トランジスタＭ３のソースは、ノードＱｎに接続される。

キャパシタＣｂの一方の電極は、ノードＡｎに接続され、キャパシタＣｂの他方の電極は、ノードＱｎに接続される。ノードＱｎは、対応する走査線ＧＬに接続される。

プルダウン部２３は、ノードＱｎの電位をプルダウンするための回路である。プルダウン部２３は、２個のトランジスタ（プルダウントランジスタともいう）Ｍ４ｏ、Ｍ４ｅを備える。トランジスタＭ４ｏのゲートは、ノードＢｎｏに接続される。トランジスタＭ４ｏのドレインは、ノードＱｎに接続される。トランジスタＭ４ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。

トランジスタＭ４ｅのゲートは、ノードＢｎｅに接続される。トランジスタＭ４ｅのドレインは、ノードＱｎに接続される。トランジスタＭ４ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。

クリア部２４は、ノードＡｎ、及びノードＱｎをクリアするための回路である。クリア部２４は、２個のトランジスタＭ８、Ｍ９を備える。トランジスタＭ８のゲートには、クリア端子ＣＲを介して、クリア信号ＣＬＲが入力される。トランジスタＭ８のドレインは、ノードＱｎに接続される。トランジスタＭ８のソースは、電圧Ｖｇｌが供給される電源端子に接続される。

トランジスタＭ９のゲートには、クリア端子ＣＲを介してクリア信号ＣＬＲが入力される。トランジスタＭ９のドレインは、ノードＡｎに接続される。トランジスタＭ９のソースは、電圧Ｖｇｌが供給される電源端子に接続される。

［４］ 動作
上記のように構成された液晶表示装置１の動作について説明する。図６は、液晶表示装置１の基本的な動作を説明するタイミング図である。図６の行番号は、走査線ＧＬの番号に対応する。

制御回路１５は、外部から信号Ｖｓｙｎｃを受ける。信号Ｖｓｙｎｃが一旦ローレベルになってから、再度ローレベルになるまでの期間が１フレームである。１フレームとは、全ての走査線を１回走査する期間であり、また、画面に１つの画像を表示する期間である。

シフトレジスタ１１Ａは、制御回路１５から送られる信号に基づいて動作する。１フレーム期間において、シフトレジスタ１１Ａに含まれるコア回路ＲＧ１〜ＲＧｍは、順にパルス信号を出力するように動作する。

図７は、液晶表示装置１のより詳細な動作を説明するタイミング図である。

フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅは、１フレームごとに交互に有効化（ハイレベル）される。フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅに応じて、２個のインバータ回路２１ｏ、２１ｅは、交互に動作する。制御回路１５は、信号Ｖｓｙｎｃがローレベルの期間に、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅの状態を切り替える。

一例として、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル）されるものとする。フレーム信号Ｆｒａｍｅ_ｅは、ローレベルである。フレーム信号Ｆｒａｍｅ_ｏがハイレベルになると、インバータ回路２１ｏのトランジスタＭ１ｏがオンし、インバータ回路２１ｏ1が有効化される。インバータ回路２１ｅのトランジスタＭ１ｅはオフし、インバータ回路２１ｏ1は無効化される。

フレーム信号Ｆｒａｍｅ_ｏがハイレベルになった後、スタート信号ＳＴがハイレベルにされる。これにより、１段目のコア回路ＲＧ１の入力信号ＶＩＮがハイレベルになる。すると、入力部２０のトランジスタＭ２がオンし、ノードＡｎがハイレベルになる。

ノードＡｎがハイレベルになると、インバータ回路２１ｏのトランジスタＭ７ｏがオンし、ノードＢｎｏがローレベルになる。すなわち、インバータ回路２１ｏは、ノードＢｎｏにおいてノードＡｎに反転データを保持する。これにより、プルダウン部２３のトランジスタＭ４ｏがオフし、ノードＱｎのプルダウン動作が停止する。

また、ノードＡｎがハイレベルになると、出力部２２のトランジスタＭ３がオンする。続いて、クロック信号ＣｌｋＡがハイレベルになる。すると、走査線ＳＬ１がハイレベルになる。

２段目のコア回路ＲＧ２は、入力信号ＶＩＮとして前段のコア回路ＲＧ１から出力信号を受ける。続いて、クロック信号ＣｌｋＢがハイレベルになる。すると、コア回路ＲＧ２は、走査線ＳＬ２をハイレベルにする。

１段目のコア回路ＲＧ１は、２段目のコア回路ＲＧ２の出力信号をリセット信号ＲＳＴとして受ける。リセット信号ＲＳＴは、入力部２０のトランジスタＭ５のゲートに入力される。すると、トランジスタＭ５がオンし、ノードＡｎがローレベルになる。

ノードＡｎがローレベルになると、インバータ回路２１ｏのトランジスタＭ７ｏがオフし、ノードＢｎｏがハイレベルになる。すなわち、インバータ回路２１ｏは、ノードＢｎｏにおいてノードＡｎの反転データを保持する。ノードＢｎｏがハイレベルになると、トランジスタＭ６ｏがオンし、ノードＡｎは、ローレベルに保持される。これにより、プルダウン部２３のトランジスタＭ４ｏがオンし、ノードＱｎがローレベルになる。

また、ノードＡｎがローレベルになると、出力部２２のトランジスタＭ３がオフする。これにより、走査線ＳＬ１がローレベルになる。

なお、詳細な設計として、隣接するコア回路ＲＧが同時に動作しないようにする。このため、クロック信号ＣｌｋＡのパルスとクロック信号ＣｌｋＢのパルスとが重ならないように、互いのエッジに間隔を空けている。

以下同様に、コア回路ＲＧ３〜ＲＧｍは、順にパルス信号を出力する。

最終段のコア回ＲＧｍがパルス信号を出力した後、クリア信号ＣＬＲがハイレベルにされる。クリア信号ＣＬＲがハイレベルになると、クリア部２４のトランジスタＭ８、Ｍ９がオンする。すると、ノードＱｎ、及びノードＡｎがローレベルになる。これにより、コア回路ＲＧｍは、走査線ＧＬｍをローレベルにする。

その後、フレーム信号Ｆｒａｍｅ_ｅがハイレベル、フレーム信号Ｆｒａｍｅ_ｏがローレベルにされる。すると、コア回ＲＧのインバータ回路２１ｅが有効化される。その後、シフトレジスタ１１Ａによる走査動作が繰り返される。

このような動作により、コア回路ＲＧにおいて、正バイアスが印加され続けるトランジスタをなくすことができる。これにより、コア回路ＲＧを構成するトランジスタの特性が劣化するのを抑制できる。特に、トランジスタとしてＴＦＴを用いた場合、正バイアスが印加され続けると、閾値電圧Ｖｔｈがシフトしてしまう。しかし、本実施形態では、ＴＦＴの特性が劣化するのを抑制できる。

次に、選択期間におけるコア回路ＲＧのインバータ動作について説明する。選択期間とは、走査線が選択された期間であり、走査線がパルス信号を出力する期間である。非選択期間は、選択期間以外の期間であり、走査線がパルス信号を出力しない期間である。

図８は、選択期間におけるコア回路ＲＧのインバータ動作を説明する模式図である。一例として、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル（図８の“Ｈｉ”））され、インバータ回路２１ｏがインバータ動作を行うものとする。フレーム信号Ｆｒａｍｅ_ｅは、ローレベル（図８の“Ｌｏ”）である。

トランジスタＭ２のゲートには、前段のコア回路ＲＧからハイレベル（図８の“ＯＮ”）の入力信号ＶＩＮが入力される。よって、トランジスタＭ２がオンし、ノードＡｎがハイレベル（図８の“Ｈｉ”）になる。

トランジスタＭ１ｏのゲートには、ハイレベルのフレーム信号Ｆｒａｍｅ_ｏが入力される。よって、トランジスタＭ１ｏがオンし、インバータ回路２１ｏは、有効化される。

ノードＡｎがハイレベルであるため、トランジスタＭ７ｏがオンし、ノードＢｎｏは、プルダウンされる。図８の矢印が電流を意味している。

さらに、選択期間におけるインバータ動作には、インバータ回路２１ｅのトランジスタＭ７ｅも動作させることができる。すなわち、ノードＡｎがハイレベルであるため、トランジスタＭ１ｂ、Ｍ７ｅがオンしている。よって、ノードＢｎｏは、トランジスタＭ１ｂ、ノードＢｎｅ、及びトランジスタＭ７ｅの経路でもプルダウンされる。これにより、ノードＢｎｏを確実にローレベルに設定できる。

トランジスタＭ６ｏの駆動能力は、トランジスタＭ７ｏの駆動能力より大きく設定される。非選択期間では、トランジスタＭ６ｏによりノードＡｎがプルダウンされ、ノードＡｎを確実にローレベルに設定できる。

上記インバータ動作を実現するための条件として、トランジスタＭ６、Ｍ７は、以下の条件を満たすように設定される。トランジスタＭ６は、トランジスタＭ６ｏ、Ｍ６ｅそれぞれを意味し、トランジスタＭ７は、トランジスタＭ７ｏ、Ｍ７ｅそれぞれを意味する。トランジスタＭ６、Ｍ７のチャネル幅をそれぞれＷ６、Ｗ７と表記する。チャネル幅は、ゲート幅とも呼ばれる。

Ｗ７≦Ｗ６≦２×Ｗ７
“Ｗ６≦２×Ｗ７”とすることで、トランジスタＭ７ｏ、Ｍ７ｅを合わせた駆動能力がトランジスタＭ６ｏ（又はトランジスタＭ６ｅ）の駆動能力より大きくなる。これにより、選択期間において、ノードＢｎｏを確実にローレベルに設定できる。

“Ｗ７≦Ｗ６”とすることで、トランジスタＭ６の駆動能力がトランジスタＭ７の駆動能力より大きくなる。これにより、非選択期間において、ノードＡｎを確実にローレベルに設定できる。

最終段に近いコア回路ＲＧに含まれるインバータ回路に着目する。インバータ回路２１ｏ、２１ｅのうち無効化されたインバータ回路（例えば、インバータ回路２１ｅとする）のノードＢｎｅの電位は、トランジスタＭ１ｅのリーク電流により低下していく。そのため、最終段に近いコア回路ＲＧでは、選択期間においてトランジスタＭ１ｂがオンすることで、有効化された側のノードＢｎｏが、ノードＢｎｅと導通することで、より着実にローレベルに設定できる仕組みになっている。

次に、１段目のコア回路ＲＧ１の詳細な駆動波形について説明する。
図９及び図１０は、１段目のコア回路ＲＧ１の駆動波形である。図９には、ノードＡｎ、Ｂｎｏ、Ｂｎｅの波形を示している。図１０には、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅ、及び走査線ＧＬ１の波形を示している。図９及び図１０の横軸が時間（ｍｓｅｃ）であり、縦軸が電圧（Ｖ）である。波形振幅は、Ｈｉ＝１１Ｖ、Ｌｏ＝−１０Ｖである。走査線のパルス幅は約７０μｓ、フレーム周波数は６０Ｈｚである。

まず、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル）され、インバータ回路２１ｏが有効化される。続いて、ノードＡｎがハイレベルとなり、インバータ回路２１ｏのインバータ動作により、ノードＢｎｏがローレベルとなる。また、ノードＢｎｏがローレベルになると同時に、インバータ回路２１ｅのノードＢｎｅがローレベルになっているのが分かる。これにより、インバータ回路２１ｅのトランジスタＭ４ｅ、Ｍ６ｅのゲート電圧は、フレーム信号Ｆｒａｍｅ_ｅがハイレベルになるまで、ローレベルに保たれる。その後、クロック信号ＣｌｋＡが入力されるタイミングで、走査線ＧＬ１にパルス信号が出力される。

次に、最終段のコア回路ＲＧｍの詳細な駆動波形について説明する。
図１１及び図１２は、最終段のコア回路ＲＧｍの駆動波形である。図１１には、ノードＡｎ、Ｂｎｏ、Ｂｎｅの波形を示している。図１２には、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅ、及び走査線ＧＬｍの波形を示している。

コア回路ＲＧ１の場合と同様に、ノードＡｎがハイレベルとなり、インバータ回路２１ｏのインバータ動作により、ノードＢｎｏがローレベルとなる。その後、クロック信号ＣｌｋＡが入力されるタイミングで、走査線ＧＬｍにパルス信号が出力される。

また、最終段のコア回路ＲＧｍでは、ノードＢｎｅの電位は、トランジスタＭ１ｅのリーク電流により、走査線ＧＬｍが選択される前にすでにローレベルになっている。よって、トランジスタＭ１ｂがオンすることで、ノードＢｎｏとノードＢｎｅとが導通し、ノードＢｎｏをより着実にローレベルに設定できる。

［５］ 実施形態の効果
本実施形態によれば、各コア回路ＲＧが２個のインバータ回路２１ｏ、２１ｅを備え、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅに応じて、インバータ回路２１ｏ、２１ｅが交互に有効化される。よって、シフトレジスタ１１Ａを構成するトランジスタ（例えばＴＦＴ）に電圧が印加され続けるのを防ぐことができる。

具体的には、ノードＢｎｏにゲートが接続されたトランジスタＭ６ｏの特性が劣化するのを抑制できる。特に、トランジスタＭ６ｏの閾値電圧がシフトするのを抑制できる。これにより、インバータ回路２１ｏが機能不良になるのを抑制できる。トランジスタＭ６ｅについても同様である。よって、シフトレジスタ１１Ａが誤動作するのを抑制できる。

また、ノードＢｎｏにゲートが接続されたトランジスタＭ４ｏの特性が劣化するのを抑制できる。特に、トランジスタＭ４ｏの閾値電圧がシフトするのを抑制できる。これにより、走査線をプルダウンするためのトランジスタＭ４ｏが機能不良になるのを抑制できる。トランジスタＭ４ｅについても同様である。よって、シフトレジスタ１１Ａが誤動作するのを抑制できる。

また、ノードＢｎｏとノードＢｎｅとをトランジスタＭ１ｂで接続し、ノードＡｎがハイレベルの場合に、ノードＢｎｏとノードＢｎｅとを導通させるようにしている。これにより、例えばインバータ回路２１ｏが有効化されている場合、ノードＢｎｏをより確実にローレベルに設定できる。よって、シフトレジスタ１１Ａが誤動作するのを抑制できる。

また、走査線の本数が増えた場合でも、シフトレジスタ１１Ａを確実に動作させることができる。

なお、上記実施形態では、１フレーム毎にフレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅの電圧関係を切り替えている。しかし、これに限定されず、２フレーム以上の期間ごとに、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅの電圧関係を切り替えてもよい。

また、上記実施形態では、トランジスタを全てＮ型トランジスタで構成する場合について説明している。しかし、これに限定されず、電源電圧、及びクロック信号の極性を反転させることで、全てのトランジスタをＰ型トランジスタで構成することも可能である。

また、上記実施形態では、表示装置として液晶表示装置を例に挙げて説明している。しかし、これに限定されず、有機ＥＬ表示装置などの他の表示装置に適用することも可能である。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…液晶表示装置、２…集積回路、１０…画素アレイ、１１…走査線駆動回路、１１Ａ…シフトレジスタ、１２…信号線駆動回路、１３…共通電極駆動回路、１４…電圧発生回路、１５…制御回路、１６…スイッチング素子、２０…入力部、２１…レジスタ部、２１ｅ，２１ｏ…インバータ回路、２２…出力部、２３…プルダウン部、２４…クリア部、ＲＧ…コア回路。

Claims (10)

1. 複数の走査線にそれぞれ接続され、縦続接続された複数のコア回路を具備し、
   前記複数のコア回路の各々は、
   前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、
   第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、
   前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路と、
   出力トランジスタと、キャパシタとを含み、前記出力トランジスタは、前記第１ノードに接続されたゲートと、第１クロック信号又は第２クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する、出力部と、
   前記第２ノードに接続されたゲートと、前記走査線に接続された第１端子と、基準電圧が供給される第２端子とを有する第１プルダウントランジスタと、
   前記第３ノードに接続されたゲートと、前記走査線に接続された第１端子と、前記基準電圧が供給される第２端子とを有する第２プルダウントランジスタと、
   を含み、
   奇数番目のコア回路は、前記第１クロック信号を受け、
   偶数番目のコア回路は、前記第１クロック信号と相補である前記第２クロック信号を受ける
   シフトレジスタ。
2. 前記第２ノードと前記第３ノードとの間に接続され、前記第１ノードに接続されたゲートを有する第１トランジスタをさらに具備する
   請求項１に記載のシフトレジスタ。
3. 前記第１インバータ回路は、第２及び第３トランジスタを含み、
   前記第２トランジスタは、前記第２ノードに接続されたゲートと、前記第１ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有し、
   前記第３トランジスタは、前記第１ノードに接続されたゲートと、前記第２ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有し、
   前記第２インバータ回路は、第４及び第５トランジスタを含み、
   前記第４トランジスタは、前記第３ノードに接続されたゲートと、前記第１ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有し、
   前記第５トランジスタは、前記第１ノードに接続されたゲートと、前記第３ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有する
   請求項１又は２に記載のシフトレジスタ。
4. 前記第２トランジスタのチャネル幅をＷ１、前記第３トランジスタのチャネル幅をＷ２とすると、
   Ｗ２≦Ｗ１≦２×Ｗ２
   の関係を有する
   請求項３に記載のシフトレジスタ。
5. 前記第１インバータ回路は、前記第１フレーム信号を前記第２ノードに転送する第６トランジスタを含み、
   前記第２インバータ回路は、前記第２フレーム信号を前記第３ノードに転送する第７トランジスタを含む
   請求項１乃至４の何れか１項に記載のシフトレジスタ。
6. 前記入力部は、後段のコア回路の出力信号に対応するリセット信号が入力されるゲートと、前記第１ノードに接続された第１端子と、前記基準電圧が供給される第２端子とを有するリセットトランジスタを含む
   請求項１乃至５の何れか１項に記載のシフトレジスタ。
7. 最終段のコア回路に含まれるリセットトランジスタのゲートには、前記最終段のコア回路の出力信号が有効化された後に有効化されるクリア信号が入力される
   請求項６に記載のシフトレジスタ。
8. １段目のコア回路の入力部には、走査動作を開始するためのスタート信号が入力される
   請求項１乃至７の何れか１項に記載のシフトレジスタ。
9. 請求項１乃至８の何れか１項に記載のシフトレジスタを具備する表示装置。
10. 複数の画素を含む画素アレイをさらに具備し、
    前記複数の走査線は、前記画素アレイに接続される
    請求項９に記載の表示装置。

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