KR100373196B1 - 비휘발성반도체메모리에대한감지증폭기 - Google Patents

Abstract

비휘발성 반도체 메모리는 기준 셀의 논리상태와 메모리 셀의 논리상태를 비교하기 위해 감지 증폭기를 이용한다. 상기 메모리 셀과 상기 기준 셀에 대해 전류를 흐르게 하는 부하는 전류 미러를 형성하며, 전류 미러의 증폭 인자는 공급 전압의 크기에 지배적으로 따른다. 이 구성은 고 공급 전압에서의 감도보다 저 공급전압에서 증폭기의 감도를 높게한다.

Description

비휘발성 반도체 메모리에 대한 감지 증폭기

발명의 분야

본 발명은 2개의 논리 상태들 중 하나의 특정 논리 상태를 취하는 메모리 셀과 이 셀의 특정 논리 상태를 결정하는 감지 수단(sense mean)을 구비하는 전자회로에 관한 것이다. 본 발명은 특히 특정적이지 않은 비휘발성 반도체 메모리에 관한 것이다.

발명의 배경

반도체 메모리 시스템들에 있어서 중요시해야 할 설계사항은 메모리의 각 셀들에 저장된 메모리 상태를 감지하는데 이용되는 지원 회로(support circuitry)이다. 특히, 오늘날에는 UV형 소거가능 피 롬(EPROM), 전기적으로 소거가능한 이 피롬(EEPROM), 또는 플래시(FLASH) 형과 같이 프로그램 코드를 저장하기 위해 이용되는 비휘발성 메모리(non-volatile-memory, NVM) 칩들이 중요시된다. 일반적인 종래의 EPROM에서, 셀들은 수평 워드 라인들 사이의 행들과 수직 비트 라인들 사이의 열들에 접속된다. 일반적인 전류 감지 증폭기는 셀들의 각 열에 인접한 각 비트라인에 접속된다. 워드 라인에서 전압을 변화시키면, 그 라인과 연관된 행에서의 모든 셀들은 그들의 충전 상태에 따라 라인과 연관된 비트 라인에 전류를 흐르게 한다. 전류는 상기 비트 라인과 접속된 감지 증폭기에 의해 감지될 수 있고, 이 증폭기의 출력에서 발생하는 출력전압은 상기 워드 라인들과 비트 라인들의 공통부분에 있는 셀에 저장되는, 프로그래밍된 상태 (일반적으로 2진수 "0"), 또는 프로그래밍되지 않은 상태(일반적으로 2진수 "1")를 나타낸다.

칩에 대한 메모리의 크기를 증가시키기 위해, 셀들이 크기면에서 줄어들면서 감지 전류들 또한 감소된다. 감도를 증가시키기 위해, 항상 프로그래밍되지 않는 조건이나 ON 또는 "1" 상태에 있는 기준 셀을 동시에 감지하고, 때때로 상태가 결정되어야하는 메모리 셀(이하 "감지된 셀(sensed cell)" 이라고 함)에서의 감지 전류과 기준 셀에서의 기준 전류 모두가 입력되는 차동 증폭기를 사용한다. 감지된 셀이 프로그래밍된 상태(OFF)의 반대 경우에 있다면, 차동 증폭기는 어느 한 값을 출력한다. 감지된 셀이 프로그래밍되지 않은 조건(ON)의 경우라면, 차동 증폭기는 반대 값을 출력한다.

발명의 목적

본 발명의 목적은 종래의 기술보다 넓은 범위의 공급 전압들에서 동작할 수있는 전자 회로를 제공하는 것이다. 본 발명의 또 다른 목적은 종래의 기술보다 넓은 범위의 공급 전압들에 대해 정화한 동작이 가능한 감지 회로를 제공하는 것이다.

발명의 개요

상기에 설명된 것과 같은 전자회로를 제공하기 위한 본 발명의 목적을 위해, 회로는 높은 공급 전압인 경우보다 낮은 공급 전압인 경우에 고감도를 이루도록 회로에 인가되는 공급 전압에 의존하는 감지수단의 감도를 제어하도록 동작하는 바이어스 수단을 구비하는 것을 특징으로 한다. 본 발명은 프로그래밍된 셀들과 프로그래밍되지 않은 셀들, 유용한 공급 전압, 및 프로그래밍 되거나 프로그래밍 되지 않은 메모리 셀을 적당히 감지하는데 필요한 감지 수단의 전류감도 사이에 존재하는 특정 관계에 기초한다. 본 발명의 감지 수단은 유용한 공급 전압에 따라 감지 증폭기의 감도를 자동 제어하는 능력을 제공함으로써, 보다 넓은 범위의 공급 전압을 통해 정확한 회로 동작을 인에블링한다.

제 1 실시예에서, 감지 수단은 메모리 셀에 감지 전압을 발생시키기 위한 감지 전류가 공급되도록 하는 감지 부하, 및 기준 전류로부터 기준 전압을 발생시키기 위한 기준 수단을 구비한다. 감지 수단은 메모리 셀과 연결될 입력들을 갖는 비교기와 상기 감지 전압을 상기 기준 전압과 비교하여, 특정 논리 상태를 나타내는 출력 신호를 제공하는 기준 수단을 더 구비한다. 바이어스 수단은 적어도 감지부하 또는 감지 전류 대 기준 전류의 비율을 제어하기 위한 기준 수단에 제어 신호를 제공하도록 동작한다. 이 실시예에서, 감도는 감지 전류 대 기준 전류의 비율을 제어하여 유용한 공급 전압에 적합시킨다.

다른 실시예에서, 기준 수단은 특정 논리 상태를 갖는 기준 셀, 및 기준 드에서 기준 전압을 제공하고, 기준 전류를 공급하는 기준 노드(reference node)를 통해 기준 셀에 연결된 기준 부하를 구비한다. 따라서, 감지 수단은 기준 셀과 메모리 셀의 차동 감지를 이용한다. 이것은 상기 셀들이 일정하여, 예를 들어, 온도변화, 처리 매개변수 확장(process parameter spread) 등에 일정하게 반응하기 때문에 정확도를 증가시킨다.

바람직하게, 기준 부하와 감지 부하는 각각 전류 미러(current mirror)의 입력 브렌치(input branch)와 출력 브렌치(output branch)를 형성한다. 전류 미러는 입력 브렌치와 출력 브렌치 사이에 전류 증폭인자를 갖는다. 바이어스 수단은 공급 전압에 영향받기 쉬운 상기 인자를 제어하도록 동작한다. 이 구성은 정확도를 증가시키고, 그 동작은 부하 비율 감지 구조(load ration sensing sheme)와 특히, 스케일리블(scalable) 부하 비율 감지 구조를 기초로 한다. 이와 같은 감지수단을 사용하는 전형적인 EPROM 메모리에서 프로그래밍되지 않은 셀들은 기준 셀과 같은 ON 셀들이며 프로그래밍된 셀들은 OFF 셀들이다. 각 NVM 셀은 셀의 상태가 OFF에서 ON 상태로 스위칭 될 수 있을 때, 자연 턴-온 임계 전방 Vt(natural turn-on threshold Vt)을 갖는다.

본 발명의 바람직한 실시예에서, 기준 셀 감지 회로, 예를 들어, 전류 미러의 입력 브렌치는 크기X를 가지며, 메모리 셀 감지 회로, 예를 들어, 전류 미러의 출력 브렌치는 아날로그 제어 트랜지스터와 직렬이고,X의 분수값(1 보다 작다)의 크기를 갖는다. 바람직하게, 기준 셀 감지 회로는 크기X와 크기면에서 상응하는A는 3 보다 크거나 같은(A≥3)A병력-접속 트랜지스터들을 구비하며, 메모리 셀 감지 회로는 크기면에서X의 분수값에 상응하는B는 1 보다 크거나 같은(B≥1)B병렬-접속 트지스터들과 이B트랜지스터들과 직렬인 아날로그 제이 트랜지스터를 함께 구비한다. 바이어스 수단은 공급 전압에 접속되고 제어 트랜피스터의 제어 전극에 상기 제어 트랜지스터가 ON되는 정도까지 제어하기 위해 공급 진압에 따라 변화하는 신호를 제공함으로써, 1 내지B의 값에서 연속적으로 변화할 수 있는 감지 회로에서B병렬 트랜지스터들의 효과수(effective number),S를 제공한다. A:S의 비율이 A:1 및 A:B 사이에서 변화하도록 함으로써, 공급 진압에 대해 상기 감지 회로의 감도는 즉, 1 내지 8V에서 변한다.

도면의 간단한 설명

제 1 도는 전형적인 반도체 메모리의 블록도.

제 2 도는 차동 증폭기에 접속되는 반도체 메모리를 도시한 도면.

제 3 도는 고정된 부하 비율 감지 구조를 이용하는 종래의 비휘발성 메로리에서의 감지 증폭기의 개략적인 회로도.

제 4 도는 본 발명에 따른 스케일러블 부하 비율 감지 구조를 사용하는 감지 증폭기의 한 형태의 개략적인 회로도.

제 5 도는 단지 개략적으로 도시한 메모리 회로에 접속된 제 4 도에 도시한 감지 증폭기의 개략적인 회로도.

제 6 도 및 제 7 도는 종래 기술과는 대조적인 본 발명의 회로 동작을 도시하는 그래프들.

제 8 도는 본 발명의 설명을 돕기 위한 개략도.

양호한 실시예의 상세한 설명

본 발명은 실시예와 첨부 도면을 참조로 하여 더 상세히 설명된다. 도면들 전체에서, 동일한 참조 번호들 또는 문자들은 동일한 구성 성분들을 나타낸다. 제 1 도는 3 개의 열들에 배열된 2 행의 메모리 셀들(10)을 구비하는 전형적인 IC 메모리를 도시하며, 1K 또는 2 이상의 대부분 메모리들은 보다 많은 열들과 행들을가질 것으로 인지된다. 각 메모리 셀은 워드 라인 WL과 비트 라인 BL에 접속된다. 각 비트 라인은 감지 증폭기 SA에 접속된다. Vcc 는 공급 전압을 나타낸다. 워드 라인이 표명될 때, 접속된 메모리 셀은 감지 증폭기 SA에 연결된 비트 라인에 전류를 공급한다. 감도를 향상시키기 위해, 제 2 도에 나타낸 것과 같이, 감지 증폭기 SA의 출력은 차동 증폭기(12)의 제 1 입력에 접속된다. 제 2 입력은 기준 증폭기 RA에 접속되고, 차례로 기준 셀 RC가 접속된다. 기준 셀 RC는 프로그래밍되지 않은(ON) 셀이며, 고정 기준 전류 I_ref를 워드 라인이 표명되는 각 시간에 제공한다. 고정 기준 전류(메모리 셀 RC ON)는 차동 증폭기의 한 입력에 기준 전압을 제공한다. 이 전압은 증폭기 트립 포인트(amplifier trip point)가 된다. 메모리 셀(10)의 감지된 전류는 차동 증폭기의 다른 입력에서 전압으로 변환된다. 이 전압은 셀의 저장된 메모리 상태(프로그래밍 되거나 또는 프로그래밍되지 않은)에 따라, 증폭기 트립 포인트의 위 또는 아래로 진동함으로써, 논리 저("0")와 논리 고("1") 출력 신호 사이에서 차동 증폭기가 스위칭되어 메모리 셀의 저장된 상태를 나타낸다.

제 3 도는 고정 감도 즉, 기준 NVM 셀과 감지된 NVM 셀 사이의 고정 전류 비율을 갖는 부하 전류형의 종래의 감지 증폭기를 도시한다. 기준 진류 I_ref에 대한 부하(14)는, 예를 들어, 10:4의 폭에 대한 길이 비율을 각각 갖는 7개의 p-MOS 트랜지스터들(15)에 의해 공급된다. 이 실시예의 수단에서 각 기준 트랜지스터(제 3 도에는 도시되지 않음)는 I_ref전류를 항상 ON 상태에 머물게 하고 프로그래밍되지않는다.

대조적으로, 감지된 메모리 셀에 대한 부하(16)는 동일한 폭에 대한 길이 비율의 단일 p-MOS 트랜지스터(17)에 의해 형성된다. 따라서, 고정 부하 전류 미러구조를 사용하는 이 고정 부하 비율 전근법은 이 예에서 미러의 기준부는 7개의 p-MOS 트랜지스터 부하들로 구성되고, 멀티플라이어부는 1개의 p-MOS 부하로 구성된다. 이것은 이상적으로, 고정 감지 전류에서 즉, 비율은 모든 전원 전압들 하에서 상기 기준 전류의 1:7 또는 1/7이 된다. 일반적으로, 상기 비율이 작을수를 전류 감도는 더욱 커진다.

고정 부하 비율 접근법의 문제점은 전체의 공급 범위에 대한 그것의 고정 감도이다. 공급 전압을 감소시키고, NVM 감지된 셀(저 공급 전방 범위)의 상기 자연임계 전압 Vt에 근접시킴으로써 감지 증폭기의 증가된 전류 감도는 프로그래밍되지않은 셀(ON cell)을 감지하도록 요구된다. 저 전압 범위에서 동작하는 동안 프로그래밍된 셀들(OFF 셀들)을 감지하는 것은 현 NVM 셀 기술들이 저 동작 공급 전압을 초과하는 Vt 시프트(shift)(프로그램밍 기술)를 갖는 셀들을 만들 수 있기 때문에 문제가 되지 않는다. 결국, 프로그래밍된 디바이스는 저 중급 전압들에서 여전히 OFF 상태를 유지한다. 공급 전압을 증가시킴으로써(고 공급 전압 범위), 공급 전압은 NVM 셀의 프로그리맹된 Vt에 근접한다. 이러한 상황에서, 감지 증폭기의 감소된 전류 감도는 프로그래밍된 셀에 필요하게 된다. 고 공급 전압 범위에서 동작하는 동안 프로그래밍되지 않은 셀들을 감지하는 것은 공급 전압이 프로그래밍되지 않은 셀을 턴 온시키는데 필요한 전압을 초과하기 때문에 문제가 되지 않는다. 프로그래밍된 셀들, 프로그램되지 않은 셀들과 공급 전압 사이의 관계를 통해 본 발명의 확장된 전압 범위의 비휘발성 메모리 감지 증폭기는 상기 문제를 해결하는데 이용되엇다.

본 발명의 확장된 전압 범위의 NVM 감지 증폭기는 스케일러블 비율 부하 전류 감지 구조를 사용한다. 비율 부하의 스케일링(scaling)은 전력 공급 전압으로 기능한다.

제 4 도는 본 발명에 따른 회로의 한 형태를 나타낸다. 이 예에서, 기준 부하 트랜지스터들(15)의 갯수는 동일하게 7개로 유지되지만 멀티플라이어 부하(20)는 2개의 제어가능한 또는 가변 부하 트랜지스터들(21)과 미러의 멀티플라이어부인 1개의 고정 부하 트랜지스터(22)를 구비한다. 2개의 가변 트렌지스터들(21)은 직렬로 연결된 p-MOS 트랜지스터(24)에 의해 제어된다. 이 트랜지스터(24)는 또한 계속해서, 공급 전압을 증가시키는 것만큼 공급 전압의 퍼센티지를 감소시키는 노드(26)에서 바이어스 전압을 생산하는 바이어스 발생기(bias generator) 회로(25)에 의해 제어된다. 제 4 도의 예에서, 저 공급 전압 동작 하에서 높은 바이어스 전압은 트랜지스터(24)를 차단하여(OFF) 두 트랜지스터들(21)을 분리시킴으로써, 미러의 멀티플라이어부는 단지 하나의 p-MOS 트랜지스터(22)가 작동한다. 이것은 고정 비율 부하 전류 미러(제 3 도)와 같이 1:7의 전류 비율을 초래한다. 그러나, 고 공급 전압 동작 하에서 상기 바이어스 전압은 감소하고, 두 트랜지스터들(21)은 모두 ON되어 3개의 트랜지스터들(21, 21, 22)을 포함하는 멀티플라이어부가 작동한다. 이 전류 비율은 고 공급 전압 동작 조건하에서 3:7이 됨으로써 상기 감지 증폭기의 전류 밀도가 감소한다.

시스템의 동작은 부하 비율 감지 구조에 대해 상세히 설명되어있는, 1987년 올랜도, FL, Holt, Rinehart & Winston Inc 에 의해 출판된 P. E. Allen 의 "CMOS아날로그 회로 설계(CMOS Analog Circuit Design)"를 참조하여, 다음의 설명을 통해 명백해질 것이다.

일반적인 감지 증폭기 원리들에 따라, 제 1 순서로 감지 증폭기 트립 포인트(DC)는 다음의 식과 같이 설명될 수 있다.

여기서, Vt_trip는 감지된 셀의 임계 전압을 나타내고, VCC는 전격 공급 전압이고, Vt_ref는 기준 셀의 임계 전압을 나타내며, M은 기준 셀 전류 대 간지 셀 전류(상기 기술된 A:B 비율)의 비율을 나타낸다. 제 6 도는 다음의 값을 이용한 식(1)을 그래픽으로 나타낸다.

이 값들은 제 6 도의 가로좌표에 EPROM의 Vt 함수, 세로좌표에 전류를 표시하여 매개변수로서의 Vcc 값에 따라 변화하는 I_DS-특성을 가지는 전형적인 플로팅 게이트형의 EPROM에 대한 것이다.

M = 2 인 경우, 1.5V의 델타(4.0 - 2.5)에 대해 Vt_tripVcc가 3.0V에서 2.5V 내지 Vcc가 6V에서 4.0V의 범위를 갖는다. M = 6 인 경우, 2.5V의 델타에 대해 Vt_trip는 Vcc가 3.0V에서 2.83V 내지 Vcc가 6.0V에서 5.33V 범위를 갖는다. Vt_trip범위의 의미는, 주어진 전력 공급 전압 범위에 대해 Vcc(최소)(상기 예에서 3.0V)에서 Vt_trip는 프로그래밍되지 않은 셀의 최대 감지 셀 Vt를 나타내고, Vcc(최대)(상기 예에서 6.0V)에서 Vt_trip는 프로그래밍된 셀의 최소 감지 셀 Vt 를 나타낸다. 이 두 값들 간의 델타 전압은 특정 전력 공급 전압 범위에 대한 감지 셀 Vt의 "사용불가(un-usable)" 범위를 나타낸다. 만일 비휘발성 셀을 프로그래밍하는 중 이라면, M = 2일 경우 Vcc = 3.0V에서 결과 셀 Vt = 3.5V이며, 셀은 프로그래밍됨으로써 감지될 것이다. 그러나, Vcc = 6.0V에서 상기 셀은 프로그래밍되지 않고 감지될 것이다.

두가지 중요한 DC 효과는 제 6 도에서 알 수 있다. 첫째, M이 2 에서 6으로 증가할 때, "사용불가" 감지 셀 Vt의 범위가 정해진다. 이것은 프로그래밍된 셀들의 사용 가능한 Vt 범위(프로그래밍된 최대의 셀 Vt에 대한 VCC(최대)에서의 Vt_trip)를 감소시키기 때문에 바람직하지 않은 효과를 나타낸다. 둘째, M이 2 에서 6으로 증가할 때, Vt_ref(상기 예에서 Vt_ref= 2.0V)와 상기 Vcc(최소)에서 Vt_trip사이에서 델타가 정해진다. 이것은 프로그래밍 되지 않은 셀 Vt의 범위가 확장되기 때문에 바람직한 효과를 나타낸다.

감지 증폭기 설계의 또다른 중요한 점은 동작 속도이다. 이것은 비율 부하 전류 미러의 비율을 조정함으로써 제어된다. 일반적으로, M이 증가할 때 증폭기 입력의 방전속도(프로그래밍되지 않은 셀을 감지하는)는 증가한다. 이 관계는 다음 식에 주어진다.

여기서 dv는 감지하기 위해 필요한 증폭기 입력의 전압 변화, C는 증폭기 입력의 내부 용량, I는 기준전류, M은 전류 미러의 비율이다. 반대로, M이 감소할 때, 증폭기 입력의 충전속도는 감소한다. 이 관계는 다음 식에 주어진다.

여기서 dv는 감지하기 위해 필요한 증폭기 입력의 전압 변화, C는 증폭기 입력의 내부용량, I는 기준전류, M은 전류 미러의 비율이다. 따라서, 식(2) 및 식(3)은 각각 M에 낮은 제약조건과 높은 제약조건을 둔다.

식(2) 및 식(3)은 제 8 도로부터 유도되며, 증폭기를 구동시키는 전압으로 전류를 변환하는 비율 부하 전류 미러의 간략도이다.

본 발명의 스케일러블 비율 부하 전류 감지 구조는 전력 공급 전압의 함수로서 M의 조정을 가능하게 한다. 이 스케일러빌리티(scalability)는 보다 넓은 전력 공급 전압 범위를 통해 최적의 설계를 가능하게 한다. 제 7 도는 개선된 설계를 도시한다. 편의상 제 7 도에 나타낸 세 고정 비율들 M = 2, M = 3 및 M = 6은 이전의 제 6 도에서 나타낸 것이다. 게다가 스케일러블 또는 가변 비율은 30에 도시되었다. 가변 비율에 대해, 3.0V의 전력 공급 전압에서 M = 6이며, 6.0V의 전력 공급전압에서 M = 2이다.

두 가지 중요한 개선점들이 발생했다. 첫째는, 저 전력 전원 동작 전압들(상기 예에서 3.0V)에서 감지 증폭기의 속도는 메모리 셀들의 구동전류가 감소됨으로써 최적화된다. 따라서, M에 대한 최적의 값은 저 전류 동작에 대한 식(2) 및 식(3)의 제약조건들을 사용하여 결정된다. 또, DC 트립-포인트 기준 셀과 프로그래밍되지 않은 셀의 최대 감지 셀 Vt 사이에 추가 마진(margin)을 제공함으로써 증가된다.

둘째는, 고 전력 전원 동작 전압들(상기 예에서 6.0V)에서 DC 트립-포인트는 최적화된다. M = 2일 때 프로그래밍되지 않은 셀의 최소 감지 셀 Vt는 감소된다. 고정 비율에서 감지 셀 Vt 의 "사용불가' 범위(델타)와 스케일러블 비율(M = 2 에대해 1.5V, M = 6에 대해 2.5V 및 M = 스케일러블에 대해 1.15V)을 비교함으로써, 스케일러블 비율은 보다 작은 "사용불가" 범위를 갖는다. 고 전력 전원 동작 전압들에서, 메모리 셀들은 구동전류가 증가됨으로써, M을 이용하여 감지 증폭기의 속도를 최적화시키기 위한 필요성이 감소된다.

제 4 도의 실시예에서, 2 개의 출력들인 DIFIN1과 DIFIN2가 도시된다. 출력 증폭기가 차동 증폭기일 경우, DIFIN1 및 DIFIN2는 이 증폭기의 2개의 입력들이 된다. 그러나, 차동 증폭기가 필수적인 것은 아니다. 단일-단(single-ended) 증폭기도 이용될 수 있으며, 이 경우에 DIFIN2만이 단일-단 입력 증폭기에 대한 입력 및 출력으로서 이용된다.

전압 바이어스 발생기(25)는 전류 미러들로서 접속되는 p-MOS 트랜지스터들로 구성되는 전압 분배기(31)를 구비하고, 노드(32)는 p-MOS 트랜지스터들(34, 35)과 직렬 연결된 p-MOS 트랜지스터(33)를 제어하는 전압이 구동되며, 노드(26)는 트랜지스터(24)의 게이트 전압에 대한 바이어스 전압을 구동한다. Vcc가 변할 때, 2개의 트랜지스터들(21)로 나타낸 가변 멀티플라이어 부하를 연속적으로 제어하여 역변환 방식으로 바이어스 전압을 변화시킨다. 따라서, Vcc가 증가하면, 노드(26)에서 바이어스 전압은 감소한다. 이 경우에, 트랜지스터(24)는 가변 저항기로 동작한다.

제 5 도는 메모리와 몇 개의 부가적인 종래 회로에 접속된 제 4 도의 감지 증폭기를 나타낸다. 많은 메모리 셀들 중에서 단지 몇 개의 셀들이 40에 도시되고, 많은 기준 셀들 중에서 단지 몇 개의 셀들(41)이 도시된다. 각 워드 라인이 표명될 때, 기준 셀(41)과 메모리 셀들(40)의 행이 활성된다. 참조된 블럭들(42-45)은 그들의 라벨들(labels)에 의해 설명되고, 종래의 EPROM 메모리들을 따른다. CONTROL 입력(46)은 제 4 도의 BIAS CONTROL 입력에 대응하고, IC의 파워-다운(power-down) 모드에서 시스템을 턴-오프(turn-off)하도록 기능한다. 제 5 도는 또한, DIFIN1에 대응하는 AMPIN2와 DIFIN2에 대응하는 AMPIN1의 두 출력을 도시한다. 차동 증폭기(48)가 이용될 때, AMPIN2 및 AMPIN1은 도시된 것과 같이 접속된다. 단일-단 증폭기(49)가 이용될 때, 단지 AMPIN1 출력은 도시된 것과 같이 접속된다.

본 발명의 중요한 개념은 전류 미러의 스케일러빌리티이다. 일반적으로, 스케일러블 전류 미러는 기준 부하, 고정 멀티플라이어 부하, 가변 멀티플라이어 부하, 및 바이어스 전압 발생기의 4 가지 요소들로 구성되며, 바이어스 전압 발생기는 공급 전압의 증가만큼 공급 전압의 퍼센테이지를 감소시키는 바이어스 전압을 발생시킴으로써 가변 멀티플라이어 부하를 제어한다. 감소된 바이어스 전압은 I_sense를 증가시키고, 그에 따라 비율 M은 감소된다.

상기 3개의 부하 요소들 사이의 일반적인 관계는 개발될 수 있다. 만일 X가 회로도의 다수의 트랜지스터들에 대한 기준 부하의 크기를 나타내고, Y가 회로도의 다수의 트랜지스터들에 대한 고정 멀티플라이어 부하의 크기를 나타내며, Z가 회로도의 다수의 트랜지스터들에 대한 가변 멀티플라이어 부하의 크기를 나타낸다면, Y와 Z는 다음 식과 같이 제약된다.

여기서 Y는 또한 1 보다 크거나 같은 값(Y≥1)을 갖는 것이 바람직하지만, 또한 Y = 0 도 가능하며, 최소의 바이어스 전압은 가변 멀티플라이어 부하가 고정멀티플라이어 부하에 대응하는 최소 I_sense를 제공하는 것을 보증하기 위해 제공된다. 이러한 상황에서, Z는 3과 같도록 선택되어 제 4 도의 성능을 에뮬레이트할 수 있다. 또한 본 발명은 기준 부하에 대한 폭(W1)을 갖는 단일 MOS 트랜지스터와 멀티플라이어 부하에 대한 폭(W2)을 갖는 단일 MOS 트랜지스터를 이용함으로써 구현될 수 있으며, 상기 두 폭들은 각 트랜지스터들의 크기를 결정하고 이 명세서에 기술된 원칙들에 따라 선택된다.

이 예에서 요소들의 크기들이 주어졌지만, 이것은 결정적인 것은 아니며, 다른 요소 크기들이 이용될 수 있다. 또한 주어진 전압 공급 동작의 범위들이 비록바람직하지만 결정적인 것은 아니다. 유사하게, p-MOS 트랜지스터들은 n-MOS 트랜지스터들 또는 공급 전압 양극에서 적당한 변화를 갖는 바이폴라 트랜지스터들로 대체될 수 있다. 다른 종류의 바이어스 발생기들은 대체될 수 있는 공급 전압의 기능으로서 출력 전압을 공급할 것이다. 또한 식(4)의 근거를 통해, 기준 부하 트랜지스터의 개수는 7개로 제한되지 않으며, 멀티플라이어 부하도 3개로 제한되지 않을 것이다. 본 회로도에서 명백함을 위해, MOS 트랜지스터들에서의 화살표들은 트렌지스티 드레인 전극을 나타낸다.

Claims (6)

1. 전자 회로로서,

   2개의 논리상태들 중 특정한 한 상태를 취하기 위한 메모리 셀(40), 및

   상기 셀의 특정 논리 상태를 결정하기 위한 감지수단(20, 14, 41, 48)을 구비하고,

   상기 회로는 상기 회로에 인가되는 공급 전압에 따라 상기 감지 수단의 감도를 제어하도록 동작하는 바이어스 수단(24, 25)을 구비함으로써, 고 공급 전압에서의 감도보다 저 공급 전압에서의 감도를 높이도록 하는 것을 특징으로 하는 전자회로.
2. 제 1 항에 있어서,

   - 상기 감지 수단은,

   감지 전압(AMPIN1)을 발생시키기 위해 상기 메모리 셀에 감지 전류(I_sense)를 공급하도록 하는 감지 부하(20),

   기준 전류(1_ref)로부터 기준 전압(AMPIN2)을 발생시키기 위한 기준 수단(14, 41), 및

   상기 감지 전압과 상기 기준 전압을 비교하여, 상기 특정 논리 상태를 나타내는 출력 신호를 제공하기 위한 상기 기준 수단과 상기 메모리 셀에 연결되는 입력들을 갖는 비교기(48)를 구비하며,

   - 상기 바이어스 수단은 상기 감지 전류 대 상기 기준 전류의 비율을 제어하기 위해 적어도 상기 감지 부하 또는 상기 기준 수단에 제어 신호를 제공하도록 동작하는 전자회로.
3. 제 2 항에 있어서,

   상기 기준 수단은,

   - 특정 논리 상태를 갖는 기준 셀(41), 및

   - 기준 노드에서 상기 기준 전류를 공급하고 상기 기준 전압을 발생시키기 위한 상기 기준 노드를 통해 상기 기준 셀에 연결되는 기준 부하(14)를 구비하는 전자회로.
4. 제 3 항에 있어서,

   상기 기준 부하와 상기 감지 부하는 입력 브렌치와 출력 브렌치 사이에 전류증폭 인자를 갖는 전류 미러의 상기 입력 브렌치 및 상기 출력 브렌치를 각각 형성하며, 상기 바이러스 수단은 상기 공급 전압에 따라 상기 입자를 제어하도록 동작하는 전자회로.
5. 제 4 항에 있어서,

   상기 기준 부하는 병렬로 배열된 제 1 복수의 트랜지스터들(15)을 구비하고,상기 기준노드와 또다른 것에 접속되는 제어 전극들을 가지며,

   상기 감지 부하는 제 1 트랜지스터(22) 및 상기 메모리 셀에 병렬로 연결되는 도전 채널들을 갖고 상기 기준노드와 또다른 것에 접속되는 제어 전극들을 갖는 적어도 하나의 제 2 트랜지스터(21)를 구비하고,

   상기 감지 부하는 상기 제 2 트랜지스터의 도전 채널과 상기 메모리 셀 사이에 도전 채널을 갖고, 상기 바이어스 수단에 접속되는 제어 전극을 갖는 제 3 트랜지스터(24)를 구비하는 전자 회로.
6. 전자 회로로서,

   2개의 논리 상태들 중 특정한 한 상태를 취하기 위한 메모리 셀(40),

   상기 메모리 셀을 가로질러 감지 전압(AMPIN1)을 발생시키도록 하는 감지 전류(I_sense)를 공급하기 위한 감지 부하(20),

   특정 논리 상태를 갖는 기준 셀(41),

   상기 기준 셀을 가로질러 기준 전압을 발생시키도록 하는 기준 전류(I_ref)를 공급하기 위한 기준 부하(14), 및

   상기 감지 전압과 상기 기준 전압을 수신하기 위한 상기 메모리 셀과 상기 기준 셀에 연결되는 차동 증폭기(48)를 구비하는 전자회로에 있어서,

   상기 회로는 상기 회로에 인가된 공급 전압에 따라 상기 감지 전류 대 상기 기준 전류의 비율을 제어하도록 동작하는 수단(24, 25)을 구비하는 것을 특징으로하는 전자 회로.