CN104240746B - 读取电路及具有读取电路的记忆装置 - Google Patents

Abstract

一种读取电路及具有读取电路的记忆装置，包括一电压产生单元以及一漏极偏压单元。电压产生单元包括一回授装置、一第一低临界电压晶体管、一第一负载以及一模拟装置。回授装置根据一参考信号以及一回授信号，产生一控制电压。第一低临界电压晶体管接收控制电压，并串联第一负载以及模拟装置。漏极偏压单元包括一第二低临界电压晶体管以及一第二负载。第二低临界电压晶体管串联第二负载及第一记忆胞，并根据该控制电压而动作；以此，使得数据读取中更为迅速与准确。

Description

读取电路及具有读取电路的记忆装置

技术领域

本发明是有关于一种读取电路，特别是有关于一种用以读取记忆胞的读取电路。

背景技术

存储器的主要功用是储存数据，大致上可分成非挥发性存储器（Non-vol atilememory）以及挥发性存储器（volatile memory）。挥发性存储器需要电力来维持它所储存的数据，而非挥发性存储器不需电力来维持它所储存的数据。不论是非挥发性存储器或是挥发性存储器，均是利用许多记忆胞储存数据。在读取记忆胞所储存的数据时，若无法提供正确的电压准位予记忆胞，则可能无法读取到正确的数据。

发明内容

本发明的目的在于提供一种读取电路，能够在读取记忆胞所存储数据时，准确提供正确的电压准位予记忆胞，读取到正确的数据。

本发明提供一种读取电路，用以读取一第一记忆胞的数据，并包括一电压产生单元、一漏极偏压单元、一参考单元以及一比较单元。电压产生单元包括一回授装置、一第一低临界电压晶体管、一第一负载以及一模拟装置。回授装置根据一参考信号以及一回授信号，产生一控制电压。第一低临界电压晶体管接收控制电压。模拟装置耦接第一低临界电压晶体管，用以提供回授信号，并具有一电性特征。模拟装置的电性特征与第一记忆胞的电性特征相同。第一负载串联第一低临界电压晶体管。漏极偏压单元包括一第二低临界电压晶体管以及一第二负载。第二低临界电压晶体管耦接该第一记忆胞，并根据该控制电压而动作。第二负载与第二低临界电压晶体管耦接于一第一节点。参考单元包括一第三低临界电压晶体管以及一第三负载。第三低临界电压晶体管耦接一参考记忆胞，并根据控制电压而动作。第三负载与第三低临界电压晶体管耦接一第二节点。比较单元比较第一及第二节点的电压，用以产生一输出数据。输出数据即为第一记忆胞所储存的数据。

本发明的有益技术效果在于：通过本发明所提供的读取电路能够及时准确的提供正确的电压准位予记忆胞，读取到正确的数据。

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：

附图说明

图1为本发明的记忆装置的一可能实施例。

图2为本发明的读取电路的一可能实施例。

图3-图4为本发明的读取电路的其它可能实施例。

附图标记

具体实施方式

图1为本发明的记忆装置的一可能实施例。如图所示，记忆装置100包括一写入电路110、一核心阵列120、一参考电路130以及一读取电路140。本发明并不限定记忆装置100的种类。在一可能实施例中，记忆装置100可为挥发性存储器或是非挥发性存储器。在本实施例中，记忆装置100为或非门（NOR）型态的快闪存储器。

写入电路110根据一输入信号IN，将一外部数据（未显示）写入核心阵列120中。在一可能实施例中，写入电路110通过至少一接脚（未显示），接收外部数据。本发明并不限定写入电路110的架构。只要能够将数据写入核心阵列的电路架构，均可作为写入电路110。在一可能实施例中，写入电路110具有至少一解码装置（未显示）。解码装置解码输入信号IN，用以产生一位址信息，再根据位址信息，将外部数据写入核心阵列120中。在另一可能实施例中，写入电路110更包括多个暂存器，用以暂存外部数据。

核心阵列120具有多个记忆胞（未显示）。该等记忆胞可能以阵列方式排列。本发明并不限定记忆胞的内部架构。在其它实施例中，只要能够储存数据的电路架构，均可作为记忆胞。

参考电路130储存一参考准位。在一可能实施例中，参考电路130包括至少一记忆胞，用以储存该参考准位。在一可能实施例中，参考电路130可整合于读取电路140之中。在本实施例中，参考电路130内的记忆胞的架构与核心阵列120内的记忆胞的架构相同。在其它实施例中，当记忆装置120为NAND型态快闪存储器时，则可省略参考电路130。在此例中，参考准位可能储存在核心阵列120、读取电路140或其它暂存器中。

读取电路140获取核心阵列120所储存的数据，用以产生一获取准位，再比较获取准位与参考准位，用以判断记忆胞所储存的数据为0或1。读取电路140根据判断结果，产生输出信号OUT。在一可能实施例中，读取电路140每次读取并输出4、8、16、32或64位元的数据。

图2为本发明的读取电路的一可能实施例。如图所示，读取电路140包括一电压产生单元210、一漏极偏压单元220、一参考单元230以及一比较单元240。在本实施例中，读取电路140读取核心阵列120内的单一记忆胞121，并与参考电路130内的参考记忆胞131所储存的参考准位相比较。在其它实施例中，读取电路140可读取核心阵列120内的4、8、16、32或64个记忆胞，并将读取到的准位与参考电路130内的参考记忆胞131所储存的准位相比较。为方便说明，记忆胞121及131仅以一N型晶体管表示。

电压产生单元210包括一回授装置250、一负载260、一晶体管NIH1以及一模拟装置270。回授装置250根据一参考信号VREF以及一回授信号VFB，产生一控制电压SAVREF1。在本实施例中，回授装置250为一运算放大器251。运算放大器251的非反相输入端接收参考信号VREF，其反相输入端接收回授信号VFB，其输出端提供控制电压SAVREF1。

晶体管NIH1根据控制电压SAVREF1而动作。在本实施例中，晶体管NIH1为一N型晶体管，其具有低临界电压（low threshold voltage），但并非用以限制本发明。在其它实施例中，晶体管NIH1可置换成一P型低临界电压晶体管。

负载260与晶体管NIH1串联于操作电压Vdd与节点NA之间。本发明并不限定负载260的实施方式。在一可能实施例中，负载260为一电阻。在本实施例中，负载260为一N型晶体管NIL1，其栅极与漏极均接收操作电压Vdd，其源极耦接晶体管NIH1。

模拟装置270与晶体管NIH1串联于负载装置260与操作电压Vss之间，其中模拟装置270与晶体管NIH1耦接于节点NA。节点NA提供回授信号VFB。在本实施例中，模拟装置270具有一电性特征，该电性特征与记忆胞121的电性特征相同。本发明并不限定模拟装置270的实施方式。在一可能实施例中，模拟装置270为一电流源或是一记忆胞。

漏极偏压单元220耦接核心阵列120的记忆胞121，用以获取记忆胞121所储存的数据。在本实施例中，由于读取电路140仅读取单一记忆胞（如121），故漏极偏压单元220的数量为1。在其它实施例中，若读取电路140每次读取8个记忆胞时，则漏极偏压单元的数量为8。

如图所示，漏极偏压单元220包括晶体管NIH2及负载280。晶体管NIH2耦接记忆胞121，并根据控制电压SAVREF1而动作。在本实施例中，晶体管NIH2直接接收控制电压SAVREF1。晶体管NIH2为一N型晶体管，并具有低临界电压，但并非用以限制本发明。在其它实施例中，晶体管NIH2为一P型低临界电压晶体管。

负载280与晶体管NIH2耦接于节点NB，并与晶体管NIH2串联于操作电压Vdd与节点ND之间。在本实施例中，负载280为一N型晶体管NIL2。由于负载280的特性与负载260相同，故不再赘述。另外，当晶体管NIH2导通时，便可获取记忆胞121所储存的数据，并通过节点NB输出获取结果。

在本实施例中，由于负载280、晶体管NIH2及记忆胞121的电性特征分别与负载260、晶体管NIH1及模拟装置270的电性特征相同，故节点ND的电压等于节点NA的电压，也就是等于参考信号VREF，因此，通过调整参考信号VREF，便可控制节点ND的电压。由于漏极偏压单元220耦接记忆胞121的位元线（bitline），因此，通过调整参考信号VREF，便可控制核心阵列120内的位元线的电压。

参考单元230耦接参考电路130的参考记忆胞131，用以获取参考准位。如图所示，参考单元230包括晶体管NIH3及负载290。晶体管NIH3耦接参考记忆胞131，并根据控制电压SAVREF1而动作。在本实施例中，晶体管NIH3直接接收控制电压SAVREF1。负载290与晶体管NIH3耦接于节点NC。当控制电压SAVREF1导通晶体管NIH3时，节点NC将输出参考记忆胞131所储存的参考准位。由于晶体管NIH3及负载290的特性与晶体管NIH2与负载280相同，故不再赘述。

在本实施例中，比较单元240具有单一比较器241。比较器241比较节点NB及NC的电压，用以产生一输出数据SAOUT，其中输出数据SAOUT即为记忆胞121所储存的数据。在一可能实施例中，比较单元240直接将输出数据SAOUT作为输出信号OUT，并输出予一外部存取装置（未显示）。在另一可能实施例中，比较单元240将输出数据SAOUT暂存在一缓冲器（未显示）。一放大单元（未显示）放大缓冲器的数据，用以产生输出信号OUT。

图3为本发明的读取电路的另一可能实施例。图3相似图2，不同之处在于图3的读取电路300每次读取多个记忆胞所储存的数据。为方便说明，图3仅显示记忆胞CL1～CL4，但并非用以限制本发明。在其它实施例中，读取电路每次读取8、16、32、64或更多的记忆胞。

读取电路300包括一电压产生单元310、漏极偏压单元320～350、一参考单元360以及一比较单元370。由于电压产生单元310与参考单元360的特性与图2的电压产生单元210与参考单元230的特性相同，故不再赘述。

在本实施例中，漏极偏压单元320～350分别耦接记忆胞CL1～CL4，并根据控制电压SAVREF1，分别获取记忆胞CL1～CL4所储存的数据，用以产生获取准位S1～S4。比较单元370具有比较器371～374。比较器371～374分别比较获取准位S1～S4与参考准位S5。在一可能实施例中，参考准位S5储存于参考记忆胞RL之中，并由参考单元360所获取。

比较器371～374分别产生比较结果S6～S9。在一可能实施例中，比较结果S6～S9可直接作为输出信号OUT，输出予一外部存取器（未显示）。举例而言，记忆装置是通过不同的接脚（pin），输出比较结果S6～S9予外部存取器。在其它实施例中，比较结果S6～S9会经过其它处理（如放大或储存），再输出予外部存取器。

图4为本发明的读取电路的另一可能实施例。图4相似图2，不同之处在于图4所示的读取电路400多了缓冲器410。缓冲器410增强控制电压SAVREF1的驱动能力，用以产生一增强电压SAVREF2。晶体管NIH2及NIH3接收增强电压SAVREF2，并根据强电压SAVREF2而动作。

综上所述，由于电压产生单元210内的部分电路架构的特性与漏极偏压单元220的电路特性相同，因此，通过调整参考信号VREF，便可控制核心阵列120内的位元线的电压。当位元线的电压受到控制后，便可确保读出的数据的正确性。另外，也可弹性地控制位元线的电压。

除非另作定义，在此所有词汇（包含技术与科学词汇）均属本发明所属技术领域中相关技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明权利要求，当可作些许的更动与润饰，因此本发明的保护范围当视上述的权利要求书为准。

Claims (10)

1.一种读取电路，用以读取一第一记忆胞的数据，其特征在于，所述读取电路包括：

一电压产生单元，包括：

一回授装置，根据一参考信号以及一回授信号，产生一控制电压；

一第一低临界电压晶体管，接收所述控制电压；

一第二记忆胞，直接连接所述第一低临界电压晶体管，用以提供所述回授信号，并具有一电性特征，所述电性特征与所述第一记忆胞的电性特征相同；以及

一第一负载，串联所述第一低临界电压晶体管；

一漏极偏压单元，包括：

一第二低临界电压晶体管，耦接所述第一记忆胞，并根据所述控制电压而动作；以及

一第二负载，与所述第二低临界电压晶体管耦接于一第一节点；

一参考单元，包括：

一第三低临界电压晶体管，耦接一参考记忆胞，并根据所述控制电压而动作；以及

一第三负载，与所述第三低临界电压晶体管耦接一第二节点；以及

一比较单元，比较所述第一节点及所述第二节点的电压，用以产生一输出数据，其中所述输出数据即为所述第一记忆胞所储存的数据，其中所述第一负载与所述第二负载的电性特征相同，所述第一低临界电压晶体管与所述第二低临界电压晶体管的电性特征相同。

2.根据权利要求1所述的读取电路，其特征在于，所述第一低临界电压晶体管至所述第三低临界电压晶体管均为N型。

3.根据权利要求1所述的读取电路，其特征在于，所述第一负载至所述第三负载均由N型晶体管所构成，上述N型晶体管的栅极与漏极耦接在一起。

4.根据权利要求1所述的读取电路，其特征在于，所述读取电路还包括：

一缓冲器，增强所述控制电压的驱动能力，用以产生一增强电压，所述第二低临界电压晶体管及所述第三低临界电压晶体管接收所述增强电压。

5.根据权利要求1所述的读取电路，其特征在于，所述回授装置为一运算放大器，具有一非反相输入端、一反相输入端以及一输出端，所述非反相输入端接收所述参考信号，所述反相输入端接收所述回授信号，所述输出端提供所述控制电压。

6.一种记忆装置，其特征在于，所述记忆装置包括：

一核心阵列，具有一第一记忆胞；

一参考电路，具有一参考记忆胞，用以储存一参考准位；

一读取电路，读取所述第一记忆胞的数据，并包括：

一电压产生单元，包括：

一回授装置，根据一参考信号以及一回授信号，产生一控制电压；

一第一低临界电压晶体管，接收所述控制电压；

一第二记忆胞，直接连接所述第一低临界电压晶体管，用以提供所述回授信号，并具有一电性特征，所述电性特征与所述第一记忆胞的电性特征相同；以及

一第一负载，串联所述第一低临界电压晶体管；

一漏极偏压单元，包括：

一第二低临界电压晶体管，耦接所述第一记忆胞，并根据所述控制电压而动作；以及

一第二负载，与所述第二低临界电压晶体管耦接于一第一节点；

一参考单元，包括：

一第三低临界电压晶体管，耦接所述参考记忆胞，并根据所述控制电压而动作；以及

一第三负载，与所述第三低临界电压晶体管耦接一第二节点；以及

一比较单元，比较所述第一节点及所述第二节点的电压，用以产生一输出数据，其中所述输出数据即为所述第一记忆胞所储存的数据，

其中所述第一负载与所述第二负载的电性特征相同，所述第一低临界电压晶体管与所述第二低临界电压晶体管的电性特征相同。

7.根据权利要求6所述的记忆装置，其特征在于，所述第一低临界电压晶体管至所述第三低临界电压晶体管均为N型。

8.根据权利要求6所述的记忆装置，其特征在于，所述第一负载至所述第三负载均由N型晶体管所构成，上述N型晶体管的栅极与漏极耦接在一起。

9.根据权利要求6所述的记忆装置，其特征在于，所述记忆装置还包括：

一缓冲器，增强所述控制电压的驱动能力，用以产生一增强电压，所述第二低临界电压晶体管及所述第三低临界电压晶体管接收所述增强电压。

10.根据权利要求6所述的记忆装置，其特征在于，所述回授装置为一运算放大器，具有一非反相输入端、一反相输入端以及一输出端，所述非反相输入端接收所述参考信号，所述反相输入端接收所述回授信号，所述输出端提供所述控制电压。