CN101777374B - 带工艺和电流补偿的读出放大器 - Google Patents

Abstract

本发明公开一种带工艺和电流补偿的读出放大器，其通过在第二差分放大管源极与存储单元电流传递电路栅极增加一对访问存储单元形成的电流信号进行镜像的镜像电路，以及在第一差分放大管源极和第二差分放大管源极之间增加一第七NMOS管，以使当存储单元电流信号较大时，第三NMOS管的栅源电压增大，而在存储单元电流信号较小时，第三NMOS管的栅源电压减小，达到了减小位线电压差异的目的，提高了读出放大器的性能和存储器的访问速度。

Description

带工艺和电流补偿的读出放大器

技术领域

本发明关于一种用于半导体存储器电路的读出放大器，特别是关于一种带工艺和电流补偿的用于半导体存储器电路的读出放大器。

背景技术

半导体存储器通常被认为是数字集成电路中非常重要的组成部分，它们对于构建基于微处理器的应用系统发挥着至关重要的作用。近年来人们越来越多地将各种存储器嵌入在处理其内部，以便使处理器具有更高的集成度和更快的工作速度，因此存储器阵列及其外围电路的性能就在很大程度上决定了整个系统的工作状况，包括速度、功耗等。

在半导体存储器的各种外围器件中最为重要的就是读出放大器。由于读出放大器通常被用来在对存储单元进行读操作时采样位线上的微小信号变化并进行放大，从而确定相应存储单元的存储信息，因此读出放大器对于存储器的存取时间有着决定性的影响。

读出放大器分电压型和电流型两大类。早期存储器使用电压型读出放大器，这种读出放大器直接检测存储器位线上的电压来判断存储单元里储存的信息是“1”还是“0”，当存储器容量很大时，位线上的存储单元比较多，虽然每次只选择某个存储单元，但其他未选中的存储单元的分布电容C_BL对所选存储单元影响极大，位线上存储单元越多，则分布电容C_BL越大，充放电时间常数大，访问速度必然慢；同时分布电容C_BL越大，检测出来“1”和“0”的差异就越小，正确判断“1”和“0”就越困难，增加读出放大器增益可以检测出较小差异，但读出放大器本身噪声会限制进一步提高增益；由于检测到存储器里“1”和“0”时，位线上电压相应波动且出现对应电流，因此动态功耗较大。

电流读出放大器使用预充电技术，采用合适的电路使位线上的电压恒定，这使得动态功耗下降，由于电流读出放大器的输入阻抗低，访问存储单元时充放电时间常数较小，因此存储器访问速度较高。

可见，读出放大器决定存储器系统的访问速度。为了保证读出速度，存储器的位线需要调整至一固定电压，这需要一个调整电路。

图1是现有技术中电流读出放大器的典型电路结构图，如图1所示，Ibias为差分放大电路的偏置恒流源电路，Icell为存储单元信息被访问时形成的电流，Iref为输出级基准恒流源；PMOS管MP4和PMOS管MP5组成差分放大电路，MN2和MN3为差分放大电路的NMOS恒流源负载，MN4、MN5以及MN6为NMOS控制逻辑电路，MN1和MP5一起组成钳位电路，MP1为存储单元电流传递电路，MP4为放大比较电路，MP1以及MP4为PMOS管。

现有技术的电流输出放大器的基本出发点是在访问存储单元时不论存储单元所存储的信息均保持位线即节点IO(位线)的电压稳定，从而降低动态功耗。但因为工艺原因NMOS管MN1的栅源电压V_GS存在一定差异，从而导致节点IO的电压存在一定差异，另外又因为存储器存储内容不同所对应的存储单元电流Icell大小不同，进一步导致节点IO的电压差异增大，二者均会导致读出放大器性能和存储器访问速度的下降。

综上所述，可知先前技术的电流读出放大器由于工艺原因以及由于存储器存储内容不同所对应的存储单元电流Icell大小不同均可使得节点IO(位线)电压存在差异，导致出现读出放大器性能和存储器访问速度下降的问题，因此实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术的种种缺点，本发明提供一种带工艺和电流补偿的电流型读出放大器，其可以减小因工艺参数和存储单元不同电流形成的位线电压变化，从而提高存储器访问速度和降低动态功耗。

为达上述及其它目的，本发明一种带工艺和电流补偿的读出放大器，用于将存储单元的信息传递到位线并输出，包含：

差分放大电路，连接于一基准电压，包括并联的第一差分放大管和第二差分放大管以及作为该第一差分放大管负载的第一负载、作为该第二差分放大管负载的第二负载；

镜像电路，与该差分放大电路连接，用于对访问存储单元形成的电流信号进行镜像；

控制逻辑电路，用于控制存储单元的访问，包括多个串联的MOS管组成，其一端连接存储单元，每个MOS管的栅极均连接控制信号；

钳位电路，用于将位线电压进行钳位，该钳位电路与该差分放大电路及该控制逻辑电路相连接；

存储单元电流传递电路，与该钳位电路及该镜像电路连接，与该镜像电路共同将访问存储单元形成的电流信号镜像到放大比较电路；

放大比较电路，接收该电流信号并进行放大输出至输出电路；以及

输出电路，至少包括一输出放大缓冲器，用于将该电流信号放大输出。

该第一差分放大管与该第二差分放大管为PMOS管，该第一负载与该第二负载为NMOS管，该第一差分放大管与该第二差分放大管源极接至一恒流源输出端，该第一差分放大管的栅极连接该基准电压，该第二差分放大管栅极连接至该控制逻辑电路，该第一负载的漏极和栅极连接在一起，并和该第一差分放大管漏极以及该第二负载的栅极接在一起，该第二负载的漏极连接于该第二差分放大管的漏极。

该镜像电路为一PMOS管镜像恒流源，该PMOS管镜像恒流源漏极与该第二差分放大管源极相连，栅极与该存储单元电流传递电路及该放大比较电路相连。

该PMOS管镜像恒流源输出与该差分放大电路偏置恒流源输出端并联。

该钳位电路为一第三NMOS管，该第三NMOS管栅极与该第二差分管漏极相接，其源极接于该第二差分放大管栅极，并与该控制逻辑电路连接，漏极与该存储单元电流传递电路连接。

该存储单元电流传递电路至少包括一第四PMOS管，该第四PMOS管源极接电源正端，漏极与栅极均与该第三NMOS管的漏极相连。

该放大比较电路至少包括一第五PMOS管，该第五PMOS管源极接电源正端，栅极与该第四PMOS管栅极相连接，漏极接一输出基准恒流源的输出端，并同时与该输出电路连接。

该读出放大器还包括一动态电压调节电路，该动态电压调节电路连接于该第一差分放大管源极以及该第二差分放大管源极之间，用于动态调整第三NMOS管的栅源电压。

该动态电压调节电路至少包括第七NMOS管，该第七NMOS管漏极接于该第二差分放大管源极以及该恒流源输出端，其源极接于该第一差分放大管源极，栅极接正电源。

该第七NMOS管和第三NMOS管为同一类型晶体管，目的是跟踪其工艺偏差。

该控制逻辑电路包括三个串联的NMOS管。

该镜像电路的镜像比例为0.1-3。

与现有技术相比，本发明一种带工艺和电流补偿的读出放大器通过在第二差分放大管源极与存储单元电流传递电路栅极增加一镜像电路，对访问存储单元形成的电流信号进行镜像，以使当存储单元电流信号较大时，第三NMOS管的栅源电压增大，而在存储单元电流信号较小时，第三NMOS管的栅源电压减小，达到了减小节点IO(位线)电压差异的目的，同时，本发明还通过在第一差分放大管源极和第二差分放大管源极之间增加一第七NMOS管，进一步动态调整节点IO(位线)的电压，减小节点IO(位线)电压差异，提高了读出放大器的性能和存储器的访问速度。

附图说明

图1是现有技术电流读出放大器电路的电路图；

图2是本发明一种带工艺和电流补偿的读出放大器的电路图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图2为本发明一种带工艺和电流补偿的读出放大器的电路结构图。如图2所示，本发明一种带工艺和电流补偿的读出放大器，包括差分放大电路101、镜像电路102、控制逻辑电路103、钳位电路104、存储单元电流传递电路105、放大比较电路106以及输出电路107。

差分放大电路101包括第一差分放大管MP1、第二差分放大管MP2、第一负载MN1以及第二负载MN2，在本发明较佳实施例中，该第一差分放大管MP1以及该第二差分放大管MP2均为PMOS管，相应的，该第一负载MN1以及第二负载均为NMOS管，该第一负载MN1和该第二负载MN2分别为该第一差分放大管MP1以及该第二差分放大管MP2的恒流源负载。该第一差分放大管MP1源极通过MN7接至差分放大电路恒流源偏置Ibias输出端，该第二差分放大管MP2的源极接至差分放大电路恒流源偏置Ibias输出端，该第一差分放大管MP1的栅极连接于基准电压VREF，该第二差分放大管MP2的栅极通过控制逻辑电路连接存储器单元信息形成的电流Icell的输出端(位线)，第一负载MN2的漏极和栅极连接在一起，并和第一差分放大管MP1的漏极以及第二负载MN2的栅极接在一起，第二负载MN2的漏极连接于第二差分放大管MP2的漏极，该第一负载MN1以及该第二负载MN2源极接地。

镜像电路102，用于完成对存储单元电流Icell的镜像，该镜像电路108具体可以为一PMOS管镜像恒流源MP3，该PMOS管镜像恒流源MP3与该差分放大电路恒流源偏置Ibias并联，其漏极接于该第二差分放大管MP2的源极，栅极与存储单元电流传递电路105及放大比较电路106连接，源极与正电源相接，该PMOS管镜像恒流源MP3与该存储单元电流传递电路105共同完成对存储单元电流Icell的镜像，并和该差分放大电路恒流源偏置Ibias共同为差分放大电路101提供恒定电流偏置。较佳的，本发明较佳实施例中该镜像电路108的镜像比例可以为0.1-3。

控制逻辑电路103由多个串联的NMOS管组成，其一端连接于钳位电路104，另一端连接于存储单元，在本发明较佳实施例中，控制逻辑电路103由三个源漏相接形成串联的NMOS管MN4、MN5以及MN6构成，NMOS管MN4-MN6栅极分别连接控制信号YA、YB以及YC，这样，当访问存储器单元时，YA/YB/YC置高电平，NMOS管MN4-MN6接通，存储单元信息形成输出电流Icell。

钳位电路104与该差分放大电路101相连接，用于将电信号进行钳位。在本发明较佳实施例中，该钳位电路104至少包括一MOS管，具体为第三NMOS管MN3，该第三NMOS管MN3栅极与该第二差分管MP2的漏极相接，其源极接于该第二差分放大管MP2的栅极，并与控制逻辑电路103连接，漏极与存储单元电流传递电路105连接；存储单元电流传递电路105与该镜像电路102连接，共同将访问存储单元形成的电流信号镜像到放大比较电路106，另外，其一端还与钳位电路104连接，另一端与放大比较电路106相连，在本发明较佳实施例中，该存储单元电流传递电路具体为一第四PMOS管MP4，该第四PMOS管MP4源极接电源正端，其漏极与栅极均与钳位电路104的第三NMOS管MN3的漏极相连，同时，该第四PMOS管MP4的栅极还与该PMOS管镜像恒流源MP3栅极相连接，用于完成对存储单元电流Icell的镜像；放大比较电路106一端连接于该存储单元电流传递电路105，另一端连接于输出电路107，用于将接收到的该电流信号进行放大输出，其至少包括一第五PMOS管MP5，该第五PMOS管MP5源极接电源正端，栅极与该第四PMOS管MP4及该PMOS管镜像恒流源MP3的栅极相连接，该第五PMOS管MP5的漏极接输出基准恒流源的输出端Iref，并同时与该输出电路107连接；输出电路107可以包括一输出缓冲放大器，该第五PMOS管MP5的漏极与该输出缓冲放大器的输入端相连，通过该输出缓冲放大器的输出端Dout输出的即为存储单元的信息

为达到本发明的目的，本发明一种带工艺和电流补偿的读出放大器还包括动态电压调节电路108，该动态电压调节电路108连接于该第一差分放大管MP1源极以及该第二差分放大管MP2源极之间，用于动态调整第三NMOS管MN3的栅源电压V_GS，其至少包括一第七NMOS管MN7，较佳的，该第七NMOS管MN7为0阀值的NMOS管，该第七NMOS管MN7的漏极接于该第二差分放大管MP2源极以及恒流源偏置Ibias输出端，其源极接于该第一差分放大管MP1的源极，栅极接正电源。

读出放大器电路的基本目的在于将位线电压即节点IO的电压稳定在基准电压VREF，其原理如下：在访问存储单元前，节点IO(位线)的电压被预充电至VREF，然后开启存储控制逻辑接通存储单元访问存储的信息，该信息按存储的内容形成不同幅度的电流Icell；对某一信息形成的特定电流Icell，若Icell造成节点IO的电压略微升高，则第二差分放大管MP2的源漏电压|V_{GS_MP5}|略微减小，由于第一负载MN1和第二负载MN2的镜像作用，第二差分放大管MP2的漏极电流I_D和第二差分放大管MP2的漏极电流相同，而当V_DS≥V_GS-V_T时

，则漏极电流会略微减小，为保持I_D不变，第二差分放大管MP2的源漏电压V_DS必须增大，这样第二差分放大管MP2的漏极电压或者第三NMOS管MN3的栅极电压就减小了，对应地第三NMOS管MN3电流趋向减小，但Icell不变，这样第三NMOS管MN3的漏源电压就必须增加，这样就导致第三NMOS管MN3漏极电压下降，也就是节点IO(位线)电压下降，这个下降趋向于抵消Icell引起的电压上升，最终达到一种动态平衡，节点IO的电压维持在预充电时的基准电压VREF。

访问存储单元时，某信息形成特定电流Icell，此电流经第三NMOS管MN3传递至第四PMOS管MP4，第四PMOS管MP4将此Icell镜像到第五PMOS管MP5，设置Iref使得第五PMOS管MP5漏极电压处于合理的阀值电压，因恒流源Iref阻抗较高，当Icell略大于Iref，第五PMOS管MP5的漏极电流在负载恒流源Iref上形成高电压，并通过输出缓冲放大器buf输出标准高电平“1”，当Icell略小于Iref，MP4的漏极电流在负载恒流源Iref上形成低电压，并通过输出缓冲放大器buf输出标准低电平“0”。

在本发明实施例中，该镜像电路102的PMOS管镜像恒流源MP3按比例镜像存储单元电流Icell，这样当存储单元电流Icell较大时，第一差分放大管MP1和第二差分放大管MP2漏极电流增大，第二负载MN2上的电压压降增加，即第二负载MN2漏极电压增加，从而第三NMOS管的栅源电压V_GS增大，符合存储单元电流Icell较大的要求，而现有技术没有镜像Icell，这样较大Icell电流时会造成实际位线电压出现略微下降以提升MN3的V_GS来获取较大Icell；当存储单元电流Icell较小时，第一差分放大管MP1和第二差分放大管MP2漏极电流较小，第二负载MN2上的电压压降减小，即第二负载MN2漏极电压较存储单元电流Icell较大时低，从而第三NMOS管MN3的栅源电压VGS减小，符合存储单元电流Icell减小的要求，而现有技术没有镜像Icell，这样较小Icell电流时会造成实际位线电压出现略微上升以降低MN3的V_GS来获取较小Icell。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (12)

1.一种带工艺和电流补偿的读出放大器，用于将存储单元的信息传递到位线并输出，其包含： 

差分放大电路，连接于一基准电压，包括并联的第一差分放大管和第二差分放大管以及作为该第一差分放大管负载的第一负载、作为该第二差分放大管负载的第二负载； 

镜像电路，与该差分放大电路连接，用于对访问存储单元形成的电流信号进行镜像； 

控制逻辑电路，用于控制存储单元的访问，包括多个串联的MOS管，其一端连接存储单元，另一端连接钳位电路，每个MOS管的栅极均连接控制信号； 

钳位电路，用于将位线电压进行钳位，该钳位电路与该差分放大电路及该控制逻辑电路相连接； 

存储单元电流传递电路，与该钳位电路及该镜像电路连接，与该镜像电路共同将访问存储单元形成的电流信号镜像到放大比较电路； 

放大比较电路，接收该电流信号并进行放大输出至输出电路；以及 

输出电路，至少包括一输出放大缓冲器，用于将该电流信号放大输出。 

2.如权利要求1所述的带工艺和电流补偿的读出放大器，其特征在于，该第一差分放大管与该第二差分放大管为PMOS管，该第一负载与该第二负载为NMOS管，该第一差分放大管与该第二差分放大管源极接至一偏置恒流源输出端，该第一差分放大管的栅极连接该基准电压，该第二差分放大管栅极连接至位线，该第一负载的漏极和栅极连接在一起，并和该第一差分放大管漏极以及该第二负载的栅极接在一起，该第二负载的漏极连接于该第二差分放大管的漏极。 

3.如权利要求2所述的带工艺和电流补偿的读出放大器，其特征在于，该镜像电路为一PMOS管镜像恒流源，该PMOS管镜像恒流源漏极与该第二差分放大管源极相连，栅极与该存储单元电流传递电路及该放大比较电路相连。 

4.如权利要求3所述的带工艺和电流补偿的读出放大器，其特征在于，该PMOS管镜像恒流源输出端与该差分放大电路偏置恒流源输出端并联。 

5.如权利要求4所述的带工艺和电流补偿的读出放大器，其特征在于，该钳位电路为一第三NMOS管，该第三NMOS管栅极与该第二差分放大管漏极相接，其源极接于该第二差分放大管栅极，并与该控制逻辑电路连接，漏极与该存储单元电流传递电路连接。 

6.如权利要求5所述的带工艺和电流补偿的读出放大器，其特征在于，该存储单元电流传递电路至少包括一第四PMOS管，该第四PMOS管源极接电源正端，漏极与栅极均与该第三NMOS管的漏极相连。 

7.如权利要求6所述的带工艺和电流补偿的读出放大器，其特征在于，该放大比较电路至少包括一第五PMOS管，该第五PMOS管源极接电源正端，栅极与该第四PMOS管栅极相连接，漏极接一输出基准恒流源的输出端，并同时与该输出电路连接。 

8.如权利要求7所述的带工艺和电流补偿的读出放大器，其特征在于，该读出放大器还包括一动态电压调节电路，该动态电压调节电路连接于该第一差分放大管源极以及该第二差分放大管源极之间，用于动态调整第三NMOS管的栅源电压。 

9.如权利要求8所述的带工艺和电流补偿的读出放大器，其特征在于，该动态电压调节电路至少包括第七NMOS管，该第七NMOS管漏极接于该第二差分放大管源极以及该差分放大电路偏置恒流源输出端，其源极接于该第一差分放大管源极，栅极接正电源。 

10.如权利要求9所述的带工艺和电流补偿的读出放大器，其特征在于，该第七NMOS管为0阈值NMOS管。 

11.如权利要求10所述的带工艺和电流补偿的读出放大器，其特征在于，该控制逻辑电路包括多个串联的NMOS管。 

12.如权利要求11所述的带工艺和电流补偿的读出放大器，其特征在于，该镜像电路的镜像比例为0.1-3。 

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