CN103123800B - 一种灵敏放大器 - Google Patents

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Abstract

本发明公开了一种灵敏放大器，包括一个参考电流支路和至少一个存储单元电流支路，所述参考电流支路包括3个PMOS管，编号为P1至P3；2个低阈值NMOS管编号为N1、N2；1个NMOS管编号为N3，1个反相放大器A1。P1和P2源极相连，P1栅极连接A1输出端，P1漏极连接P3源极；P2栅极连接A1输入端和控制信号源一，P2漏极连接N2漏极；P3栅极连接栅极偏置电压一，P3漏极输出电压信号一，与N1漏极连接；N1栅极连接N2栅极和嵌位控制电压一，N1源极输出电压信号二，与N2源极和N3漏极连接；N3栅极连接栅极偏置电压二，N3源极内部接地；本发明灵敏放大器能实现多个存储单元电流支路共用参考电流支路，降低灵敏放大器“读”的功耗。

Description

一种灵敏放大器
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种灵敏放大器。
背景技术
灵敏放大器(SA，Sense Amplifier)是NVM(非易失性存储器)电路中重要的组成部分，用于读出存储阵列中的数据。根据不同的应用，需要多个SA同时工作，如8bits(位)输出的应用，需要8个SA；32位输出，就需要32个SA。然而，传统的SA中每个都有一路参考电流支路和一路存储单元电流支路，通过两者的比较来实现度”0”或”1”。每一路都有参考电流支路的方法，使得总的参考电流支路的功耗不容忽视，严重的影响了NVM电路在低功耗场合的使用范围。
如图1所示，一种传统的SA电路结构，每个SA都有一路参考电路支路，vpbias、vnbias用于提供基准电流的栅极偏置电压，vlim用于嵌位位线(BL，Bit line)的电位，CL通过列选择电路连接到存储单元的位线。当saeq＝1时，saeqb＝0，I1和I2两路电流通过CL给位线预充电，并通过M1和M2使两边达到平衡；当saeq＝0时，SA将I3、I4电流的差异转换成cl_int和ref_int两点的电压差异，再通过比较器读出”0”或”1”。其特点是每个SA中都有一路参考电流支路与存储单元的电流进行比较，灵敏度高，读出速度快。然而由于每个SA中都有参考电流支路，使得其功耗不容忽视，特别是在多比特位输出时(如32位、甚至64位输出)。
发明内容
本发明要解决的技术问题是提供一种灵敏放大器能实现多个存储单元电流支路共用参考电流支路，降低灵敏放大器“读”的功耗。
为解决上述技术问题本发明的灵敏放大器，包括一个参考电流支路和至少一个存储单元电流支路，其中，所述参考电流支路包括3个PMOS管，编号为P1至P3；2个低阈值NMOS管编号为N1、N2；1个NMOS管编号为N3，1个反相放大器A1；
P1和P2源极相连，P1栅极连接A1输出端，P1漏极连接P3源极；
P2栅极连接A1输入端和控制信号源一，P2漏极连接N2漏极；
P3栅极连接栅极偏置电压一，P3漏极输出电压信号一，与N1漏极连接；
N1栅极连接N2栅极和嵌位控制电压一，N1源极输出电压信号二，与N2源极和N3漏极连接；
N3栅极连接栅极偏置电压二，N3源极内部接地。
所述存储单元电流支路包括3个PMOS管，编号为P4至P6；2个低阈值NMOS管编号为N4、N5；2个NMOS管编号为N6、N7，1个反相放大器A2,1个运算放大器A3；
P4和P5源极相连，P4栅极连接A2输出端，P4漏极连接P6源极；
P5栅极连接A2输入端和控制信号源一，P5漏极连接N4漏极；
P6栅极连接栅极偏置电压一，P6漏极连接A3正相输入端、N6漏极和N5漏极；
N4栅极连接N5栅极和嵌位控制电压一，N4源极输出电压信号三；
N5源极连接N4源极和N7漏极；
N6栅极连接控制信号源二，N6源极连接A3反相输入端；
N7栅极连接控制信号源二，N7源极接收电压信号二；
A3反相输入端接收电压信号一，输出电压信号四。
本发明的灵敏放大器能实现多个存储单元电流支路共用参考电流支路，降低灵敏放大器“读”的功耗。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种传统灵敏放大器示意图。
图2是本发明一实施例的示意图。
附图标记说明
P1～P6是PMOS管
N1、N2、N4、N5是低阈值NMOS管
N3、N6、N7是NMOS管
A1、A2是反相放大器
A3是运算放大器
saeqb是控制信号源一
saeq是控制信号源二
vpbias是提供基准电流的栅极偏置电压一
vnbias是提供基准电流的栅极偏置电压二
vlim是嵌位控制电压一
ref_int是电压信号一
ref是电压信号二
CL_i是电压信号三
Do_i是电压信号四
cl_i_int是电压信号五
I1～I4是电流
vpwr是电源电压
vgnd是地电压
具体实施方式
如图2所示，本发明一实施例中，参考电流支路包括3个PMOS管，编号为P1至P3；2个低阈值NMOS管编号为N1、N2；1个NMOS管编号为N3，1个反相放大器A1；
P1和P2源极相连，P1栅极连接A1输出端，P1漏极连接P3源极；
P2栅极连接A1输入端和控制信号源一saeqb，P2漏极连接N2漏极；
P3栅极连接栅极偏置电压一vpbias，P3漏极输出电压信号一ref_int，与连接N1漏极；
N1栅极连接N2栅极和嵌位控制电压一vlim，N1源极输出电压信号二ref,与N2源极和N3漏极连接；
N3栅极连接栅极偏置电压二vnbias，N3源极内部接地。
存储单元电流支路包括3个PMOS管，编号为P4至P6；2个低阈值NMOS管编号为N4、N5；2个NMOS管编号为N6、N7，1个反相放大器A2,1个运算放大器A3；
P4和P5源极相连，P4栅极连接A2输出端，P4漏极连接P6源极；
P5栅极连接A2输入端和控制信号源一saeqb，P5漏极连接N4漏极；
P6栅极连接栅极偏置电压一vpbias，P6漏极连接A3正相输入端、N6漏极和N5漏极；
N4栅极连接N5栅极和嵌位控制电压一vlim，N4源极输出电压信号三CL_i；
N5源极连接N4源极和N7漏极；
N6栅极连接控制信号源二saeq，N6源极连接A3反相输入端；
N7栅极连接控制信号源二saeq，N7源极接收电压信号二ref；
A3反相输入端接收电压信号一ref_int，A3输出电压信号四Do_i。
参考电流支路将参考电流I4转换成电压信号ref和ref_int输出，供多个存储单元电流支路同时使用。灵敏放大器将存储单元的电流I3转换成电压信号五cl_i_int，与参考电流电路产生的ref_int通过比较器转换成Do_i，从而读出”0”或”1”。
当saeq＝1时，saeqb＝0，I1和I2两路电流通过CL给位线预充电，并通过存储单元电流支路的N6和N7使两边达到平衡；当saeq＝0时，进入电流识别阶段，各存储单元电流支路将I3电流转换成电压信号五cl_i_int，参考电流支路将I4转换成电压信号ref_int，再通过各个存储单元电流支路中的比较器读出”0”或”1”。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种灵敏放大器，包括一个参考电流支路和至少一个存储单元电流支路，其特征是：
所述参考电流支路包括3个PMOS管，编号为P1至P3；2个低阈值NMOS管编号为N1、N2；1个NMOS管编号为N3，1个反相放大器A1；
P1和P2源极相连，P1栅极连接A1输出端，P1漏极连接P3源极；
P2栅极连接A1输入端和控制信号源一，P2漏极连接N2漏极；
P3栅极连接栅极偏置电压一，P3漏极输出电压信号一，与N1漏极连接；
N1栅极连接N2栅极和嵌位控制电压一，N1源极输出电压信号二，与N2源极和N3漏极连接；
N3栅极连接栅极偏置电压二，N3源极内部接地。
2.如权利要求1所述的灵敏放大器，其特征是：所述存储单元电流支路包括3个PMOS管，编号为P4至P6；2个低阈值NMOS管编号为N4、N5；2个NMOS管编号为N6、N7，1个反相放大器A2,1个运算放大器A3；
P4和P5源极相连，P4栅极连接A2输出端，P4漏极连接P6源极；
P5栅极连接A2输入端和控制信号源一，P5漏极连接N4漏极；
P6栅极连接栅极偏置电压一，P6漏极连接A3正相输入端、N6漏极和N5漏极；
N4栅极连接N5栅极和嵌位控制电压一，N4源极输出电压信号三；
N5源极连接N4源极和N7漏极；
N6栅极连接控制信号源二，N6源极连接A3反相输入端；
N7栅极连接控制信号源二，N7源极接收电压信号二；
A3反相输入端接收电压信号一，输出电压信号四。
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