JP5568573B2 - メモリデバイス内の漏洩電流の低減 - Google Patents

Description

諸実施形態はメモリシステムに関する。具体的には、諸実施形態は、スリープモード時のメモリデバイス内の漏洩電流を低減することに関する。

特定用途向け集積回路(ASIC)などの集積回路を内蔵する電子デバイスでは、電力消費を低減し、それによってバッテリ寿命の延長を実現するために省電力技術を用いることが多い。例えば、携帯電話および携帯情報端末(PDA)などの小型の携帯用デバイスは通常、論理回路による電力消費を制限するための非活動モードを実施する回路を内蔵する。非活動モードには、スタンバイモード、低電力モード、およびスリープモードが含まれうる。

デジタル回路内、より具体的には相補型金属酸化膜半導体(CMOS)内の電力損失は、おおよそ電源電圧の2乗に比例する。したがって、低電力動作を実現する効果的な方法は、電源電圧を一定比率で低減することである。ASIC上のCMOS回路は、大幅に低減された電力レベルで動作することができる。しかし、伝搬遅延の増大を回避するために、CMOSデバイスの閾値電圧もまた低減される。

閾値電圧が低減すると一般に、金属酸化膜半導体(MOS)デバイスの閾値以下の漏洩電流の変化により、スタンバイ電流が増大することになる。「オフ」トランジスタを通って流れる漏洩電流は、デバイスの閾値電圧が低減されるにつれ指数関数的に増大する傾向がある。したがって、長時間非活動モードのままになっている携帯電話およびPDAなどの電子デバイスは、かなりの漏洩電流を呈し、望ましくないバッテリ電力の消耗を非活動モード時に引き起こす可能性がある。

スタンバイモード時の漏洩電流を低減するために、ASICの中には、CMOS回路の低電圧閾値(LVT)論理ゲートと、電源レールまたはグランドレールとの間に電気的に接続されたヘッドスイッチまたはフットスイッチを含むものがある。ヘッドスイッチは、ASICコアまたはブロックの局所電源網ルーティング(local power mesh routing)と最上位電源網ルーティングの間に配置された高電圧閾値(HVT)正チャネル金属酸化膜半導体トランジスタである。フットスイッチは、局所グランド網ルーティングと最上位グランドレール/網の間に配置されたHVT NMOSトランジスタである。

非活動モード時、ヘッドスイッチまたはフットスイッチはオフにされて、LVT論理ゲートが電源/グランドから切り離され、それによって電源レールが「縮小」する。ヘッドスイッチまたはフットスイッチは高閾値電圧を有するので、ヘッドスイッチまたはフットスイッチによって電源から引き出される漏洩電流の量は、それがオフしなければLVT論理ゲートを通って流れるはずの漏洩電流と比べて大幅に低減される。活動モード時、ヘッドスイッチまたはフットスイッチはオンにされて、電源およびグランドがLVTゲートに接続される。したがって、活動モード時、LVT論理ゲートは、LVT論理ゲートがあたかも電源およびグランドに直接接続されているように、ほぼ同じ電圧で電力供給される。

論理セルの大型アレイの電源レールを縮小するためにヘッドスイッチまたはフットスイッチ回路を全体的に実施することは、比較的複雑になることがある。ヘッドスイッチ/フットスイッチ実施の従来の手法は、特別なルーティング、カスタム分析および設計ツールに依拠してきた。ヘッドスイッチおよびフットスイッチに給電するための余分な電源ルーティング、かなりの面積オーバヘッド、管理しにくいIR電圧降下、信号ルーティング調整(signal routing accommodation)、標準的なツールフローおよび手法の複雑化、ならびにフィードスルーの使用を含む非常に多くの問題が、従来のヘッドスイッチおよびフットスイッチの実施の複雑さの度合いをさらに強める。

諸実施形態は、メモリデバイスのスリープモード時の漏洩電流の低減を対象とする。

一実施形態は、複数のビットラインを含むメモリコアアレイと、このメモリコアとインターフェースするように構成された周辺論理回路と、この周辺論理回路を分離するように構成された少なくとも1つのフットスイッチと、電源電圧からメモリコアアレイの複数のビットラインへのプリチャージ電流経路を分離するように構成されたヘッドスイッチとを備えるメモリデバイスを含むことができる。

別の実施形態は、メモリデバイス内の漏洩電流を低減する方法を含むことができ、この方法は、スリープモードに入る段階と、フットスイッチを用いてスリープモード時に、周辺論理回路をグランド電圧から分離する段階と、ヘッドスイッチを用いてスリープモード時に、メモリコアアレイ内に含まれる複数のビットラインへのプリチャージ電流経路を分離する段階とを含む。

別の実施形態は、スリープモード信号を受信してスリープモードに入る手段と、スリープモード時に、メモリコアアレイとインターフェースするように構成された周辺論理回路をグランド電圧から分離する手段と、スリープモード時に、メモリコアアレイ内に含まれる複数のビットラインからプリチャージ電流経路を分離する手段とを備える、メモリデバイスを含むことができる。

別の実施形態は、メモリデバイス内の漏洩電流を低減する方法を含むことができ、この方法は、スリープモードに入る段階と、フットスイッチを用いてスリープモード時に周辺論理回路をグランド電圧から分離する段階と、ヘッドスイッチを用いてスリープモード時に、メモリコアアレイ内に含まれる複数のビットラインへのプリチャージ電流経路を分離する段階とを含む。

添付の図面は、諸実施形態についての説明を助けるために提示するものであり、諸実施形態の限定のためではなく例示のために提供するものにすぎない。

従来の読出し専用メモリ(ROM)を示す図である。 別の従来のROMを示す図である。 ROMを示す図である。 図3のROMの回路図である。 図3および図4のROM内の漏洩電流を低減するプロセスを示す図である。

各実施形態の態様を以下の説明、および具体的な実施形態を対象とした関連する図面で開示する。代替実施形態は、各実施形態の範囲から逸脱することなく考案することができる。加えて、各実施形態のよく知られている要素については、各実施形態の関連した細部が不明瞭にならないように、詳細な説明をしないか、または省略をする。

「例示的」という語は、本明細書では「例、具体例、または実例として役立つ」を意味する。本明細書で「例示的」と記述されたどんな実施形態も、他の実施形態と比べて好ましい、または有利であるとは必ずしも解釈されるものではない。同様に、「諸実施形態」という語は、論じられた特徴、利点または動作モードをすべての実施形態が含むことを必要としない。加えて、本明細書でヘッドスイッチとは、局所高電圧源とシステム高電圧源(例えば、電源電圧/Vdd)との間に配置されたトランジスタのことである。フットスイッチは、局所グランドまたは局所低電圧とシステムグランドまたはシステム低電圧源(例えばVss)との間に配置されたトランジスタである。

本明細書で使用される術語は、特定の実施形態を説明することだけを目的とし、諸実施形態を限定するものではない。本明細書では、単数形「a」、「an」および「the」は、文脈で別に明示されない限り、複数形を同様に含むものとする。さらに、「備える」、「備えている」、「含む」および/または「含んでいる」という語は、本明細書では、述べられた特徴、完全体、段階、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、完全体、段階、動作、要素、構成要素、および/またはこれらの群の存在または追加を排除しないことも理解されたい。

さらに、多くの実施形態を、例えば計算デバイスの要素によって実行されるべき一連の動作の観点から説明する。本明細書で説明されている様々な動作は、特定の回路(例えば、特定用途向け集積回路(ASIC))によって、または1つまたは複数のプロセッサで実行されるプログラム命令によって、または両方の組合せによって実施できることを理解されたい。加えて、本明細書で説明されている一連の動作は、対応するコンピュータ命令の組を記憶したコンピュータ可読記憶媒体の任意の形態内で完全に具体化されると考えることができ、このコンピュータ命令が実行されると、対応付けられたプロセッサが本明細書に記載の機能を実施することになる。したがって、各実施形態の様々な態様は、いくつかの異なる形態で具体化することができ、これらのすべてが、特許請求された主題の範囲内にあるものと企図されている。加えて、本明細書で説明されている実施形態のそれぞれで、対応するこのような実施形態のいずれの形も、本明細書では例えば、記載された動作を実施する「ように構成された論理回路」と記述されることがある。

諸実施形態をよりよく理解できるように、2つの従来のメモリデバイスについて説明する。さらに、整合性のため、また理解を容易にするために、読出し専用メモリ(ROM)の具体的な例は、図1および図2に関して説明し、諸実施形態についての説明を後に続ける。しかし、諸実施形態はROMデバイスに限定されないことを理解されたい。諸実施形態は、メモリ状態を保持するための電力を必要とせず、かつ本明細書で説明されているヘッドスイッチとして構成できるプリチャージトランジスタを有する、任意のメモリデバイスを含むことができる。

図1は、従来のROM 100を示す。図1のROM 100は、フットスイッチ105および120、メモリコアアレイ110、および周辺論理回路115を含む。周辺論理回路115は、ROM 100の高性能化を促進するための低電圧閾値トランジスタを含む。それと異なり、フットスイッチ105および120は、高電圧閾値NMOSトランジスタを含む。

図1を参照すると、ROM 100の動作中、フットスイッチ105および120のMNOSトランジスタを制御するゲートは、NMOSトランジスタを「オン」状態に移行させる高論理レベル(例えば「1」)に設定されている。ROM 100が動作していない期間中、フットスイッチ105および120のMNOSトランジスタを制御するゲートは、低論理レベル(例えば「0」)に移行する。それによって、フットスイッチ105および120のNMOSトランジスタは、「オフ」状態に移行する。したがって、ROM 100が動作していない間(すなわち、「スリープ」モード時)、電流がフットスイッチ105および120を通ることが制限されるので、漏洩電流がROM 100の非活動中は低減される。

図2は、別の従来のROM 200を示す。図2のROM 200は、ヘッドスイッチ205および220、メモリコアアレイ210、および周辺論理回路215を含む。周辺論理回路215は、ROM 200の高い性能を促進するための低電圧閾値トランジスタを含む。図1のフットスイッチ105および120と異なり、図2のヘッドスイッチ205および220は、高電圧閾値PMOSトランジスタを含む。

図2を参照すると、ROM 200の動作中、ヘッドスイッチ205および220のPMOSトランジスタを制御するゲートは、低論理レベル(例えば「0」)に設定され、これにより、PMOSトランジスタが「オン」状態に移行し、局所配電がシステム配電(例えば、電源電圧)に結合する。ROM 200が動作していない期間中、ヘッドスイッチ205および220のPMOSトランジスタを制御するゲートは、高論理状態(例えば「1」)に移行する。それによって、ヘッドスイッチ205および220のPMOSトランジスタは「オフ」状態に移行し、これにより局所配電が切り離される。したがって、ROM 200が動作していない間、電流がヘッドスイッチ205および220を通って流れることができないので、漏洩電流がROM 200の非活動中は低減される。

図1のフットスイッチだけの手法に関しては、漏洩電流の低減が性能を犠牲にして実現される。ROM 100のメモリコア100は通常、NMOSトランジスタを含み、この場合メモリコア100内の最弱のNMOSトランジスタでは、プロセス変動がより多く発生しやすい。さらに、メモリコア100の電源は、真のグランド電圧に接続されていない。したがって、図1のフットスイッチだけの手法は、性能劣化を招き、プロセス変動の影響を大きく受ける。

図2のヘッドスイッチだけの手法に関しては、ヘッドスイッチ205および220は通常、PMOSトランジスタとして実施される。PMOSトランジスタのドレイン飽和電流(Idsat)は従来、同じサイズのNMOSデバイスの半分である。したがって、ヘッドスイッチのPMOSトランジスタは、対応するフットスイッチのNMOSトランジスタの約2倍のサイズになる。したがって、図2のヘッドスイッチだけの手法は、ROM 200のより広い配置面積を伴う。

図3は、一実施形態によるROM 300を示す。図3のROM 300は、フットスイッチ305および325、メモリコアアレイ310、ヘッドスイッチ315、および周辺論理回路320を含む。周辺論理回路320は、ROM 300の高い性能を促進するための低電圧閾値トランジスタを含む。

フットスイッチ305および325を示す図3の実例は、ある特定の物理的配置を表すと理解されたい。しかし、諸実施形態はこの構成に限定されない。例えば、フットスイッチ305と325は電気的に結合され、協働して動作することができる。さらに、単一のフットスイッチまたは複数のフットスイッチを使用して、周辺論理回路の局所/仮想グランド(例えば、vir_vss)と全体グランドまたはシステムグランド(例えば、Vssまたは0電圧点)とを結合および切り離しすることができる。さらに、本明細書でいう「フットスイッチ」または「ヘッドスイッチ」は、1つまたは複数のスイッチングデバイス(例えば、トランジスタ)を含みうる。しかし、例示、説明、ならびに図1および図2の従来の実施形態との整合性の都合上、フットスイッチは、本明細書では図3に例示されたものを指す。

図3を参照すると、フットスイッチ305および325は、それぞれ図1のフットスイッチ105および120と同様に配置されている。したがって、ROM 300の動作中、フットスイッチ305および325のMNOSトランジスタ(図示せず)を制御するゲートは、高論理レベル(例えば「1」)に設定されている。これにより、NMOSトランジスタは「オン」状態に移行し、局所グランドをシステムグランドに結合させる。ROM 300が動作していない期間中、フットスイッチ305および325のMNOSトランジスタを制御するゲートは、低論理レベル(例えば「0」)に移行する。それによって、フットスイッチ305および325のNMOSトランジスタは「オフ」状態に移行し、そのため局所グランドがシステムグランドから切り離される。したがって、ROM 300が動作していない間、フットスイッチ305および325を通る電流が抑制(または除去)されるので、漏洩電流は、ROM 300の非活動中、低減される。

同様に、ROM 300の動作中、フットスイッチ305および325のNMOSトランジスタを制御するゲートは、高論理状態(例えば「1」)に設定され、これによりNMOSトランジスタは「オン」状態に移行する。したがって、局所グランドまたは仮想グランド(例えば、vir_vss)はシステムグランドに結合され、ROM 300が動作していない間、電流がフットスイッチ305および325を通ることができる。

図3を参照すると、図1のROM 100と異なり、ROM 300はさらに、メモリコアアレイ310と周辺論理回路320の間に配置されたヘッドスイッチ315を含む。一例では、ROM 300によって占有される面積を低減するために、ヘッドスイッチ315は、従来ROM内にあるプリチャージトランジスタによって実施することができる。ヘッドスイッチ315を使用して、メモリコアアレイ310のビットライン0...8 (bit0〜bit8)へのプリチャージPMOS経路を切り離す、または制限することができる。それによってヘッドスイッチ315は、メモリコアアレイ310から周辺論理回路部320に流れ込む電流が少ないので、フットスイッチ305および325にかかる負荷を図1のフットスイッチ105および120と比較して軽減する。

したがって、ヘッドスイッチ315が上述のようにしてコア内の電流を低減するので、ROM 300は、周辺論理回路漏洩低減のために、フットスイッチ305および325を含むように構成することができ、これらは、電流を阻止することにおいてはヘッドスイッチよりも効果が小さいが、回路配置で消費する物理的面積が少ない。ROM 300は、図2のROM 200のデュアルヘッドスイッチ実施と比較して、下記で論じるように、既存の機能的なプリチャージトランジスタを使用するヘッドスイッチ315のために使われる追加面積が実質的にないので、占有する面積が少ないことを理解されたい。さらに、諸実施形態では、上記のように追加のヘッドスイッチ315で漏洩分離の改善が実現するので、図1のROM 100のデュアルフットスイッチ実施よりも効果的に動作する。

図4は、一実施形態によるROM 300の回路図を示す。図4を参照すると、slp_nは、ROM 300が動作モードになるか非動作モード(例えば、スリープモード)になるかを決定する外部スリープ制御信号(例えば、メモリコントローラから供給される)である。

一例では、動作モードで、フットスイッチ305および325のNMOSトランジスタを活動化させることができ、局所グランド(vir_vss)は、フットスイッチ305および325によってシステムグランドレベル(例えば「0」)まで引っ張られる。加えて、動作モードでは、slp_nが高論理レベルに設定される。

プリチャージ段階の動作モード時、ヘッドスイッチ315のプリチャージPMOSトランジスタは、ビットライン0...8を高論理レベルまで引っ張る。8:1マルチプレクサ410制御の選択信号ラインsel<7:0>のそれぞれは、低論理レベルに設定することができる。センス信号は低論理レベルに設定され、それによって、センス増幅器の内部ノード420が高電圧レベルにプリチャージされる。

評価段階の動作モード時、ヘッドスイッチ315のプリチャージPMOSトランジスタは高論理レベルまで引っ張られ、ビットライン0...8とセンス増幅器420の入力部の参照ラインとの間に差動電圧が形成される。センス信号が高論理レベルに移行すると、センス増幅器420は差動電圧を検知し、検出された差の増幅バージョンを出力する。トランジスタの機能のための構成要素(例えば、転送ゲート4および5)、およびセンス増幅器420の動作はよく知られており、本明細書ではこれ以上説明しない。加えて、ヘッドスイッチ315のプリチャージトランジスタは、動作モード時に機能的に動作可能であり、また従来の設計で使用されるデバイスであることを理解されたい。したがって、ヘッドスイッチ315は、デュアル機能を果たす既存の構成要素で形成することができる。これらの既存の構成要素を活用することによって、面積、ルーティングの複雑さ、および従来のヘッドスイッチを追加することについての他の否定的な設計検討事項が、諸実施形態によって緩和される。

一例では、スリープモードで、slp_n信号は低論理レベル(例えば「0」)に設定することができる。NANDゲート430(NAND1)が、入力slp_nおよびプリチャージ制御信号preの状態に基づいてプリチャージ信号「プリチャージ」を高論理レベル(例えば「1」)に引っ張り、それによって、電源電圧Vddをビットライン0...8に供給するPMOS電界効果トランジスタ(PFET)がオフになる。したがって、それぞれのビットライン0...8は、グランドまたは低電圧レベルまで徐々に移行する。フットスイッチ305および325のNMOSトランジスタがオフになると、ROM 300の内部ノードは、高論理レベル(例えば、電源電圧Vdd、「1」など)まで徐々に移行する。諸実施形態には、ビットライン0...8に結合されたプリチャージトランジスタと同じ信号「プリチャージ」によって制御されるセンス増幅器420に、プリチャージトランジスタを(転送ゲート4を介して)結合することが含まれうる。したがって、センス増幅器420に結合されたプリチャージトランジスタもまた、諸実施形態でヘッドスイッチ315の一部を形成することができる。

さらに、スリープモードでは、ヘッドスイッチ315およびフットスイッチ305/325の電流経路を、次に説明するように低減または無くすることができる。NANDゲート440(NAND2)は、センス信号SENSE1を高論理レベルに移行させ、センス信号SENSE1を出力する。システムグランド電圧(例えばVss)に結合されたソースを含むインバータ450(INV3)は、センス信号SENSE1を反転し、SENSE1の反対の論理レベル(例えば、低論理レベル)のセンス信号SENSE2を出力する。インバータ450をシステムグランドに結合すると、低論理レベルに確実に到達させるようにする助けになる。したがって、センス増幅器420内のトランジスタ460(PMOS6)およびトランジスタ470(NM0S7)は遮断され、センス増幅器420は切り離され、または分離される。周辺論理回路320は、フットスイッチ305/325によってシステムグランド電圧Vssから切り離され、または分離され、ビットライン0...8は、ヘッドスイッチ315を形成するプリチャージトランジスタによって電源電圧Vddから切り離され、または分離される。したがって、ヘッドスイッチ315およびフットスイッチ305/325を使用して、比較的きれいな分離を実現することができる。

上で論じたように、ビットセル0...8のNMOSトランジスタは、図3および図4のROM 300ではフットスイッチでオンオフする必要がない。というよりは、ヘッドスイッチ315が使用され、それによって、図1のROM 100に付随する性能劣化を軽減することができる。また、図2のROM 200のヘッドスイッチ実施に伴う面積増大は、フットスイッチが使用されるので(図1のように)、低減または無くすることができ、追加のヘッドスイッチ315は、メモリ回路設計の一部を形成するプリチャージトランジスタによって実現することができる。すなわち、ROM 300は、ROM 200の性能をROM 100の面積効率で実現することができる。

図5は、ROM 100内の漏洩電流を低減するプロセスを示す。具体的には、図5は、プロセスの観点から図3および図4の、上で説明した構造物の機能を示す(例えば、図5に含まれる各段階は、示された順序で実施する必要はなく、むしろ任意の順序で実施することができる)。それに応じて、図5を参照すると、ステップ500でスリープモードに入る。ステップ505で、フットスイッチ305および325は、周辺論理回路320およびコア310をグランド電圧Vssから分離する。ステップ510で、ヘッドスイッチ315は、プリチャージ電流経路(例えば、図4に示すプリチャージトランジスタ)をメモリコアアレイ310の複数のビットライン(例えば、ビット0〜ビット8)から分離する。さらに、本明細書で説明されている機能は、(例えば、前に論じた外部信号を生成するように)メモリに結合された論理回路/コントローラで少なくとも部分的に実施できることを理解されたい。加えて、本明細書で説明されているどのプロセスおよび機能も、諸実施形態による方法に含むことができることを理解されたい。したがって、フローチャートおよび関連した説明は、単に例示的な一実施形態として本明細書に提示されている。

情報および信号は、それぞれ異なる多様な技術および技法のいずれを使用しても表すことができることを当業者は理解されよう。例えば、上記の説明全体を通して参照できるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光粒子、あるいはこれらの任意の組合せで表すことができる。

さらに、本明細書で開示されている諸実施形態と関連して示された様々な例示的論理ブロック、モジュール、回路、およびアルゴリズム段階は、電子回路ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施できることを当業者は理解されよう。このハードウェアとソフトウェアの交換可能性をわかりやすくするために、様々な例示的構成要素、ブロック、モジュール、回路、および段階を、これらの機能に関して上で一般的に説明してきた。このような機能をハードウェアとして実施するかソフトウェアとして実施するかどうかは、システム全体に課せられた特定の適用制約および設計制約によって決まる。当業者であれば、記述された機能を特定の適用ごとに様々な方法で実施できるが、このような実施の決定は、各実施形態の範囲からの逸脱を生じさせるものと解釈されるべきではない。

本明細書で開示されている諸実施形態と関連して示された様々な例示的論理ブロック、モジュール、および回路は、本明細書に記述されている機能を実施するように設計された汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、書替え可能ゲートアレイ(FPGA)または他のプログラム可能論理デバイス、ディスクリートゲートまたはトランジスタ論理回路、ディスクリートハードウェア構成要素、あるいはこれらの任意の組合せを用いて実施または実行することができる。汎用プロセッサはマイクロプロセッサでよいが、代替形態では、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることができる。プロセッサはまた、計算デバイスの組合せとして、例えばDSPと1つのマイクロプロセッサ、複数のマイクロプロセッサ、DSPコアと一緒にした1つまたは複数のマイクロプロセッサ、あるいは他の任意のこのような構成の組合せとして、実施することもできる。

1つまたは複数の例示的な実施形態では、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組合せとして実施することができる。ソフトウェアとして実施される場合には、各機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体に記憶するか、またはそれを介して転送することができる。コンピュータ可読媒体には、コンピュータ記憶媒体と、1つの場所から別の場所へのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体との両方が含まれる。記憶媒体は、コンピュータによってアクセスできる任意の使用可能な媒体とすることができる。限定ではなく例として挙げると、このようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMまたは他の光ディスク記憶、磁気ディスク記憶または他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造物の形で搬送または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を含むことができる。また、任意の連結がコンピュータ可読媒体と適正に呼ばれる。本明細書では、ディスク(disk)およびディスク(disc)には、コンパクトディスク(CD)、レーザディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピー（登録商標）ディスクおよびブルーレイディスクが含まれ、ディスク(disk)では通常、データを磁気的に再生するのに対し、ディスク(disc)ではデータをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲に含まれるべきである。

図3および図4で、ROM 300は、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)などの携帯データユニット、GPS使用可能デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、計器読取り機器などの固定データユニット、あるいはデータもしくはコンピュータ命令、またはこれらの任意の組合せを記憶もしくは検索する他の任意のデバイスに含まれうることを理解されたい。したがって、本開示の諸実施形態は、メモリと試験および特性評価のためのオンチップ回路とが含まれる能動集積回路を含む任意のデバイスに適切に使用することができる。

前に開示されたデバイスおよび方法は一般的に設計され、コンピュータ可読媒体で記憶されるGDSIIおよびGERBERコンピュータファイルに構成される。次に、これらのファイルは、デバイスをこれらのファイルに基づいて製造する製造業者に提供される。その結果得られる製品は半導体ウェハであり、これらは切断されて半導体ダイになり、パッケージされて半導体チップになる。次に、これらのチップは上述のデバイスで使用される。

上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲で定義された各実施形態の範囲から逸脱することなく、様々な変更および修正を本明細書に加えることができることに留意されたい。本明細書で説明されている各実施形態による方法クレームの機能、段階および/または動作は、何か特定の順序で実施する必要がない。さらに、各実施形態の要素は、単数形で記述または特許請求されることがあるが、単数形に限定することが明示されていない限り、複数形が企図されている。

300 ROM
305 フットスイッチ
310 メモリコアアレイ
315 ヘッドスイッチ
320 周辺論理回路部、周辺論理回路
325 フットスイッチ
410 8:1マルチプレクサ
420 内部ノード
430 NANDゲート(NAND1)
440 NANDゲート(NAND2)
450 インバータ(INV3)
460 トランジスタ(PMOS6)
470 トランジスタ(NM0S7)

Claims (12)

1. メモリデバイスであって、
   ビットセルに連結された複数のビットラインを含むメモリコアアレイと、
   前記メモリコアアレイとインターフェースするように構成された周辺論理回路と、
   前記周辺論理回路をグランド電圧から分離するように構成された少なくとも1つのフットスイッチと、
   電源電圧から前記ビットセルを含む前記メモリコアアレイを分離するように構成されたヘッドスイッチと、
   プリチャージトランジスタに結合された第1の論理ゲートと、
   マルチプレクサと、
   センス増幅器と、
   第3の論理ゲートに結合された第2の論理ゲートと、
   を備え、
   前記ヘッドスイッチは、複数のプリチャージトランジスタで形成され、
   前記メモリデバイスは読出し専用メモリ(ROM)であり、
   各プリチャージトランジスタは、前記複数のビットラインの1つと関連付けられており、
   前記第1の論理ゲートは、スリープモード信号およびプリチャージ信号を受信するように構成され、
   前記マルチプレクサが前記複数のビットラインを前記センス増幅器に結合し、
   前記第2の論理ゲートは、スリープモード信号およびセンス信号を受信するように構成され、
   前記第2の論理ゲートおよび前記第3の論理ゲートは、スリープモード時に前記センス増幅器を高電圧供給源及び低電圧供給源から分離するための信号を出力するように構成されることを特徴とするメモリデバイス。
2. 前記第1の論理ゲートは、前記プリチャージトランジスタのゲートに結合された出力部を有するNANDゲートである、ことを特徴とする請求項１に記載のメモリデバイス。
3. 前記第2の論理ゲートはNANDゲートであるとともに、前記第3の論理ゲートはインバータである、ことを特徴とする請求項１に記載のメモリデバイス。
4. 前記第2の論理ゲートからの出力部は、前記センス増幅器から高電圧供給源を分離するためのPMOSトランジスタに結合されるとともに、第3の論理ゲートの出力部は、前記センス増幅器から低電圧供給源を分離するためのNMOSトランジスタに結合される、ことを特徴とする請求項１に記載のメモリデバイス。
5. セットトップボックスと、音楽プレーヤと、ビデオプレーヤと、娯楽ユニットと、ナビゲーションデバイスと、通信デバイスと、携帯情報端末（PDA）と、固定データユニットと、コンピュータとからなるグループから選択された電子機器に組み込まれることを特徴とする請求項１に記載のメモリデバイス。
6. ビットセルに連結された複数のビットラインを含むメモリコアアレイと、前記メモリコアアレイにインターフェースするように構成された周辺論理回路とを備えるメモリデバイス内の漏洩電流を低減する方法であって、
   スリープモードに入る段階と、
   フットスイッチを用いて、前記スリープモード時に前記周辺論理回路をグランド電圧から分離する段階と、
   ヘッドスイッチを用いて、前記スリープモード時に電源電圧からビットセルを含む前記メモリコアアレイを分離する段階と、
   を含み、
   前記ヘッドスイッチは、複数のプリチャージトランジスタで形成され、
   前記メモリデバイスが読出し専用メモリ(ROM)であり、
   各プリチャージトランジスタは、前記複数のビットラインの1つと関連付けられており、
   前記方法は、
   スリープモード信号を第1の論理ゲートで受信する段階と、
   前記複数のビットラインをプリチャージ電流経路から分離するために、前記複数のプリチャージトランジスタをオフにする段階と、
   スリープモード信号を第2の論理ゲートで受信する段階と、
   第1のセンス信号を第3の論理ゲートへ出力する段階と、
   前記第3の論理ゲートから第2のセンス信号を出力する段階と、
   前記スリープモード時に前記第1および第2のセンス信号に応答してセンス増幅器を高電圧供給源及び低電圧供給源から分離する段階と、
   をさらに含むことを特徴とする方法。
7. 前記第1の論理ゲートは、前記プリチャージトランジスタのゲートに結合された出力部を有するNANDゲートである、ことを特徴とする請求項６に記載の方法。
8. 前記第2の論理ゲートはNANDゲートであるとともに、前記第3の論理ゲートはインバータである、ことを特徴とする請求項６に記載の方法。
9. メモリデバイスであって、
   スリープモードに入るためにスリープモード信号を受信する手段と、
   前記スリープモード時に、ビットセルに連結された複数のビットラインを含むメモリコアアレイとインターフェースするように構成された周辺論理回路をグランド電圧から分離する手段と、
   前記スリープモード時に、電源電圧からビットセルを含む前記メモリコアアレイを分離する手段と、
   前記複数のビットラインをプリチャージ電流経路から分離するために前記複数のプリチャージトランジスタをオフにする手段と、
   第1のセンス信号を出力する手段と、
   第2のセンス信号を出力する手段と、
   前記スリープモード時に前記第1および第2のセンス信号に応答してセンス増幅器を高電圧供給源及び低電圧供給源から分離する手段と
   を備え、
   前記メモリコアアレイを分離する手段は、複数のプリチャージトランジスタで形成され、
   各プリチャージトランジスタは、前記複数のビットラインの1つと関連付けられており、
   前記メモリデバイスは読出し専用メモリ(ROM)であることを特徴とするメモリデバイス。
10. 前記複数のプリチャージトランジスタをオフにする手段は、前記プリチャージトランジスタのゲートに結合された出力部を有するNANDゲートである、ことを特徴とする請求項９に記載のメモリデバイス。
11. 前記第1のセンス信号を出力する手段は、前記スリープモード信号を受信するように構成されたNANDゲートであるとともに、前記第2のセンス信号を出力する手段は、前記第1のセンス信号を受信するように構成されたインバータである、ことを特徴とする請求項９に記載のメモリデバイス。
12. セットトップボックスと、音楽プレーヤと、ビデオプレーヤと、娯楽ユニットと、ナビゲーションデバイスと、通信デバイスと、携帯情報端末（PDA）と、固定データユニットと、コンピュータとからなるグループから選択された電子機器に組み込まれることを特徴とする請求項９に記載のメモリデバイス。

Images