KR20110122720A

KR20110122720A - 메모리 디바이스의 누설 전류의 감소

Info

Publication number: KR20110122720A
Application number: KR1020117020562A
Authority: KR
Inventors: 난 첸; 메디 하미디 사니; 리투 차바
Original assignee: 콸콤 인코포레이티드
Priority date: 2009-02-02
Filing date: 2010-02-02
Publication date: 2011-11-10
Also published as: WO2010088674A1; JP5568573B2; TW201042652A; US20100195366A1; US9916904B2; BRPI1007326A2; CN102292777A; JP2012517069A; KR20140047152A; KR101470945B1; EP3193336A1; CN102292777B; EP2392011A1

Abstract

누설 전류를 감소시키기 위한 메모리 디바이스들 및 방법들이 여기에 개시된다. 메모리 디바이스는 다수의 비트라인들을 포함하는 메모리 코어 어레이; 및 메모리 코어 어레이와 인터페이싱하도록 구성된 주변 로직을 포함한다. 메모리 디바이스는 접지 전압으로부터 주변 로직을 절연(isolate)시키도록 구성된 풋스위치(footswitch); 및 상기 메모리 코어 어레이의 다수의 비트라인들로의 프리차지(precharge) 전류 경로를 절연시키도록 구성된 헤드스위치를 더 포함한다. 메모리 디바이스 내의 누설 전류는 풋스위치 및 헤드스위치에 의하여 제공된 절연을 통해 감소될 수 있다.

Description

메모리 디바이스의 누설 전류의 감소{REDUCING LEAKAGE CURRENT IN A MEMORY DIVICE}

실시예들은 메모리 시스템들에 관한 것이다. 특히, 실시예들은 슬립 모드 동안 메모리 디바이스들에서의 누설 전류를 감소시키는 것에 관한 것이다.

주문형 집적회로(ASIC)들과 같은 집적회로들을 통합한 전자 디바이스들은 전력 소비를 감소시켜서 배터리 수명을 연장시키기 위하여 전력 절약 기술들을 사용한다. 모바일 전화들 및 개인 휴대 단말(PDA)들과 같은 소형의 휴대용 디바이스들은 예컨대 통상적으로 논리 회로에 의하여 전력 소비를 제한시키기 위하여 비활성 모드들을 구현하기 위한 회로를 통합한다. 불활성 모드들은 대기 저전력 및 슬립 모드들을 포함한다.

디지털 회로들, 특히 상보형 금속 산화물 반도체(CMOS) 회로들의 전력 손실(power dissipation)은 대략 공급 전압의 제곱에 비례한다. 따라서, 저전력 성능을 달성하기 위한 효율적인 방식은 공급 전압을 축소(scale down)하는 것이다. ASIC들 상의 CMOS 회로들은 상당히 감소된 전력 레벨들에서 동작할 수 있다. 그러나, 전파 지연의 증가를 방지하기 위하여, CMOS 디바이스들의 문턱 전압이 또한 감소된다.

문턱 전압의 감소는 일반적으로 금속 산화물 반도체(MOS) 디바이스들의 문턱이하의(sub-threshold) 누설 전류의 변화로 인해 대기 전류의 증가를 유발한다. "오프(off)" 트랜지스터를 통해 흐르는 누설 전류는 디바이스의 문턱 전압이 감소될때 기하급수적으로(exponentially) 증가시키는 경향이 있다. 따라서, 연장된 시간 기간 동안 불활성 모드로 유지되는 모바일 전화들 및 PDA들과 같은 전자 디바이스들은 누설 전류가 클 수 있으며, 불활성 모드 동안 배터리 전력의 바람직하지 않은 소모(drain)를 유발할 수 있다.

대기 모드 동안 누설 전류를 감소시키기 위하여, 일부 ASIC들은 CMOS 회로의 저전압 문턱(LVT: low voltage threshold) 논리 게이트들 및 전력 레일(rail) 또는 접지 레일 사이에 전기적으로 연결되는 헤드스위치(headswitch)들 또는 풋스위치(footswitch)들을 포함한다. 헤드스위치는 ASIC 코어 또는 블록의 국부 전력 라우팅 및 상위 레벨 전력 메시 라우팅 사이에 배치된 고전압 문턱(HVT: high voltage threshold) 포지티브 채널 금속 산화물 반도체 트랜지스터이다. 풋스위치는 국부 접지 메시 라우팅 및 상위 레벨 접지 레일/메시 사이에 배치된 HVT NMOS 트랜지스터이다.

불활성 모드 동안, 헤드스위치들 또는 풋스위치들은 전력/접지 공급으로부터 LVT 논리 게이트들을 분리하여 전력 레일을 붕괴(collapse)시키기 위하여 턴-오프(turn-off)된다. 헤드스위치 또는 풋스위치가 높은 문턱 전압을 가지기 때문에, 헤드스위치 또는 풋스위치에 의하여 전원(power supply)으로부터 인출된 누설 전류량은 LVT 논리 게이트들을 통해 흐르는 누설 전류에 비하여 실질적으로 감소된다. 활성 모드 동안, 헤드스위치들 또는 풋스위치들은 전원 및 접지를 LVT 게이트들에 연결시키기 위하여 턴-온(turn-on)된다. 따라서, 활성 모드 동안, LVT 논리 게이트들은 마치 그들이 전원 및 접지에 직접 연결된 것처럼 실질적으로 동일한 전압에 의하여 전력이 공급된다.

논리 셀들의 큰 어레이에 대한 전력 레일을 붕괴시키기 위하여 전역 기반으로(on a global basis) 헤드스위치 또는 풋스위치 회로의 구현은 비교적 복잡하게 될 수 있다. 헤드스위치/풋스위치 구현에 대한 종래의 방법들은 특수 라우팅 및 통상적 분석 및 설계 도구들에 의존해야 한다. 헤드스위치들 및 풋스위치들에 급전(feed)하기 위한 초과 전력 라우팅(extra power routing), 유효 영역 오버헤드(significant area overhead), 제어하기 어려운 IR 전압 강하(drop)들, 신호 라우팅 조정(signal routing accommodation)들, 표준 도구 흐름 및 방법의 복잡화들, 및 피드-스로우(feed-through)들의 사용을 포함하는 다수의 문제들은 종래의 헤드스위치들 및 풋스위치 구현들의 복잡성을 추가로 악화시킨다.

실시예들은 슬립 모드 동안 메모리 디바이스들에서의 전류 누설 감소에 관한 것이다.

일 실시예는 메모리 디바이스를 포함할 수 있으며, 상기 메모리 디바이스는 다수의 비트라인들을 포함하는 메모리 코어 어레이; 메모리 코어 어레이와 인터페이싱하도록 구성된 주변 로직; 주변 로직을 절연(isolate)시키도록 구성된 적어도 하나의 풋스위치(footswitch); 및 공급 전압으로부터 메모리 코어 어레이의 다수의 비트라인들로의 프리차지(precharge) 전류 경로를 절연시키도록 구성된 헤드스위치를 포함한다.

다른 실시예는 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법을 포함할 수 있으며, 상기 방법은 슬립 모드로 진입하는 단계; 슬립 모드 동안, 풋스위치를 사용하여, 접지 전압으로부터 주변 로직을 절연시키는 단계; 및 슬립 모드 동안, 헤드스위치를 사용하여, 메모리 코어 어레이 내에 포함된 다수의 비트라인들로의 프리차지 전류 경로를 절연시키는 단계를 포함한다.

또 다른 실시예는 메모리 디바이스를 포함할 수 있으며, 상기 메모리 디바이스는 슬립 모드로 진입하기 위하여 슬립 모드 신호를 수신하기 위한 수단; 접지 전압으로부터 주변 로직을 절연시키기 위한 수단 ― 상기 주변 로직은 슬립 모드 동안 메모리 코어 어레이와 인터페이싱하도록 구성됨 ―; 및 슬립 모드 동안 메모리 코어 어레이에 포함된 다수의 비트라인들로부터 프리차지 전류 경로를 절연시키기 위한 수단을 포함한다.

또 다른 실시예는 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법을 포함할 수 있으며, 상기 방법은 슬립 모드로 진입하기 위한 단계; 슬립 모드 동안, 풋스위치를 사용하여, 접지 전압으로부터 주변 로직을 절연시키기 위한 단계; 및 슬립 모드 동안, 헤드스위치를 사용하여, 메모리 코어 어레이내에 포함된 다수의 비트라인들로의 프리차지 전류 경로를 절연시키기 위한 단계를 포함한다.

첨부 도면들은 실시예들의 설명을 돕기 위하여 제시되며, 실시예들을 제한하는 것이 아니라 실시예들을 예시하기 위해서만 제공된다.
도 1은 종래의 판독 전용 메모리(ROM)를 예시한다.
도 2는 다른 종래의 ROM을 예시한다.
도 3은 ROM을 예시한다.
도 4는 도 3의 ROM의 회로도를 예시한다.
도 5는 도 3 및 도 4의 ROM에서의 누설 전류를 감소시키기 위한 프로세스를 예시한다.

실시예들의 양상들은 특정 실시예들에 관한 상세한 설명 및 관련 도면들에 개시된다. 대안 실시예들은 실시예들의 범위로부터 벗어나지 않고 고안될 수 있다. 부가적으로, 실시예들의 공지된 엘리먼트들은 실시예들의 관련 세부내용들을 불명료하게 하지 않도록 하기 위하여 상세히 기술되지 않거나 또는 생략될 것이다.

용어 “예시적인”은 여기서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하는 것으로 이용된다. “예시적인” 것으로서 여기 기재되는 임의의 실시예는 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "실시예들"은 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함하는 것을 요구하지 않는다. 부가적으로, 여기에서 사용되는 헤드스위치는 국부적 고전압 소스 및 시스템 고전압 소스(예컨대, 공급 전압/Vdd) 사이에 배치된 트랜지스터이다. 풋스위치는 국부 접지 또는 저전압 및 시스템 접지 또는 저전압 소스(예컨대, Vss) 사이에 배치된 트랜지스터이다.

여기에서 사용되는 용어는 단지 특정 실시예들을 기술하기 위함이며, 실시예들을 제한하는 것으로 의도되지 않는다. 여기에서 사용된 바와같이, 단수는 문맥이 명확하게 달리 표시하지 않는 한 복수를 포함하는 것으로 의도된다. 용어들 "포함하다", "포함하는", "구비하다" 및/또는 "구비하는" 는 여기에서 사용될때 언급된 특징들, 정수(integer)들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하나 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.

또한, 많은 실시예들이 예컨대 컴퓨팅 디바이스의 엘리먼트들에 의하여 수행될 동작들의 시퀀스에 의하여 기술된다. 여기에 기술된 다양한 동작들이 특정 회로들(예컨대, 주문형 집적회로(ASIC)들), 하나 이상의 프로세서들에 의하여 실행되는 프로그램 명령들, 또는 이들의 조합에 의하여 수행될 수 있다는 것이 인식될 것이다. 부가적으로, 여기에 기술된 동작들의 이들 시퀀스는 실행시 연관된 프로세서로 하여금 여기에 기술된 기능을 수행하도록 하는 컴퓨터 명령들의 대응 세트를 저장한 임의의 형태의 컴퓨터 판독가능 저장 매체내에서 전체적으로 구현되도록 고려될 수 있다. 따라서, 실시예들의 다양한 양상들은 다수의 상이한 형태들로 구현될 수 있으며, 이들 형태의 모두는 청구된 요지의 범위내에 있는 것으로 고려된다. 또한, 여기에 기술된 구현들 각각에 대하여, 임의의 이러한 실시예들의 대응 형태는 예컨대 기술된 동작을 수행하도록 구성된 로직으로서 여기에서 기술될 수 있다.

실시예들을 보다 잘 이해하기 위하여, 2개의 종래의 메모리 디바이스들이 기술될 것이다. 게다가, 일관성을 위해 그리고 이해를 용이하게 하기 위하여, 판독-전용 메모리(ROM)의 특정 예들이 도 1 및 도 2를 참조로 하여 기술된 후 실시예들의 설명으로 기술될 것이다. 그러나, 실시예들이 ROM 디바이스들에 제한되지 않는다는 것이 인식될 것이다. 실시예들은 메모리의 메모리 상태를 유지하기 위하여 전력을 필요로 하지 않으며 여기에 기술된 헤드스위치로서 구성될 수 있는 프리차지(precharge) 트랜지스터들을 가지는 임의의 메모리 디바이스를 포함할 수 있다.

도 1은 종래의 ROM(100)을 예시한다. 도 1의 ROM(100)은 풋스위치들(105, 120), 메모리 코어 어레이(110), 및 주변 로직(115)을 포함한다. 주변 로직(115)은 ROM(110)의 고성능을 가능하게 하는 저전압 문턱 트랜지스터들을 포함한다. 대조적으로, 풋스위치들(105, 120)은 고전압 문턱 NMOS 트랜지스터들을 포함한다.

도 1을 참조하면, ROM(100)의 동작 동안, 풋스위치들(105, 120)의 NMOS 트랜지스터들을 제어하는 게이트는 "온(on)" 상태로 NMOS 트랜지스터들(105, 120)을 전환시키는 높은 논리 레벨(예컨대, "1")로 세팅된다. ROM(100)이 동작하지 않는 기간들 동안, 풋스위치들(105, 120)의 NMOS 트랜지스터들을 제어하는 게이트는 낮은 논리 레벨("0")로 전환된다. 이로 인해, 풋스위치들(105, 120)의 NMOS 트랜지스터들은 "오프(off)"로 전환된다. 따라서, 누설 전류는 ROM(100)이 동작하지 않는 동안(즉, "슬립" 모드에 있는 동안) 풋스위치들(105, 120)을 통해 전류 흐름이 제한되기 때문에 ROM(100)의 비활성화 동안 감소된다.

도 2는 다른 종래의 ROM(200)을 예시한다. 도 2의 ROM(200)은 헤드스위치들(205, 220), 메모리 코어 어레이(210) 및 주변 로직(215)을 포함한다. 주변 로직(215)은 ROM(200)의 고성능을 가능하게 하는 저전압 문턱 트랜지스터들을 포함한다. 도 1의 풋스위치들(105, 120)과 다르게, 도 2의 헤드스위치들(205, 220)은 고전압 문턱 PMOS 트랜지스터들을 포함한다.

도 2를 참조하면, ROM(200)의 동작 동안, 헤드스위치들(205, 220)의 PMOS 트랜지스터들을 제어하는 게이트는 PMOS 트랜지스터들을 "온" 상태로 전환시키고 시스템 전력 분배(예컨대, 공급 전압)으로 국부 전압 분배를 결합(couple)시키는 낮은 논리 레벨("0")로 세팅된다. ROM(200)이 동작 상태에 있지 않는 기간들 동안, 헤드스위치들(205, 220)의 PMOS 트랜지스터들을 제어하는 게이트는 높은 논리 레벨("1")로 전환된다. 이로 인해 헤드스위치들(205, 220)의 PMOS 트랜지스터들은 국부 전력 분배를 분리(decouple)시키는 "오프" 상태로 전환된다. 따라서, 누설 전류는 ROM(100)이 동작하지 않는 동안 헤드 스위치들(205,220)을 통해 전류가 흐르지 못하기 때문에 ROM(200)의 비활성 동안 감소된다.

도 1의 풋스위치-전용 방법에 있어서 누설 전류의 감소는 성능의 희생으로 달성된다. ROM(100)의 메모리 코어(100)는 통상적으로 NMOS 트랜지스터들을 포함하며, 여기서 메모리 코어(100) 내의 가장 약한 NMOS 트랜지스터들은 프로세스 변형들을 당하기가 더 쉽다. 게다가, 메모리 코어(100)의 전력 소스는 진정한(true) 접지 전압에 연결되지 않는다. 따라서, 도 1의 풋스위치-전용 방법은 성능 저하를 초래하고 프로세스 변형들을 당할 가능성이 높다.

도 2의 헤드스위치-전용 방법에 있어서, 헤드스위치들(205, 220)은 통상적으로 PMOS 트랜지스터들로서 구현된다. PMOS 트랜지스터의 드레인 포화 전류(Idsat)는 통상적으로 동일한 크기를 가진 NMOS 디바이스의 절반이다. 따라서, 헤드스위치의 PMOS 트랜지스터들의 크기는 풋스위치의 대응하는 NMOS 트랜지스터들의 크기의 대략 2배이다. 따라서, 도 2의 헤드스위치-전용 방법은 ROM(200)의 높은 레이아웃 영역과 연관된다.

도 3은 일 실시예에 따른 ROM(300)을 예시한다. 도 3의 ROM(300)은 풋스위치들(305, 325), 메모리 코어 어레이(310), 헤드스위치(315) 및 주변 로직(320)을 포함한다. 주변 로직(320) 및 코어 어레이(310)는 ROM(300)의 고성능을 가능하게 하는 저전압 문턱 트랜지스터들을 포함한다.

풋스위치들(305, 325)을 예시하는 도 3의 예기가 특정한 물리적 레이아웃을 나타낸다는 것이 인식될 것이다. 그러나, 실시예들은 이러한 구성에 제한되지 않는다. 예컨대, 풋스위치들(305, 325)은 전기적으로 연결되어 협력하여 동작할 수 있다. 또한, 단일 풋스위치 또는 다수의 풋스위치들은 전역 또는 시스템 접지(예컨대, Vss 또는 0 볼트 포인트)에 대하여 주변 로직의 국부/가상(virtual) 접지(예컨대, vir_vss)를 결합 및 분리시키기 위하여 사용될 수 있다. 또한, 여기에서 사용되는 "풋스위치" 또는 "헤드스위치"는 하나 이상의 스위칭 디바이스들(예컨대, 트랜지스터)을 포함할 수 있다. 그러나, 도 1 및 도 2의 종래의 실시예들과의 일관성과 예시 및 설명을 편리하게 하기 위하여, 풋스위치들은 도 3에 예시된 바와같이 여기에서 참조될 것이다.

도 3을 참조하면, 풋스위치들(305, 325)은 각각 도 1의 풋스위치들(105, 120)의 방식과 유사한 방식으로 배치된다. 따라서, ROM(300)의 동작 동안, 풋스위치들(305, 325)의 NMOS 트랜지스터들(도시안됨)을 제어하는 게이트는 높은 논리 레벨(예컨대, "1")로 세팅된다. 이는 "온" 상태로 NMOS 트랜지스터들을 전환시키고 시스템 접지에 국부 접지를 결합시킨다. ROM(300이 동작 상태에 있지 않는 기간 동안, 풋스위치들(305, 325)의 NMOS 트랜지스터들을 제어하는 게이트는 낮은 논리 레벨(예컨대, "0")으로 전환된다. 이로 인해, 풋스위치들(305, 325)의 NMOS 트랜지스터들은 "오프" 상태로 전환되며, 이는 시스템 접지로부터 국부 접지를 분리시킨다. 따라서, 누설 전류는 ROM(300)이 동작하지 않는 동안 풋스위치들(305, 325)을 통한 전류 흐름이 억제(또는 제거)되기 때문에 ROM(300)의 비활성 동안 감소된다.

마찬가지로, ROM(300)의 동작 동안, 풋스위치들(305, 325)의 NMOS 트랜지스터들을 제어하는 게이트는 높은 논리 레벨(예컨대, "1")로 세팅되며, 이는 "온" 상태로 NMOS 트랜지스터들을 전환시킨다. 따라서, 국부 또는 가상 접지(예컨대, vir_vss)는 시스템 접지에 결합되며, 전류 흐름은 ROM(300)이 동작하지 않는 동안 풋스위치들(305, 325)을 통해 허용된다.

도 3을 참조하면, 도 1의 ROM(100)와 다르게, ROM(300)은 메모리 코어 어레이(310) 및 주변 로직(320) 사이에 배치된 헤드스위치(315)를 더 포함한다. 일례로, ROM(300)에 의하여 점유된 면적을 감소시키기 위하여, 헤드스위치(315)는 통상적으로 ROM들에 있는 프리차지(precharge) 트랜지스터들에 의하여 구현될 수 있다. 헤드스위치(315)는 메모리 코어 어레이(310)의 비트-라인들 0...8(비트0-비트8)으로의 프리차지 PMOS 경로를 컷-오프(cut-off)하거나 또는 제한하기 위하여 사용될 수 있다. 이로 인해, 헤드스위치(315)는 메모리 코어 어레이(310)로부터 주변 논리 섹션(320)으로 전류가 덜 흐르게 하기 때문에 도 1의 풋스위치들(105, 120)과 비교하여 풋스위치들(305, 325)상에 가해지는 부담(burden)을 감소시킨다.

따라서, 헤드스위치(315)가 코어에서 앞서 논의된 방식으로 전류를 감소시키기 때문에, ROM(300)은 주변 논리 누설 감소를 위하여 풋스위치들(305, 325)을 포함하도록 구성될 수 있는데, 이는 전류 흐름을 차단할때 헤드스위치들 보다 덜 효과적이나 회로 레이아웃상의 물리적 영역을 덜 소비한다. ROM(300)은, 이하에서 논의되는 바와같이, 기존의 기능적 프리차지 트랜지스터들을 사용하는 헤드스위치(315)를 사용하는데 있어서 실질적으로 영역이 추가되지 않기 때문에 도 2의 ROM(200)의 듀얼(dual)-헤드스위치 구현과 비교하여 면적을 덜 점유한다는 것을 인식해야 한다. 또한, 실시예들은 도 1의 ROM(100)의 듀얼-풋스위치 구현보다 더 효과적으로 동작하는데, 이는 누설 절연(leakage isolation)을 개선하기 위한 추가 헤드스위치(315)를 제공하기 때문이다.

도 4는 일 실시예에 따른 ROM(300)의 회로도를 예시한다. 도 4를 참조하면, slp_n은 ROM(300)이 동작 모드에 있는지 또는 비-동작 모드(즉, 슬립 모드)에 있는지의 여부를 결정하는 외부 슬립 제어 신호(예컨대, 메모리 제어기에 의하여 제공되는)이다.

일례로, 동작 모드에서, 풋스위치들(305325)의 NMOS 트랜지스터들은 활성화될 수 있으며, 국부 접지(vir_vss)는 풋스위치들(305, 325)에 의하여 시스템 접지 레벨(예컨대, "0")로 풀(pull)된다. 부가적으로, 동작 모드에서, slp_n은 높은 논리 레벨로 세팅될 것이다.

프리차지 단계(phase)에서 동작 모드 동안, 헤드스위치들(315)의 프리차지 PMOS 트랜지스터들은 비트라인들(0...8)을 높은 논리 레벨로 풀(pull)한다. 8:1 멀티플렉서(410)의 선택 신호 라인들 sel<7:1> 각각은 낮은 논리 레벨로 세팅될 수 있다. 감지 신호(sense signal)는 낮은 논리 레벨로 세팅되어, 감지 증폭기의 내부 노드들(420)을 높은 전압 레벨로 프리-차징한다.

평가 단계에서 동작 모드 동안, 헤드스위치(315)의 프리차지 PMOS 트랜지스터들은 높은 논리 레벨로 풀(pull)되며, 차동 전압(differential voltage)은 감지 증폭기(420)의 입력들에서 기준 라인들 및 비트라인들(0...8) 사이에 형성된다. 감지 신호가 높은 논리 레벨로 전환될때, 감지 증폭기(420)는 차동 전압을 감지하고, 검출된 차이의 증폭된 버전을 출력한다. 감지 증폭기(420)의 컴포넌트들(예컨대, 전송 게이트들(4, 5)) 및 이들의 기능과 동작들은 공지되어 있으며, 여기에서 추가로 기술되지 않을 것이다. 부가적으로, 헤드스위치(315)의 프리차지 트랜지스터들이 동작 모드 동안 기능적으로 동작하며 통상적인 설계들에서 사용되는 디바이스들이라는 것이 인식될 것이다. 따라서, 헤드스위치(315)는 듀얼 기능을 서빙하는 기존의 컴포넌트들로 형성될 수 있다. 이들 기존 컴포넌트들을 레버리징(leveraging) 함으로써, 통상적인 헤드스위치를 추가 할때 면적, 라우팅 복잡성 및 다른 부정적인 설계 고려사항들이 실시예들에 의하여 완화된다.

일례로, 슬립 모드에서, slp_n 신호는 낮은 논리 레벨(예컨대, "0")로 세팅될 수 있다. NAND 게이트(430)(NAND1)는 입력들 slp_n 및 프리차지 제어 신호 pre의 상태들에 기반하여 높은 논리 레벨(예컨대, "1")로 프리차지 신호를 "precharge"를 풀(pull)하여, 비트라인들(0...8)에 전력 공급 전압 Vdd를 공급하는 PMOS 전계효과 트랜지스터(PFET)들을 턴-오프(ture-off)시킨다. 따라서, 비트라인들(0...8)의 각각은 접지 또는 낮은 전압 레벨로 점차적으로 전환된다. 풋스위치들(305, 325)의 NMOS 트랜지스터들이 턴-오프될때, ROM(300)의 내부 노드들은 높은 논리 레벨(예컨대, 공급 전압 Vdd, "1" 등)으로 점차적으로 전환된다. 실시예들은 비트라인들(0...8)에 결합된 프리차지 트랜지스터들과 동일한 신호 "precharge"에 의하여 제어되는 감지 증폭기(420)에 (전송 게이트(4)를 통해) 결합되는 프리차지 트랜지스터를 가지는 것을 포함할 수 있다. 따라서, 감지 증폭기(420)에 결합된 프리차지 트랜지스터는 또한 실시예들에서 헤드스위치(315)의 부분을 형성한다.

또한, 슬립 모드에서, 헤드스위치(315) 및 풋스위치들(305, 325)의 전류 경로는 지금 기술되는 바와같이 감소되거나 또는 제거될 수 있다. NAND 게이트(440)(NAND2)는 높은 논리 레벨로 감지 신호 SENSE 1을 전환시키며 감지 신호 SENSE 1을 출력한다. 시스템 접지 전압(예컨대, Vss)에 연결된 소스를 포함하는 인버터(450(INV3)는 감지 신호 SENSE 1를 반전시키며, SENSE 1의 반대 논리 레벨(예컨대, 낮은 논리 레벨)에서 감지 신호 SENSE 2를 출력한다. 시스템 접지에 감지 신호 SENSE 2를 결합하면 낮은 논리 레벨이 도달되도록 하는데 도움이 된다. 따라서, 감지 증폭기(420)의 트랜지스터(460)(PMOS6) 및 트랜지스터(470)(NMOS7)는 컷오프(cutoff) 또는 절연된다. 주변 로직(320)은 풋스위치들(305, 325)에 의하여 시스템 접지 전압 Vss로부터 컷오프 또는 절연되며, 비트라인들(0...8)은 헤드스위치(315)를 형성하는 프리차지 트랜지스터들에 의하여 공급 전압 Vdd로부터 컷오프 또는 절연된다. 따라서, 헤드스위치(315) 및 풋스위치들(305, 325)을 사용한 비교적 클린(clean) 절연이 달성될 수 있다.

앞서 논의된 바와같이, 비트라인들(0...8)의 NMOS 트랜지스터들은 도 3 및 도 4의 ROM(300)에서 풋스위치될 필요가 없다. 오히려, 헤드스위치(315)가 사용되어, 도 1의 ROM(100)과 연관된 성능 저하를 감소시킨다. 또한, 도 2의 ROM(200)의 헤드 스위치 구현과 연관된 증가된 영역은 풋스위치들이 (도 1에서 처럼) 사용되기 때문에 감소되거나 또는 제거될 수 있으며, 추가 헤드스위치(315)는 메모리 회로 설계의 부분을 형성하는 프리차지 트랜지스터를 통해 제공될 수 있다. 따라서, ROM(300)은 ROM(100)의 면적 효율성과 함께 ROM(200의 성능을 달성할 수 있다.

도 5는 ROM(100)에서의 누설 전류를 감소시키기 위한 프로세스를 예시한다. 특히, 도 5는 (예컨대 비록 도 5에 포함된 단계들이 표시된 순서대로 수행될 필요가 없고 오히려 임의의 순서로 수행될 수 있을지라도) 프로세스와 관련하여 도 3 및 도 4에서 앞서 기술된 구조의 기능을 기술한다. 따라서, 도 5를 참조하면, 슬립 모드가 단계(500)에서 진입된다. 풋스위치들(305, 325)은 접지 전압 Vss으로부터 주변 로직(315) 및 코어(310)를 절연시킨다(단계 (505)). 단계(510)에서, 헤드스위치(315)는 메모리 코어 어레이(310)의 다수의 비트라인들(예컨대, 비트0 내지 비트8)로부터 프리차지 전류 경로(예컨대, 도 4에 예시된 프리차지 트랜지스터)를 절연시킨다. 게다가, 여기에 기술된 기능이 (예컨대 전술한 외부 신호들을 생성하기 위하여) 메모리에 결합된 로직/제어기상에 적어도 부분적으로 구현될 수 있다는 것이 인식될 것이다. 부가적으로, 여기에 기술된 임의의 프로세스 및 기능들이 실시예들에 따라 방법들에 포함될 수 있다는 것이 인식될 것이다. 따라서, 흐름도 및 관련된 설명은 단순히 예시적인 실시예로서 여기에서 제공된다.

당업자는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 어느 것을 사용하여 표현될 수 있음을 인식할 것이다. 예컨대, 앞의 설명 전반에 걸쳐 참조될 수 있는 데이터, 지령, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.

또한, 당업자는 여기에 개시된 실시예들과 관련하여 기술된 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 인식할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능적 관점에서 앞서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 기술된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정들이 실시예들의 범위로부터 벗어나는 것으로 해석되지 않아야 한다.

여기에 개시된 실시예들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램가능 게이트 어레이, FPGA; 또는 다른 프로그램가능 논리 디바이스; 이산 게이트 또는 트랜지스터 로직; 이산 하드웨어 컴포넌트들; 또는 여기에 기술된 기능들을 수행하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적으로, 이러한 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 예컨대, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성의 조합과 같이 컴퓨팅 디바이스들의 조합으로서 구현될 수 있다.

하나 이상의 예시적인 실시예들에서, 기술된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하기 위한 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 예로서, 이러한 컴퓨터 판독가능한 매체는 RAM,ROM,EEPROM,CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 요구되는 프로그램 코드를 반송(carry) 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 적절하게 간주될 수 있다. 예컨대, 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc , 광 disc, DVD(digital versatile disc), 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 보통 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능 매체의 범위 내에 포함될 수 있다.

도 3 및 도 4에서, ROM(300)은 모바일 전화, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 개인휴대단말(PDA)들과 같은 휴대용 데이터 유닛, GPS 인에이블(enabled) 디바이스들, 네비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 검색하는 임의의 다른 디바이스, 또는 이들의 임의의 조합 내에 포함될 수 있다는 것이 인식될 것이다. 따라서, 개시내용의 실시예들은 테스트 및 특성화를 위한 메모리 및 온-칩 회로를 포함하는 액티브 집적회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.

전술한 개시된 디바이스들 및 방법들은 통상적으로 컴퓨터 판독가능 매체상에 저장되는 GDSII 및 GERBER 컴퓨터 파일들로 설계 및 구성될 수 있다. 이들 파일들은 차례로 이들 파일들에 기반하여 디바이스들을 제조하는 제조 핸들러(handler)들에 제공된다. 결과적인 제품들은 반도체 다이로 절단되고 반도체 칩으로 패키지되는 반도체 웨이퍼들이다. 다음으로, 칩들은 앞서 기술된 디바이스들에서 사용된다.

전술한 개시내용이 예시적인 실시예들을 제시한 반면에, 첨부된 청구항들에 의하여 한정된 실시예들의 범위로부터 벗어나지 않고 다양한 변형들 및 수정들이 여기에서 이루어질 수 있다는 것에 유의해야 한다. 여기에 기술된 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정 순서로 수행될 필요가 없다. 게다가, 비록 실시예들의 엘리먼트들이 단수로 기술되거나 또는 청구될 수 있을지라도, 단수에 대한 제한이 명백하게 언급되지 않는 한 복수가 고려된다.

Claims

메모리 디바이스로서,
다수의 비트라인들을 포함하는 메모리 코어 어레이;
상기 메모리 코어 어레이와 인터페이싱하도록 구성된 주변 로직;
상기 주변 로직을 절연(isolate)시키도록 구성된 적어도 하나의 풋스위치(footswitch); 및
공급 전압으로부터 상기 메모리 코어 어레이의 다수의 비트라인들로의 프리차지(precharge) 전류 경로를 절연시키도록 구성된 헤드스위치를 포함하는,
메모리 디바이스.
제 1항에 있어서, 상기 헤드스위치는 상기 메모리 코어 어레이의 부분으로서 사용되는 다수의 프리차지 트랜지스터들로 형성되는, 메모리 디바이스.
제 2항에 있어서, 각각의 프리차지 트랜지스터는 상기 다수의 비트라인들 중 하나와 연관되는, 메모리 디바이스.
제 2항에 있어서, 상기 프리차지 트랜지스터들에 결합된(coupled) 제 1 논리 게이트를 포함하며, 상기 논리 게이트는 슬립 모드 신호 및 프리차지 신호를 수신하도록 구성되는, 메모리 디바이스.
제 4항에 있어서, 상기 제 1 논리 게이트는 상기 프리차지 트랜지스터들의 게이트들에 결합된 출력을 가진 NAND 게이트인, 메모리 디바이스.
제 4항에 있어서, 멀티플렉서; 및
감지(sense) 증폭기를 더 포함하며, 상기 멀티플렉서는 상기 감지 증폭기에 상기 다수의 비트라인들을 결합시키는, 메모리 디바이스.
제 6항에 있어서, 제 3 논리 게이트에 결합된 제 2 논리 게이트를 더 포함하며;
상기 제 2 논리 게이트는 슬립 모드 신호 및 감지 신호를 수신하도록 구성되며, 상기 제 2 및 제 3 논리 게이트는 슬립 모드 동안 상기 감지 증폭기를 절연시키기 위한 신호를 출력하도록 구성되는, 메모리 디바이스.
제 7항에 있어서, 상기 제 2 논리 게이트는 NAND 게이트이며, 상기 제 3 논리 게이트는 인버터인, 메모리 디바이스.
제 7항에 있어서, 상기 제 2 논리 게이트로부터의 출력은 상기 감지 증폭기로부터의 높은 전압 공급을 절연시키기 위하여 PMOS 트랜지스터에 결합되며, 상기 제 3 논리 게이트의 출력은 상기 감지 증폭기로부터의 낮은 전압 공급을 절연시키기 위하여 NMOS 트랜지스터에 결합되는, 메모리 디바이스.
제 1항에 있어서, 상기 메모리 디바이스는 판독 전용 메모리(ROM)인, 메모리 디바이스.
제 1항에 있어서, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되며, 상기 메모리 디바이스가 집적되는(integrated) 전자 디바이스를 더 포함하는, 메모리 디바이스.
메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법으로서,
슬립 모드로 진입하는 단계;
상기 슬립 모드 동안, 풋스위치를 사용하여, 접지 전압으로부터 주변 로직을 절연시키는 단계; 및
상기 슬립 모드 동안, 헤드스위치를 사용하여, 메모리 코어 어레이 내에 포함된 다수의 비트라인들로의 프리차지 전류 경로를 절연시키는 단계를 포함하는,
메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 12항에 있어서, 상기 헤드스위치는 상기 메모리 코어 어레이의 부분으로서 사용되는 다수의 프리차지 트랜지스터들로 형성되는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 13항에 있어서, 각각의 프리차지 트랜지스터는 상기 다수의 비트라인들 중 하나와 연관되는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 13항에 있어서, 제 1 논리 게이트에서 슬립 모드 신호를 수신하는 단계; 및
상기 프리차지 전류 경로로부터 상기 다수의 비트라인들을 절연시키기 위하여 상기 다수의 프리차지 트랜지스터들을 턴-오프(turn-off)시키는 단계를 더 포함하는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 15항에 있어서, 상기 제 1 논리 게이트는 상기 프리차지 트랜지스터들의 게이트들에 결합된 출력을 가진 NAND 게이트인, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 15항에 있어서, 제 2 논리 게이트에서 슬립 모드 신호를 수신하는 단계;
제 3 논리 게이트에 제 1 감지 신호를 출력하는 단계;
상기 제 3 논리 게이트로부터 제 2 감지 신호를 출력하는 단계; 및
상기 슬립 모드 동안 상기 제 1 및 제 2 감지 신호들에 응답하여 감지 증폭기를 절연시키는 단계를 더 포함하는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 17항에 있어서, 상기 제 2 논리 게이트는 NAND 게이트이며, 상기 제 3 논리 게이트는 인버터인, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 12항에 있어서, 상기 메모리 디바이스는 판독 전용 메모리(ROM)인, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
메모리 디바이스로서,
슬립 모드로 진입하기 위하여 슬립 모드 신호를 수신하기 위한 수단;
접지 전압으로부터 주변 로직을 절연시키기 위한 수단 ― 상기 주변 로직은 상기 슬립 모드 동안 메모리 코어 어레이와 인터페이싱하도록 구성됨 ―; 및
상기 슬립 모드 동안 상기 메모리 코어 어레이에 포함된 다수의 비트라인들로부터 프리차지 전류 경로를 절연시키기 위한 수단을 포함하는,
메모리 디바이스.
제 20항에 있어서, 상기 프리차지 전류 경로를 절연시키기 위한 수단은 상기 메모리 코어 어레이의 부분으로서 사용되는 다수의 프리차지 트랜지스터들로 형성되는, 메모리 디바이스.
제 21항에 있어서, 각각의 프리차지 트랜지스터는 상기 다수의 비트라인들 중 하나와 연관되는, 메모리 디바이스.
제 21항에 있어서, 상기 프리차지 전류 경로로부터 상기 다수의 비트라인들을 절연시키기 위하여 상기 다수의 프리차지 트랜지스터들을 턴-오프시키기 위한 수단을 더 포함하는, 메모리 디바이스.
제 23항에 있어서, 상기 다수의 프리차지 트랜지스터들을 턴-오프시키기 위한 수단은 상기 프리차지 트랜지스터들의 게이트들에 결합된 출력을 가진 NAND 게이트인, 메모리 디바이스.
제 23항에 있어서, 제 1 감지 신호를 출력하기 위한 수단;
제 2 감지 신호를 출력하기 위한 수단; 및
상기 슬립 모드 동안 상기 제 1 및 제 2 감지 신호들에 응답하여 감지 증폭기를 절연시키기 위한 수단을 더 포함하는, 메모리 디바이스.
제 25항에 있어서, 상기 제 1 감지 신호를 출력하기 위한 수단은 상기 슬립 신호를 수신하도록 구성된 NAND 게이트이며, 상기 제 2 감지 신호를 출력하기 위한 수단은 상기 제 1 감지 신호를 수신하도록 구성된 인버터인, 메모리 디바이스.
제 20항에 있어서, 상기 메모리 디바이스는 판독 전용 메모리(ROM)인, 메모리 디바이스.
제 20항에 있어서, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되며, 상기 메모리 디바이스가 집적되는 전자 디바이스를 더 포함하는, 메모리 디바이스.
메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법으로서,
슬립 모드로 진입하기 위한 단계;
상기 슬립 모드 동안, 풋스위치를 사용하여, 접지 전압으로부터 주변 로직을 절연시키기 위한 단계; 및
상기 슬립 모드 동안, 헤드스위치를 사용하여, 메모리 코어 어레이 내에 포함된 다수의 비트라인들로의 프리차지 전류 경로를 절연시키기 위한 단계를 포함하는,
메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 29항에 있어서, 상기 헤드스위치는 상기 메모리 코어 어레이의 부분으로서 사용되는 다수의 프리차지 트랜지스터들로 형성되는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 30항에 있어서, 각각의 프리차지 트랜지스터는 상기 다수의 비트라인들 중 하나와 연관되는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 30항에 있어서, 제 1 논리 게이트에서 슬립 모드 신호를 수신하기 위한 단계; 및
상기 프리차지 전류 경로로부터 상기 다수의 비트라인들을 절연시키기 위하여 상기 다수의 프리차지 트랜지스터들을 턴-오프시키기 위한 단계를 더 포함하는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 32항에 있어서, 상기 제 1 논리 게이트는 상기 프리차지 트랜지스터들의 게이트들에 결합된 출력을 가진 NAND 게이트인, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 32항에 있어서, 제 2 논리 게이트에서 슬립 모드 신호를 수신하기 위한 단계;
제 3 논리 게이트에 제 1 감지 신호를 출력하기 위한 단계;
상기 제 3 논리 게이트로부터 제 2 감지 신호를 출력하기 위한 단계; 및
상기 슬립 모드 동안 상기 제 1 및 제 2 감지 신호들에 응답하여 감지 증폭기를 절연시키기 위한 단계를 더 포함하는, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 34항에 있어서, 상기 제 2 논리 게이트는 NAND 게이트이며, 상기 제 3 논리 게이트는 인버터인, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.
제 29항에 있어서, 상기 메모리 디바이스는 판독 전용 메모리(ROM)인, 메모리 디바이스에서의 누설 전류를 감소시키기 위한 방법.