CN102292777B - 减少存储器装置中的泄漏电流 - Google Patents
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Abstract
本发明揭示存储器装置和减少其中的泄漏电流的方法。所述存储器装置包括：存储器核心阵列，其包括多个位线；以及外围逻辑，其经配置以与所述存储器核心阵列介接。所述存储器装置进一步包括：脚开关，其经配置以使所述外围逻辑与接地电压隔离；以及头开关，其经配置以使预充电电流路径与所述存储器核心阵列的所述多个位线隔离。可经由所述脚开关和所述头开关所提供的所述隔离而减少所述存储器装置内的泄漏电流。
Description
技术领域
实施例涉及一种存储器系统。具体来说，实施例涉及在一休眠模式期间减少存储器装置中的泄漏电流。
背景技术
并入有集成电路(例如专用集成电路(ASIC))的电子装置常常使用省电技术来减少电力消耗且借此实现延长的电池寿命。举例来说，小型便携式装置(例如移动电话和个人数字助理(PDA))通常并入有用于实施非活动模式以限制逻辑电路的电力消耗的电路。非活动模式可包括待机模式、低电力模式和休眠模式。
数字电路中(且更具体来说，互补金属氧化物半导体(CMOS)电路中)的电力耗散大致与供应电压的平方成比例。因此，用以实现低电力性能的有效方式是按比例缩减供应电压。ASIC上的CMOS电路能够在显著减少的电力电平下操作。然而，为了避免传播延迟的增加，还减少CMOS装置的阈值电压。
阈值电压的减少通常归因于金属氧化物半导体(MOS)装置的亚阈值泄漏电流的改变而导致待机电流的增加。流过“断开”晶体管的泄漏电流倾向于随着装置的阈值电压减少而按指数增加。因此，在非活动模式中保持延长的时间周期的电子装置(例如移动电话和PDA)可展现显著泄漏电流，且在非活动模式期间导致对电池电力的不合意的消耗。
为了在待机模式期间减少泄漏电流，一些ASIC包括电连接于CMOS电路的低电压阈值(LVT)逻辑门与电力轨或接地轨之间的头开关或脚开关。头开关为定位于ASIC核心或块的局部电力网格布线(local power mesh routing)与最高层级电力网格布线(top-level power mesh routing)之间的高电压阈值(HVT)正沟道金属氧化物半导体晶体管。脚开关为定位于局部接地网格布线与最高层级接地轨/网格之间的HVT NMOS晶体管。
在非活动模式期间，断开头开关或脚开关以使LVT逻辑门与电力/接地供应器断开且借此使电力轨“崩溃”。因为头开关或脚开关具有高阈值电压，所以通过头开关或脚开关从电力供应器所汲取的泄漏电流的量相对于原本流过LVT逻辑门的泄漏电流实质上有所减少。在活动模式期间，接通头开关或脚开关以将电力供应器和接地连接到LVT门。因此，在活动模式期间，LVT逻辑门是由实质上相同的电压供电，如同其直接连接到电力供应器和接地一样。
针对大逻辑单元阵列在全局基础上实施头开关或脚开关电路以使电力轨崩溃可相对复杂。头开关/脚开关实施方案的常规方法已依赖于特殊布线且定制分析和设计工具。包括用以馈送头开关和脚开关的额外电力布线、显著面积额外开销、难管理的IR电压降、信号路由适应、针对标准工具流程和方法的复杂化，和连接线(feed-through)的使用的许多问题进一步增加常规头开关和脚开关实施方案的复杂性。
发明内容
实施例是针对减少在休眠模式期间存储器装置中的电流泄漏。
一实施例可包括一种存储器装置，其包含：存储器核心阵列，其包括多个位线；外围逻辑，其经配置以与所述存储器核心阵列介接；至少一个脚开关，其经配置以隔离所述外围逻辑；以及头开关，其经配置以使预充电电流路径与到所述存储器核心阵列的所述多个位线的供应电压隔离。
另一实施例可包括一种减少存储器装置中的泄漏电流的方法，其包含：进入休眠模式；在所述休眠模式期间用脚开关使所述外围逻辑与接地电压隔离；以及在所述休眠模式期间用头开关隔离到所述存储器核心阵列内所包括的多个位线的预充电电流路径。
另一实施例可包括一种存储器装置，其包含：用于接收休眠模式信号以进入休眠模式的装置；用于在所述休眠模式期间使外围逻辑与接地电压隔离的装置，所述外围逻辑经配置以与存储器核心阵列介接；以及用于在所述休眠模式期间使预充电电流路径与所述存储器核心阵列内所包括的多个位线隔离的装置。
另一实施例可包括一种减少存储器装置中的泄漏电流的方法，所述方法包含：用于进入休眠模式的步骤；用于在所述休眠模式期间用脚开关使所述外围逻辑与接地电压隔离的步骤；以及用于在所述休眠模式期间用头开关隔离到所述存储器核心阵列内所包括的多个位线的预充电电流路径的步骤。
附图说明
呈现附图以协助描述实施例且提供附图仅用于说明实施例而非对其加以限制。
图1说明常规只读存储器(ROM)。
图2说明另一常规ROM。
图3说明ROM。
图4说明图3的ROM的电路图。
图5说明用于减少图3和图4的ROM中的泄漏电流的过程。
具体实施方式
实施例的方面被揭示于针对特定实施例的以下描述和相关图式中。可在不脱离实施例的范围的情况下设计出替代实施例。另外，将不详细地描述或将省略实施例的众所周知的元件，以便不混淆实施例的相关细节。
词语“示范性”在本文中用以指“充当实例、例子或说明”。没有必要将在本文中描述为“示范性”的任何实施例解释为比其它实施例优选或有利。同样地，术语“实施例”不要求所有实施例均包括所论述的特征、优点或操作模式。另外，如本文中所使用，头开关为定位于局部高电压源与系统高电压源(例如，供应电压/Vdd)之间的晶体管。脚开关为定位于局部接地或低电压与系统接地或低电压源(例如，Vss)之间的晶体管。
本文中所使用的术语仅出于描述特定实施例的目的且无意限制实施例。如本文中所使用，单数形式“一”和“所述”意欲还包括复数形式，除非上下文另有清楚指示。应进一步理解，术语“包含”和/或“包括”在本文中使用时指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
另外，许多实施例是依据待通过(例如)计算装置的元件执行的动作序列来进行描述。应认识到，本文中所描述的各种动作可通过特定电路(例如，专用集成电路(ASIC))、通过一个或一个以上处理器所执行的程序指令或通过上述两者的组合来执行。另外，可认为本文中所描述的这些动作序列完全包含在任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中存储有在执行后即刻致使相关联的处理器执行本文中所描述的功能性的对应计算机指令集。因此，实施例的各种方面可以许多不同形式来体现，所有形式均预期在所主张的标的物的范围内。此外，对于本文中所描述的实施例中的每一者，任何此些实施例的对应形式均可在本文中被描述为(例如)“经配置以执行所描述动作的逻辑”。
为了更好地理解实施例，将描述两种常规存储器装置。另外，出于一致性起见且为了促进理解，将相对于图1和图2来描述只读存储器(ROM)的特定实例，随后描述实施例。然而，应了解，实施例不限于ROM装置。实施例可包括无需电力来维持其存储器状态且具有可经配置为如本文中所描述的头开关的预充电晶体管的任何存储器装置。
图1说明常规ROM 100。图1的ROM 100包括脚开关105和120、存储器核心阵列110和外围逻辑115。外围逻辑115包括低电压阈值晶体管以促进ROM 100的较高性能。相比而言，脚开关105和120包括高电压阈值NMOS晶体管。
参看图1，在ROM 100的操作期间，将控制脚开关105和120的NMOS晶体管的门设定到较高逻辑电平(例如，“1”)，此将NMOS晶体管转变到“接通”状态。在ROM 100不在操作中时的周期期间，控制脚开关105和120的NMOS晶体管的门转变到较低逻辑电平(例如，“0”)。脚开关105和120的NMOS晶体管借此转变到“断开”状态。因此，泄漏电流在ROM 100非活动期间减少，因为在ROM 100不在操作中(即，在“休眠”模式中)时，限制电流流过脚开关105和120。
图2说明另一常规ROM 200。图2的ROM 200包括头开关205和220、存储器核心阵列210和外围逻辑215。外围逻辑215包括低电压阈值晶体管以促进ROM 200的较高性能。不同于图1的脚开关105和120，图2的头开关205和220包括高电压阈值PMOS晶体管。
参看图2，在ROM 200的操作期间，将控制头开关205和220的PMOS晶体管的门设定到较低逻辑电平(例如，“0”)，此将PMOS晶体管转变到“接通”状态且将局部电力分布耦合到系统电力分布(例如，供应电压)。在ROM 200不在操作中时的周期期间，控制头开关205和220的PMOS晶体管的门转变到较高逻辑电平(例如，“1”)。头开关205和220的PMOS晶体管进而转变到“断开”状态，此去耦局部电力分布。因此，泄漏电流在ROM 200非活动期间减少，因为在ROM 200不在操作时，不准许电流流过头开关205和220。
关于图1的仅脚开关方法，以性能为代价而实现泄漏电流的减少。ROM 100的存储器核心110通常包括NMOS晶体管，其中存储器核心110内的最弱NMOS晶体管更倾向于过程变化。另外，存储器核心110的电源未连接到实际接地电压。因此，图1的仅脚开关方法引发性能降级且更容易遭受过程变化。
关于图2的仅头开关方法，头开关205和220通常体现为PMOS晶体管。PMOS晶体管的漏极饱和电流(Idsat)常规上为具有相同尺寸的NMOS装置的Idsat的一半。因此，头开关的PMOS晶体管的尺寸大致为脚开关中的对应NMOS晶体管的尺寸的两倍。因此，图2的仅头开关方法与ROM 200的较高布局面积相关联。
图3说明根据一实施例的ROM 300。图3的ROM 300包括脚开关305和325、存储器核心阵列310、头开关315和外围逻辑320。外围逻辑320和核心阵列310包括低电压阈值晶体管以促进ROM 300的较高性能。
应了解，说明脚开关305和325的图3的说明表示特定物理布局。然而，实施例不限于此配置。举例来说，脚开关305和325可经电耦合且以协作方式操作。另外，单一脚开关或多个脚开关可用以耦合并去耦外围逻辑的局部/虚拟接地(例如，vir_vss)与全局或系统接地(例如，Vss或0电压点)。此外，如本文中所使用的“脚开关”或“头开关”可包括一个或一个以上开关装置(例如，晶体管)。然而，为了便于说明、解释图1和图2的常规实施例并与其一致，将在本文中如图3所说明来参看脚开关。
参看图3，脚开关305和325以分别类似于图1的脚开关105和120的方式的方式而定位。因此，在ROM 300的操作期间，将控制脚开关305和325的NMOS晶体管(未说明)的门设定到较高逻辑电平(例如，“1”)。此将NMOS晶体管转变到“接通”状态且将局部接地耦合到系统接地。在ROM 300不在操作中时的周期期间，控制脚开关305和325的NMOS晶体管的门转变到较低逻辑电平(例如，“0”)。脚开关305和325的NMOS晶体管借此转变到“断开”状态，此从系统接地去耦局部接地。因此，在ROM
300非活动期间减少了泄漏电流，因为在ROM 300不在操作时，抑制(或消除)了流过脚开关305和325的电流。
同样地，在ROM 300的操作期间，将控制脚开关305和325的NMOS晶体管的门设定到较高逻辑电平(例如，“1”)，此将NMOS晶体管转变到“接通”状态。因此，在ROM 300不在操作时，将局部或虚拟接地(例如，vir_vss)耦合到系统接地且准许电流流过脚开关305和325。
参看图3，不同于图1的ROM 100，ROM 300进一步包括定位于存储器核心阵列310与外围逻辑320之间的头开关315。在一实例中，为了减少ROM300所占据的面积，可由常规上在ROM中的预充电晶体管来实施头开关315。头开关315可用以切断或限制到存储器核心阵列310的位线0…8(位0到位8)的预充电PMOS路径。与图1的脚开关105和120相比，头开关315借此减少给脚开关305和325造成的负担，因为较少电流从存储器核心阵列310流动到外围逻辑区段320中。
因此，因为头开关315在核心中以上述方式减少电流，所以ROM 300可经配置以包括脚开关305和325以用于减少外围逻辑泄漏，脚开关与头开关相比在阻挡电流流动方面较不有效，但在电路布局上消耗较少的物理面积。应了解，ROM 300与图2中的ROM 200的双头开关实施方案相比占据较少面积，因为不存在用于使用现有功能性预充电晶体管的头开关315的实质性额外面积，如下文所论述。另外，实施例与图1中的ROM 100的双脚开关实施方案相比更有效地操作，因为额外头开关315提供改进的泄漏隔离，如上所述。
图4说明根据一实施例的ROM 300的电路图。参看图4，slp_n为确定ROM 300是在操作模式中还是在非操作模式(即，休眠模式)中的外部休眠控制信号(例如，由存储器控制器提供)。
在一实例中，在操作模式中，可激活脚开关305和325的NMOS晶体管，且通过脚开关305和325将局部接地(vir_vss)拉到系统接地电平(例如，“0”)。另外，在操作模式中，slp_n将被设定到高逻辑电平。
在预充电阶段中的操作模式期间，头开关315的预充电PMOS晶体管将位线0…8拉到高逻辑电平。可将8:1多路复用器410控制的选择信号线sel<7:0>中的每一者设定到低逻辑电平。将感测信号设定到低逻辑电平，借此将读出放大器的内部节点420预充电到较高电压电平。
在评估阶段中的操作模式期间，将头开关315的预充电PMOS晶体管拉到较高逻辑电平，差分电压形成于位线0…8与读出放大器420的输入处的基准线之间。当感测信号转变到较高逻辑电平时，读出放大器420感测差分电压且输出检测到的差的经放大版本。读出放大器420的组件(例如，传输门4和5)的功能和操作是众所周知的的且在本文中将不进一步描述。另外，应了解，头开关315的预充电晶体管在操作模式期间在功能上操作，且为将用于常规设计中的装置。因此，头开关315可由服务双重功能的现有组件形成。通过充分利用这些现有组件，实施例减轻添加常规头开关的面积、布线复杂性和其它负面设计考虑。
在一实例中，在休眠模式中，可将slp_n信号设定到较低逻辑电平(例如，“0”)。“与非(NAND)”门430(NAND1)基于输入slp_n和预充电控制信号pre的状态将预充电信号“precharge”拉到较高逻辑电平(例如，“1”)，借此断开将电力供应电压Vdd供应到位线0…8的PMOS场效晶体管(PFET)。因此，位线0…8中的每一者逐渐转变到接地或低电压电平。当断开脚开关305和325的NMOS晶体管时，ROM 300的内部节点逐渐转变到较高逻辑电平(例如，供应电压Vdd、“1”等等)。实施例可包括使预充电晶体管耦合到读出放大器420(经由传输门4)，所述预充电晶体管与耦合到位线0…8的预充电晶体管由相同信号“precharge”控制。因此，耦合到读出放大器420的预充电晶体管还可在实施例中形成头开关315的一部分。
另外，在休眠模式中，可减少或消除头开关315和脚开关305/325处的电流路径，如现在将要描述。与非门440(NAND2)将感测信号SENSE1转变到较高逻辑电平，且输出感测信号SENSE1。包括连接到系统接地电压(例如，Vss)的源的反相器450(INV3)使感测信号SENSE1反相，且以SENSE1的相反逻辑电平(例如，低逻辑电平)输出感测信号SENSE2。将反相器450耦合到系统接地有助于确保达到低逻辑电平。因此，读出放大器420中的晶体管460(PMOS6)和晶体管470(NMOS7)被关闭，且读出放大器420被切断或隔离。通过脚开关305/325从系统接地电压Vss切断或隔离外围逻辑320，且通过形成头开关315的预充电晶体管从供应电压Vdd切断或隔离位线0…8。因此，可实现使用头开关315和脚开关305/325的相对完全的隔离。
如上文所论述，位单元0…8的NMOS晶体管在图3和图4的ROM 300中无需有脚开关。而是，可使用头开关315，借此减少与图1的ROM 100相关联的性能降级。而且，因为使用脚开关(如在图1中)，且可经由形成存储器电路设计的一部分的预充电晶体管而提供额外头开关315，所以可减少或消除与图2的ROM 200的头开关实施方案相关联的增加的面积。因此，ROM 300可以ROM 100的面积效率实现ROM 200的性能。
图5说明用于减少ROM 100中的泄漏电流的过程。具体来说，图5依据一过程描述上文在图3和图4中所陈述的结构的功能性(例如，尽管无需以所指示的次序来执行图5中所包括的步骤，而是可以任何次序来执行所述步骤)。因此，参看图5，在500中进入休眠模式。脚开关305和325使外围逻辑320和核心310与接地电压Vss隔离(505)。在510中，头开关315使预充电电流路径(例如，如图4所说明的预充电晶体管)与存储器核心阵列310的多个位线(例如，位0到位8)隔离。另外，应了解，可至少部分在耦合到存储器的逻辑/控制器上实施本文中所描述的功能性(例如，以产生前文中所论述的外部信号)。另外，应了解，本文中所描述的过程和功能性可包括根据实施例的方法。因此，本文中提供流程图和相关描述仅作为实例实施例。
所属领域的技术人员应了解，可使用多种不同技艺和技术中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可在整个以上描述中所参考的数据、指令、命令、信息、信号、位、符号和码片。
另外，所属领域的技术人员应了解，可将结合本文中所揭示的实施例所描述的各种说明性逻辑块、模块、电路和算法步骤实施为电子硬件、计算机软件或所述两者的组合。为了清楚地说明硬件与软件的此可互换性，已在上文大体上就其功能性描述了各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件还是软件视特定应用和强加于整个系统的设计约束而定。所属领域的技术人员可针对每一特定应用以不同的方式来实施所描述的功能性，但此些实施决策不应被解释为会导致脱离实施例的范围。
可用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合来实施或执行结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或任何其它此类配置。
在一个或一个以上示范性实施例中，可以硬件、软件、固件或其任何组合来实施所描述的功能。如果以软件来实施，则可将所述功能作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行传输。计算机可读媒体包括计算机存储媒体和通信媒体两者，通信媒体包括促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可通过计算机存取的任何可用媒体。以实例而非限制的方式，此类计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。而且，将任何连接恰当地称为计算机可读媒体。如本文中所使用，磁盘和光盘包括光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述各者的组合也应包括于计算机可读媒体的范围内。
在图3和图4中，应了解，ROM 300可包括于移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理(PDA)等便携式数据单元、具备GPS功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取设备等固定位置数据单元，或存储或检索数据或计算机指令的任何其它装置，或其任何组合内。因此，本发明的实施例可合适地用于包括有效集成电路(其包括存储器和芯片上电路以用于测试和特征化)的任何装置中。
前文所揭示的装置和方法通常经设计且经配置到存储于计算机可读媒体上的GDSII和GERBER计算机文件中。这些文件又被提供到基于这些文件来制造装置的制造处置器。所得产品为半导体晶片，其接着被切割成半导体裸片且封装成半导体芯片。所述芯片接着用于上文所描述的装置中。
虽然前文揭示内容展示说明性实施例，但应注意，可在不脱离如所附权利要求书所界定的实施例的范围的情况下在本文中进行各种改变和修改。无需以任何特定次序来执行根据本文中所描述的实施例的方法权利要求项的功能、步骤和/或动作。此外，尽管可以单数形式来描述或主张实施例的元件，但除非明确规定限于单数形式，否则还预期复数形式。
Claims (30)
1.一种存储器装置，其包含：
存储器核心阵列，其包括耦合到位单元的多个位线；
外围逻辑，其经配置以与所述存储器核心阵列接口连接；
至少一个脚开关，其经配置以隔离所述外围逻辑；以及
头开关，其经配置以使包括所述位单元的所述存储器核心阵列从供应电压隔离，其中所述头开关由多个预充电晶体管形成，所述多个预充电晶体管各自经布置以与耦合到对应位线的所述位单元中的每一者串联，且所述多个预充电晶体管用作所述存储器核心阵列的一部分。
2.根据权利要求1所述的存储器装置，其中每一预充电晶体管与所述多个位线中的一者相关联。
3.根据权利要求1所述的存储器装置，其进一步包含：
第一逻辑门，其耦合到所述预充电晶体管，其中所述逻辑门经配置以接收休眠模式信号和预充电信号。
4.根据权利要求3所述的存储器装置，其中所述第一逻辑门为与非门，其具有耦合到所述预充电晶体管的栅极的输出。
5.根据权利要求3所述的存储器装置，其进一步包含：
多路复用器；以及
读出放大器，其中所述多路复用器将所述多个所述位线耦合到所述读出放大器。
6.根据权利要求5所述的存储器装置，其进一步包含：
第二逻辑门，其耦合到第三逻辑门，其中所述第二逻辑门经配置以接收休眠模式信号和感测信号，且其中所述第二和第三逻辑门经配置以在休眠模式期间输出信号来隔离所述读出放大器。
7.根据权利要求6所述的存储器装置，其中所述第二逻辑门为与非门，且所述第三逻辑门为反相器。
8.根据权利要求6所述的存储器装置，其中来自所述第二逻辑门的输出耦合到PMOS晶体管以使高电压供应器与所述读出放大器隔离，且所述第三逻辑门的输出耦合到NMOS晶体管以使低电压供应器与所述读出放大器隔离。
9.根据权利要求1所述的存储器装置，其中所述存储器装置为只读存储器(ROM)。
10.一种减少存储器装置中的泄漏电流的方法，所述存储器装置包含存储器核心阵列以及外围逻辑，所述外围逻辑经配置以与所述存储器核心阵列接口连接，所述方法包含：
进入休眠模式；
在所述休眠模式期间用脚开关使外围逻辑与接地电压隔离；以及
在所述休眠模式期间用头开关隔离包括位单元的存储器核心阵列，其中所述头开关由多个预充电晶体管形成，所述多个预充电晶体管各自经布置以与耦合到对应位线的所述位单元中的每一者串联，且所述多个预充电晶体管用作所述存储器核心阵列的一部分。
11.根据权利要求10所述的方法，其中每一预充电晶体管与所述多个位线中的一者相关联。
12.根据权利要求10所述的方法，其进一步包含：
在第一逻辑门处接收休眠模式信号；以及
断开所述多个预充电晶体管以使所述多个位线与所述预充电电流路径隔离。
13.根据权利要求12所述的方法，其中所述第一逻辑门为具有耦合到所述预充电晶体管的栅极的输出的与非门。
14.根据权利要求12所述的方法，其进一步包含：
在第二逻辑门处接收休眠模式信号；
将第一感测信号输出到第三逻辑门；
从所述第三逻辑门输出第二感测信号，以及
在所述休眠模式期间响应于所述第一和第二感测信号而隔离读出放大器。
15.根据权利要求14所述的方法，其中所述第二逻辑门为与非门，且所述第三逻辑门为反相器。
16.根据权利要求10所述的方法，其中所述存储器装置为只读存储器(ROM)。
17.一种存储器装置，其包含：
用于接收休眠模式信号以进入休眠模式的装置；
用于在所述休眠模式期间使外围逻辑与接地电压隔离的装置，所述外围逻辑经配置以与存储器核心阵列接口连接；以及
用于在所述休眠模式期间使包括位单元的所述存储器核心阵列隔离的装置，其中用于隔离预充电电流路径的装置由多个预充电晶体管形成，所述多个预充电晶体管各自经布置以与耦合到对应位线的所述位单元中的每一者串联，且所述多个预充电晶体管用作所述存储器核心阵列的一部分。
18.根据权利要求17所述的存储器装置，其中每一预充电晶体管与所述多个位线中的一者相关联。
19.根据权利要求17所述的存储器装置，其进一步包含：
用于断开所述多个预充电晶体管以使所述多个位线与所述预充电电流路径隔离的装置。
20.根据权利要求19所述的存储器装置，其中用于断开所述多个预充电晶体管的装置为具有耦合到所述预充电晶体管的栅极的输出的与非门。
21.根据权利要求19所述的存储器装置，其进一步包含：
用于输出第一感测信号的装置；
用于输出第二感测信号的装置；以及
用于在所述休眠模式期间响应于所述第一和第二感测信号而隔离读出放大器的装置。
22.根据权利要求21所述的存储器装置，其中用于输出所述第一感测信号的装置为经配置以接收所述休眠信号的与非门，且所述用于输出所述第二感测信号的装置为经配置以接收所述第一感测信号的反相器。
23.根据权利要求17所述的存储器装置，其中所述存储器装置为只读存储器(ROM)。
24.一种减少存储器装置中的泄漏电流的方法，所述存储器装置包含存储器核心阵列以及外围逻辑，所述外围逻辑经配置以与所述存储器核心阵列接口连接，所述方法包含：
用于进入休眠模式的步骤；
用于在所述休眠模式期间用脚开关使外围逻辑与接地电压隔离的步骤；以及
用于在所述休眠模式期间用头开关隔离包含位单元的存储器核心阵列的步骤，其中所述头开关由多个预充电晶体管形成，所述多个预充电晶体管各自经布置以与耦合到对应位线的所述位单元中的每一者串联，且所述多个预充电晶体管用作所述存储器核心阵列的一部分。
25.根据权利要求24所述的方法，其中每一预充电晶体管与所述多个位线中的一者相关联。
26.根据权利要求24所述的方法，其进一步包含：
用于在第一逻辑门处接收休眠模式信号的步骤；以及
用于断开所述多个预充电晶体管以使所述多个位线与所述预充电电流路径隔离的步骤。
27.根据权利要求26所述的方法，其中所述第一逻辑门为具有耦合到所述预充电晶体管的栅极的输出的与非门。
28.根据权利要求26所述的方法，其进一步包含：
用于在第二逻辑门处接收休眠模式信号的步骤；
用于将第一感测信号输出到第三逻辑门的步骤；
用于从所述第三逻辑门输出第二感测信号的步骤，以及
用于在所述休眠模式期间响应于所述第一和第二感测信号而隔离读出放大器的步骤。
29.根据权利要求28所述的方法，其中所述第二逻辑门为与非门，且所述第三逻辑门为反相器。
30.根据权利要求24所述的方法，其中所述存储器装置为只读存储器(ROM)。
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|---|---|---|---|---|
| US9865330B2 (en) * | 2010-11-04 | 2018-01-09 | Qualcomm Incorporated | Stable SRAM bitcell design utilizing independent gate FinFET |
| JP5645708B2 (ja) * | 2011-02-24 | 2014-12-24 | 株式会社日立製作所 | 半導体装置 |
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| US9087579B1 (en) * | 2014-01-06 | 2015-07-21 | Qualcomm Incorporated | Sense amplifiers employing control circuitry for decoupling resistive memory sense inputs during state sensing to prevent current back injection, and related methods and systems |
| US9685224B2 (en) * | 2014-10-17 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory with bit line control |
| EP3384422B1 (en) * | 2015-12-02 | 2021-02-24 | Cryptography Research, Inc. | Freeze logic |
| CN114003079B (zh) * | 2020-07-28 | 2023-08-08 | 瑞昱半导体股份有限公司 | 应用在多个电源域的电路 |
| KR102397611B1 (ko) | 2021-12-07 | 2022-05-16 | 김홍섭 | 압전소자를 적용한 소형 풍력 발전 및 모니터링 시스템 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1825489A (zh) * | 2005-02-04 | 2006-08-30 | 冲电气工业株式会社 | 半导体存储装置 |
| US7289373B1 (en) * | 2006-06-06 | 2007-10-30 | Arm Limited | High performance memory device |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184202A (en) * | 1983-07-27 | 1993-02-02 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS61258395A (ja) | 1985-05-13 | 1986-11-15 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH0668916B2 (ja) | 1985-07-18 | 1994-08-31 | 日本電信電話株式会社 | 信号検出回路 |
| JPH06295581A (ja) | 1993-04-06 | 1994-10-21 | Hitachi Ltd | 複合型半導体メモリモジュール |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| JPH1116384A (ja) | 1997-06-26 | 1999-01-22 | Fujitsu Ltd | 半導体集積回路 |
| JPH11219589A (ja) | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP2000285676A (ja) | 1999-03-26 | 2000-10-13 | Fujitsu Ltd | オーバードライブ方式のセンスアンプを有するメモリデバイス |
| JP3709302B2 (ja) | 1999-05-31 | 2005-10-26 | 株式会社日立製作所 | 半導体記憶装置及びそれを用いたセンサ |
| JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
| JP2002100190A (ja) | 2000-09-26 | 2002-04-05 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
| US6549450B1 (en) | 2000-11-08 | 2003-04-15 | Ibm Corporation | Method and system for improving the performance on SOI memory arrays in an SRAM architecture system |
| JP2004259362A (ja) | 2003-02-26 | 2004-09-16 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004355760A (ja) | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | データ記憶回路 |
| US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
| US6925025B2 (en) * | 2003-11-05 | 2005-08-02 | Texas Instruments Incorporated | SRAM device and a method of powering-down the same |
| US6922370B2 (en) * | 2003-12-11 | 2005-07-26 | Texas Instruments Incorporated | High performance SRAM device and method of powering-down the same |
| US7042779B2 (en) * | 2004-01-23 | 2006-05-09 | Agere Systems Inc. | Method and apparatus for reducing leakage current in a read only memory device using pre-charged sub-arrays |
| CN1914690A (zh) | 2004-01-28 | 2007-02-14 | 皇家飞利浦电子股份有限公司 | 具有rom矩阵的集成电路器件 |
| KR100546415B1 (ko) | 2004-06-25 | 2006-01-26 | 삼성전자주식회사 | 메모리 장치의 파워 노이즈를 방지하는 직렬 웨이크 업 회로 |
| KR100567528B1 (ko) * | 2004-12-30 | 2006-04-03 | 주식회사 하이닉스반도체 | 슈도 에스램의 프리차지 제어 회로 |
| US7372746B2 (en) | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
| US7492648B2 (en) | 2006-03-24 | 2009-02-17 | Infineon Technologies Ag | Reducing leakage current in memory device using bitline isolation |
| US20080285367A1 (en) * | 2007-05-18 | 2008-11-20 | Chang Ho Jung | Method and apparatus for reducing leakage current in memory arrays |
-
2009
- 2009-02-02 US US12/364,105 patent/US9916904B2/en active Active
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1825489A (zh) * | 2005-02-04 | 2006-08-30 | 冲电气工业株式会社 | 半导体存储装置 |
| US7289373B1 (en) * | 2006-06-06 | 2007-10-30 | Arm Limited | High performance memory device |
Also Published As
| Publication number | Publication date |
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