TW201042652A - Reducing leakage current in a memory device - Google Patents

Description

201042652 六、發明說明： 【發明所屬之技術領域】 關於 實施例係關於-種記憶體系統。詳言之，實施例係 在一睡眠模式期間降低記憶體裝置中之漏電流。 、 【先前技術】 併有積體電路（諸如特殊應用積體電路（asic))之電 置”使用省電技術來降低電力消耗且藉此達成延長之電 池哥命。舉例而言，小型攜帶型 主我置（诸如仃動電話及個 人數位助理（PDA))通常併有用於實 。 貝死非作用杈式以限制邏 輯電路之電力消耗的電路。非作 非作用镇式可包括待命模式、 低電力模式及睡眠模式。 數位電路中（且更具體而t，互補金氧半導體（⑽叫電 路幻之電力耗散大致與供應電壓之平方成比例。因此， 用以達成低電力效能之有效方式係按比例縮減供應電壓。 ASIC上之CM0S電路能夠在顯著降低之電力位準下操作。 然而’為了避免傳播延遲之增加，亦降紅刪裝置之臨 限電壓。 臨限電屢之降低通常歸因於金氧半導體（M〇s)裝置之次 臨限漏電流之改變而導致待命電流之增加。流動通過「斷 開」電晶體之漏電流傾向於隨著裝置之臨限電壓降低而按 指數規律地增加。因此，保持於非㈣模式巾持續延長之 時間週期的電子裝置（諸如行動電話及pDA)可展現顯著漏 電流，且在非作用模式期間導致對電池電力之不良損耗。 為了在待命模式期間降低漏電流，一些ASIC包括電連 146251.d〇( 201042652 接於CMOS電路之低電磨臨限（LVT)邏輯間與電力軌或接地 執之間的頭開關（headswitch)或腳開關（f00tswhch)。頭開 關為定位於ASIC核心或區塊之局域電力網格佈線〇〇cai • PC>Wer mesh routing)與最高層級電力網格佈線（t〇p_ievei P〇Wer mesh routing)之間的高電壓臨限（Ήντ)正通道金氧半 導體電晶體。腳開關為定位於局域接地網格佈線與最高層 ' 級接地軌/網格之間的HVTNMOS電晶體。 0 在非作用模式期間，切斷頭開關或腳開關以使LVT邏輯 閘與電力/接地供應器斷開且藉此使電力軌「崩潰」。因為 頭開關或腳開關具有高臨限電壓，所以藉由頭開關或腳開 ' _自電力供應器所没取之漏電流的量相對於本應流動通過 LVT邏輯閘之漏電流實質上降低。在作用模式期間，接通 頭開關或腳開關以將電力供應器及接地連接至lvt閘。因 此，在作用模式期間，LVT邏輯閘係藉由實質上相同電壓 供電，就如同其直接連接至電力供應器及接地一樣。 〇 針對大邏輯單元陣列在全域基礎上實施頭開關或腳開關 電路以使電力軌崩潰可相對地複雜。頭開關/腳開關實施 之習知方法已依賴於特殊佈線且定製分析及設計工具。包 • 括用以饋入頭開關及腳開關之額外電力佈線、顯著面積耗 • 用、難管理之IR電壓降、信號投送適應、針對標準工具流 程及方法之複雜化及饋通件（feed_thr〇ugh)之使用的許多問 題進一步增加習知頭開關及腳開關實施之複雜性。 【發明内容】 實施例係針對在一睡眠模式期間記憶體裝置中之電流洩 146251.doc 201042652 漏降低。 一實施例可包括一種記憶體裝置，其包含：一記憶體核 ^陣列，其包括複數個位元線；周邊邏輯其經組態以與 該圮憶體核心陣列建立介面；至少一腳開關，其經組態以 隔離該周邊邏輯；& 一頭„ ’其經組態以使一預充電電 流路徑與至該記憶體核心陣列之該複數個位元線之一供應 電壓隔離。 另一實施例可包括一種降低一記憶體裝置中之漏電流的 方法，其包含.進入一睡眠模式；在該睡眠模式期間藉由 -腳開關使該周邊邏輯與一接地電壓隔離；及在該睡眠模 式期間藉由-頭開關隔離至包括於該記憶體核心陣列内之 複數個位元線之一預充電電流路徑。 另-實施例可包括-種記憶料置，其包含：用於接收 一睡眠模式信號以進人-睡眠模式的構件；用於在該睡眠 模式期間使一周邊邏輯與—接地電壓隔離的構件，該周邊 避軏經組態以與一記憶體核心陣列建立介面；及用於在該 =眠模式期間使-預充電電流路徑與包括於該記憶體核心 陣列内之複數個位元線隔離的構件。 =-實施例可包括-種降低—記憶體裝置中之漏電流的 該睡該方法包用於進人—睡眠模式的步驟；用於在 入眠模式期間藉由一腳開關使該周邊邏糙盥.., 運遴輯與一接地電壓 隔離的步驟；及用於在該睡眠模 至句杠一 棋式期間耜由-頭開關隔離 電流路徑的步驟。 位兀線之-預充電 146251.doc 201042652 【實施方式】 隨附圖式經呈現以協助描述實施例且僅經提供用於說明 實施例而非對其加以限制。 - f施例之態樣被揭示於針對特定實施例之以下描述及相 • _式中。可在傾離實關之料的情況下設計出替代 實施例。另外，實施例之熟知元件將不加以詳細地插述或 將省略，以便不混淆實施例之相關細節。 〇 詞語「例示性」在本文中係用以意謂「充當實例、例項 或說明」。未必將在本文中被描述為「例示性」之任何實 施例皆解釋為比其他實施例較佳或有利。同樣地，術語 貫施例」不要求所有實施例皆包括所論述之特徵、優點 或操作模式。另外，如本文中所使用，頭開關為定位於局 域高電壓源與系統高電壓源（例如，供應電壓/vdd)之間的 電晶體。腳開關為定位於局域接地或低電壓與系統接地或 低電壓源（例如’ vss)之間的電晶體。 〇 本文_所使用之術語僅係出於描述特定實施例之目的且 不思欲限制實施例。如本文中所使用，單數形式「一」及 「該」意欲亦包括複數形式，除非上下文另有清楚指二。 -應、進-步理解，術語「包含」及/或「包括」在本文中加 , 以使用時指定所敍述之特徵、整數、步驟、操作、元件及/ 或組件的存在’但不排除一或多個其他特徵、整數、步 驟、操作、元件、組件及/或其群組的存在或添加。 另外，許多實施例係依據待藉由（例如）計算裝置之元件 執行之動作序列加以描述。應認識到，本文中所描述之各 146251.doc 201042652 種動作可藉由特定電路(例如，特殊應用積體電路 (ASIC))、藉由一或多個處理器所執行之程式指令或 此兩者之組合執行。另夕卜’可認為本文中所描述之此； 作序列完全在任何形式之電腦可讀儲存媒體内加以體現 電腦可_存㈣帽存有純倾便將制料理器執 行本文中所描述之功能性的對應電腦指令集合。因此，實 施例之各種態樣可以許多不同形式加以體現，肖㈣式皆 被預期在所主張標的之範疇内。此外，對於本文中所描^ 之實施例中之每-者，任何此等實_之對應形式皆;在 本文中被描述為（例如）「經組態以」執行所描述動作的 「邏輯」。 為了更好地理解實施例，將描述兩種習知記憶體裝置。 另外，出於一致性起見且為了促進理解，將關於圖丨及圖2 來描述唯讀記憶體（ROM)之特定實例，接著描述實施例。 然而，應瞭解，實施例不限於R〇M裝置。實施例可包括任 何記憶體裝置，其無需電力來維持其記憶體狀態且具有可 經組態為如本文中所描述之頭開關的預充電電晶體。 圖1說明習知ROM· 100。圖iiR〇M 1〇〇包括腳開關1〇5 及120、記憶體核心陣列丨丨〇及周邊邏輯丨丨5。周邊邏輯j i 5 包括低電壓臨限電晶體以促進r〇M 1 〇〇之較高效能。相較 而言，腳開關105及120包括高電壓臨限]^]^〇8電晶體。 參看圖1，在ROM 1 〇〇之操作期間，將控制腳開關1 〇5及 120之NMOS電晶體的閘設定至較高邏輯位準（例如，

「I」）’此將NMOS電晶體轉變至「導通」狀態。在R〇M 146251.doc 201042652 100不在操作中時之週期期間，控制腳開關1 〇5及12〇之 NMOS電晶體的閘轉變至較低邏輯位準（例如，「〇」）。腳 開關105及120之NMOS電晶體藉此轉變至r斷開」狀態。 因此，漏電流在ROM 1 00之非作用狀態期間降低，因為在 ROM 100未操作（亦即’在r睡眠」模式中）時，限制電流 流動通過腳開關105及120。 圖2s兒明另一習知rom 200。圖2之ROM 200包括頭開關 205及220、記憶體核心陣列21〇及周邊邏輯215。周邊邏輯 215包括低電壓臨限電晶體以促進尺〇]^ 2〇〇之較高效能。 不同於圖1之腳開關105及120 ’圖2之頭開關205及220包括 高電壓臨限PMOS電晶體。 參看圖2，在ROM 200之操作期間，將控制頭開關2〇5及 220之PMOS電晶體的閘設定至較低邏輯位準（例如， 「〇」）’此將PMOS電晶體轉變至「導通」狀態且將局域 電力分配耗合至系統電力分配（例如，供應電壓）。在 200不在操作中時之週期期間，控制頭開關205及220之 PMOS電晶體的閘轉變至較高邏輯位準（例如，「1」）。頭 開關205及220之PMOS電晶體藉此轉變至「斷開」狀態， 此去耗局域電力分配。因此’漏電流在ROM 200之非作用 狀態期間降低，因為在ROM 200未操作時，不准許電流流 動通過頭開關205及220。 關於圖1之僅腳開關方法’以效能為代價而達成漏電流 之降低。ROM 100之記憶體核心11 〇通常包括nm〇S電晶 體，其中記憶體核心11 〇内之最弱NMOS電晶體更傾向於程 146251.doc 201042652 序變化（process variation)。另外，記憶體核心110之電源 未連接至實際接地電壓。因此，圖1之僅腳開關方法引起 效能降級且更容易遭受程序變化。 關於圖2之僅頭開關方法，頭開關205及220通常被體現 為PMOS電晶體。PMOS電晶體之汲極飽和電流（idsat)通常 為具有相同尺寸之NMOS裝置之Idsat的一半。因此，頭開 關之PMOS電晶體之尺寸大致為腳開關中之對應nm〇S電 晶體之尺寸的兩倍。因此’圖2之僅頭開關方法與R〇M 2〇〇之較高布局面積相關聯。又， 圖3說明根據一實施例之R〇M 300。圖3之ROM 3 00包括 腳開關305及325、記憶體核心陣列3 1 〇、頭開關3 15及周邊 邏輯320。周邊邏輯320及核心陣列310包括低電壓臨限電 晶體以促進ROM 300之較高效能。 應瞭解，說明腳開關305及325的圖3之說明表示特定實 體布局。然而’實施例不限於此組態。舉例而言，腳開關 305及325可經電輛合且以協作方式操作。另外，單·一腳開 關或多個腳開關可用以將周邊邏輯之局域/虛擬接地（例 如’ vir_vss)耦合至全域或系統接地（例如，vss或〇電壓點） 及自全域或系統接地（例如’ Vss或〇電壓點）去耦周邊邏輯 之局域/虛擬接地（例如，vir_vss)。再另外，如本文中所使 用之「腳開關」或「頭開關」可包括一或多個開關裝置 (例如，電晶體）。然而，出於說明、解釋及與圖1及圖2之 習知實施例之一致性的便利起見，將在本文中如圖3所說 明來提及腳開關。 146251.doc •10· 201042652 參看圖3，腳開關305及325係以分別類似於圖腳開關 105及120之方式的方式加以定位。因此，在r〇m 3〇〇之操 作期間，將控制腳開關305及325之NM〇s電晶體（未說明） • 的閘設定至較高邏輯位準（例如，「1」）。此將NMOS電晶 體轉憂至「導通」狀態且將局域接地耦合至系統接地。在 ROM 300不在操作中時之週期期間，控制腳開關3〇5及325 之NMOS電晶體的閘轉變至較低邏輯位準（例如，「〇」）。 ❹ 腳開關及之NMOS電晶體藉此轉變至「斷開」狀 態，此自系統接地去耦局域接地◦因此，漏電流在r〇m 300之非作用狀態期間降低，因為在尺〇1^ 3〇〇未操作時， 抑制（或消除）了通過腳開關3 〇 5及3 2 5之電流流動。 同樣地，在ROM 300之操作期間，將控制腳開關3〇5及 325之NMOS電晶體的閘設定至較高邏輯位準（例如， 「1」），此將NMOS電晶體轉變至「導通」狀態。因此， 在ROM 300未操作時，將局域或虛擬接地（例如，vir_vss) Q 耦合至系統接地且准許電流流動通過腳開關305及325。 參看圖3 ’不同於圖1之ROM 1〇〇，R〇M 3〇〇進一步包括 定位於記憶體核心陣列3 1 〇與周邊邏輯32〇之間的頭開關 • 315。在一實例中，為了降低由R〇M 3 〇〇所佔據之面積， 可藉由通常在R〇M中之預充電電晶體來實施頭開關3 15。 頭開關3 1 5可用以截止或限制至記憶體核心陣列3丨〇之位元 線0…8(bit0至bit8)之預充電pm〇s路徑。與圖1之腳開關 105及120相比較，頭開關315藉此降低對腳開關3〇5及325 所造成之負擔，因為較少電流自記憶體核心陣列31〇流動 146251.doc 201042652 至周邊邏輯區段320中。 因此’因為頭開關3 1 5在核心中以上述方式降低電流， 所以ROM 300可經組態以包括腳開關305及325以用於周邊 邏輯洩漏降低，腳開關與頭開關相比較在阻擋電流流動方 面較不有效’但在電路布局上消耗較少實體面積。應瞭 解’ ROM 300與圖2中ROM 200之雙頭開關實施相比較佔 據較少面積，因為不存在用於頭開關315之實質額外面 積，頭開關3 15使用現有功能性預充電電晶體，如下文所 論述。另外，實施例與圖i中R〇M 1〇〇之雙重腳開關實施 相比較更有效地操作，因為額外頭開關315提供改良的洩 漏隔離，如上所述。 圖4說明根據一實施例iR〇M 3〇〇的電路圖。參看圖*， sip一η為判定ROM 300是在操作模式中或是在非操作模式 (亦即，睡眠模式）中之外部睡眠控制信號（例如，藉由記憶 體控制器提供）。 在一貫例中，在操作模式中，可啟動腳開關3〇5及325之 NMOS电晶體，且藉由腳開關3〇5及325將局域接地 (vir_VSS)拉至系統接地位準（例如，「〇」）。另外，在操作 模式中’ slp_n將被設定至高邏輯位準。 在預充電階段中之操作模式期間，頭開關3 i 5之預充電 卩1^08電曰曰體將位元線〇 8拉至高邏輯位準。可將8:i多工 器410控制之選擇信號線sei<7:()>中之每一者設定至低邏輯 位準。將感測信號狀至低邏輯位準，藉此將感測放大器 之内部節點420預充電至較高電壓位準。 146251.doc 12 201042652 在砰估階段中之操作模式期間，將頭開關315之預充電 PMOS %晶體拉至較尚邏輯位準，差分電壓形成於位元線 0...8與感測放大器420之輸入處之參考線之間。當感測信 號轉變至較南邏輯位準時，感測放大器42〇感測差分電壓 . 且輸出經偵測差之經放大版本。感測放大器420之組件（例 如，傳輸閘4及5)之功能及操作係熟知的且在本文中將不 加以描述。另外，應瞭解，頭開關315之預充電電晶體在 0 操作模式期間係功能上操作的，且為將用於習知設計中之 裝置。因此，頭開關315可由伺服雙重功能之現有組件形 成。藉由充分利用此等現有組件，實施例減輕添加習知頭 開關之面積、佈線複雜性及其他負面設計考慮。 在一實例中，在睡眠模式中，可將Slp_n信號設定至較 低邏輯位準（例如，Γ 0」）。「反及（NAND)」閘43〇(nandi) 基於輸入sip—η及預充電控制信號pre之狀態將預充電信號 「precharge」拉至較高邏輯位準（例如，「1」），藉此切斷 Q 將電力供應電壓vdd供應至位元線〇...8之PMOS場效電晶體 (PFET)。因此，位元線〇…8中之每一者逐漸地轉變至接地 或低電壓位準。當切斷腳開關3〇5及325之Nm〇s電晶體 .時，ROM 300之内部節點逐漸地轉變至較高邏輯位準（例 如’供應電壓Vdd、「1」等等）。實施例可包括使預充電電 晶體麵合至感測放大器42〇(經由傳輸閘4)，該預充電電晶 體與搞合至位元線〇.·.8之預充電電晶體由相同信號 「precharge」控制。因此，耦合至感測放大器42〇之預充 電電晶體亦可在實施例中形成頭開關3〗5之一部分。 146251.doc • 13 · 201042652 另外，在睡眠模式中，可降低或消除頭開關3丨5及腳開 關305/325處之電流路徑，現在將描述此。NAND閘44〇 (NAND2)將感測信號SENSEI轉變至較高邏輯位準，且輸 出感測#號SENSE 1。包括連接至系統接地電壓（例如，

Vss)之源的反相器450(INV3)使感測信號SENSEI反相，且 以SENSEI之相反邏輯位準（例如，低邏輯位準）輸出感測信 - 號SENSE2。將反相器450耦合至系統接地有助於確保達到 低邏輯位準。因此，感測放大器42〇中之電晶體 460(PMOS6)及電晶體470(NMOS7)被切斷，且感測放大器 〇 420被截止或隔離。周邊邏輯32〇係藉由腳開關3〇5/325而 自系統接地電壓Vss截止或隔離，且位元線〇 8係藉由形 成頭開關315之預充電電晶體而自供應電壓Vdd截止或隔 離。因此，可達成使用頭開關315及腳開關305/325之相對 完全的隔離。 如上文所論述’位元單元0...8之NMOS電晶體在圖3及圖 4之ROM 300中無需加以腳開關。實情為，可使用頭開關 3 1 5，藉此降低與圖1之ROM 1 〇〇相關聯的效能降級。又， ❹ 可降低或消除與圖2之ROM 200之頭開關實施相關聯的增 加的面積’因為使用腳開關（如在圖1中），且可經由形成記 憶體電路設計之一部分的預充電電晶體而提供額外頭開關 3 15。因此，R〇M 300可以ROM 100之面積效率達成r〇m . 200之效能。 圖5說明用於降低ROM 1 00中之漏電流的程序。詳言 之’圖5依據一程序描述上文在圖3及圖4中所陳述之結構 146251.doc -14· 201042652 的功能性（例如，儘管無需以所指示之次序來執行圖5中所 包括之步.驟’但實情為’可以任何次序來執行該等步 驟）。因此，參看圖5，在500中進入睡眠模式。腳開關3〇5 及325使周邊邏輯320及核心31〇與接地電壓^3隔離（5〇5)。 .在510中，頭開關315使預充電電流路徑（例如，如圖4所說 明之預充電電晶體）與記憶體核心陣列31〇之複數個位元線 (例如，bitO至bit8)隔離。另外，應瞭解，可至少部分地在 〇 耦合至記憶體之邏輯/控制器上實施本文中所描述之功能 性（例如，以產生前文中所論述之外部信號）。另外，應瞭 解，本文中所描述之程序及功能性可包括於根據實施例之 • 方法中。因此，本文中提供流程圖及相關描述以僅僅作為 一實例實施例。 熟習此項技術者應瞭解，可使用多種不同技藝及技術中 之任一者來表示資訊及信號。舉例而言，可藉由電壓、電 流、電磁波、磁場或磁性粒子、光場或光學粒子或其任何 Q 組合來表示可遍及以上描述所參考之資料、指令、命令、 資訊、信號、位元、符號及碼片。 另外，熟習此項技術者應瞭解，可將結合本文中所揭示 * 之實施例所描述之各種說明性邏輯區塊、模組、電路及演 异法步驟實施為電子硬體、電腦軟體或此兩者之組合。為 了清楚地說明硬體與軟體之此互換性，各種說明性組件、 區塊、模組、電路及步驟已在上文大體上依據其功能性而 加以描述。將此功能性實施為硬體或是軟體視特定應用及 強加於整個系統之設計約束而定。熟習此項技術者可針對 146251.doc -15· 201042652 每一特定應用而以變化之方式來實施所描述功能性，但此 等實施決策不應被解釋為會導致脫離實施例之範_。 結合本文中所揭示之實施例所描述之各種說明性邏輯區 塊、模組及電路可藉由以下各項加以實施或執行：經設計 以執行本文中所描述之功能的通用處理器、數位信號處理 器（DSP)、特殊應用積體電路（ASIC)、場可程式化閘陣列 (FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、 離散硬體組件，或其任何組合。通用處理器可為微處理 〇〇仁在替代例中，處理器可為任何習知處理器、控制 器、微控制器或狀態機。亦可將處理器實施為計算裝置之 組合，例如，DSP與微處理器之組合、複數個微處理器、 結合DSP核心之—或多個微處理器，或任何其他此組態。 在-或多個例示性實施例中，可以硬體、軟體、韌體或 其任何組合來實施所描述功能。若以軟體來實施該等功 能:則可將該等功能作為一或多個指令或程式碼而儲存於 電腦可讀媒體上或經由電腦可讀媒體而傳輸。電腦可讀媒 體=括電腦儲存媒體及通信媒體兩者，通信媒體包括促進 電^程式自—處傳送至另—處的任何媒體。儲存媒體可為 :藉由電腦存取之任何可用媒體。藉由實例而非限制，此 專電腦可讀媒體可包含_、職、職、⑶挪 ^其他光碟儲存裝置、磁碟儲存裝置或其他磁性儲存裝 。或可用以載運或儲存呈指令或資料結構之形式之所要 程式碼且可藉由電腦存取的任何其他媒體。又，將任何連 接恰當地稱為電腦可讀媒體。如本文中所使用，磁碟及光 146251.doc 16 201042652 碟包括光碟（CD)、雷射光碟、光學光碟、數位多功能光碟 (DVD)、軟性磁碟及藍光光碟，其中磁碟通常以磁性方式 再生資料，而光碟藉由雷射以光學方式再生資料。上述各 • 物之組合亦應包括於電腦可讀媒體之範疇内。 在圖3及圖4中，應瞭解，ROM 300可包括於以下各項 内：行動電話、手持式個人通信系統(pcs)單元、諸如個 人資料助理（PDA)之攜帶型資料單元、Gps允用裝置、導 〇 «置、機上盒、音樂播放器、視訊播放器、娛樂單元、 諸如儀錶讀取設備之固定位置資料單元，或儲存或擁取資 料或電腦指令之任何其他裝置，或其任何組合。因此，.本 . 發明之貫施例可適當地用於包括作用積體電路之任何裝置 中，作用積體電路包括記憶體及晶片上電路以用於測試及 特性化。 前文所揭示之裝置及方法通常經設計且經組態至儲存於 電腦可讀媒體上之GDSII及GERBER電腦檔案中。此等檔 ❹ 案又被提供至基於此等檔案來製造裝置之製造處理者。所 得產品為半導體晶圓，其接著被切割成半導體晶粒且封裝 成半導體晶片。接著將該等晶片用於上文所描述之裝置 . 中。 雖然前文揭示内容展示說明性實施例，但應注意，可在 不脫離如藉由附加申請專利範圍所界定的實施例之範嘴的 十月況下在本文中進行各種改變及修改。無需以任何特定次 序來執行根據本文中所描述之實施例之方法請求項的功 能、步驟及/或動作。此外，儘管可以單數形式來描述或 14625 丨.doc -17- 201042652 主張實施例之元件，但除非明確地敍述限於單數形式， 則亦預期複數形式。 【圖式簡單說明】 圖1說明習知唯讀記憶體（ROM)。 圖2 s兒明另—習知R〇M。 圖3說明R〇m。 圖4說明圖3之ROM的電路圖。 圖5說明用於降低圖3及圖4之ROM中之漏電流的程序。 【主要元件符號說明】 10〇 唯讀記憶體（ROM) 105 腳開關 110 記憶體核心陣列/記憶體核心 115 周邊邏輯 12〇 腳開關 200 唯讀記憶體（ROM) 2〇5 頭開關 210 記憶體核心陣列 215 周邊邏輯 22〇 頭開關 300 唯讀記憶體（ROM) 3〇5 腳開關 310 記憶體核心陣列/核心 3 1 5 頭開關 320 周邊邏輯/周邊邏輯區段 146251.doc 201042652 325 腳開關 410 8:1多工器 420 内部節點/感測放大器 430 NAND 閘 440 NAND 閘 450 反相器 460 電晶體 470 電晶體 Ο 〇 146251.doc - 19-

Claims (1)

1. 201042652 七、申請專利範圍： 1 一種記憶體裝置，其包含： 一記憶體核心陣列，其包括複數個位元線； 周邊邏輯’其經組態以與該記憶體核心陣列建立介 面； 至J 一腳開關’其經組癌以隔離該周邊邏輯；及 一頭開關，其經組態以使一預充電電流路徑與一至該 記憶體核心陣列之該複數個位元線之供應電壓隔離。 〇 2.如請求項1之記憶體裝置，其中該頭開關係由用作該記 憶體核心陣列之一部分的複數個預充電電晶體形成。 3.如請求項2之記憶體裝置，其中每一預充電電晶體與該 複數個位元線中之一者相關聯。 4·如請求項2之記憶體裝置，其進一步包含： 一第一邏輯閘，其耦合至該等預充電電晶體，其中該 邏輯閘經組態以接收一睡眠模式信號及一預充電信號。 5. 如請求項4之記憶體裝置，其中該第一邏輯閘 -耗合至該等預充電電晶體之問極之輸出輕仙閑： 6. 如請求項4之記憶體裝置，其進一步包含： 一多工器；及 一感測放大器，其中該多工聚腺·*、·&*£· Λη 义丄态將S亥禝數個該等位元線 耦合至該感測放大器。 如請求項6之記憶體裝置， 一第二邏輯閘，其耦合 邏輯閘經組態以接收一睡

   其進一步包含： 至—第三邏輯閘’其中該第二 眠模式信號及—感測信號，且 146251.doc 201042652 8. 9. 10 11. 12. 13. 其中該第二邏輯閘及該第三邏輯閘經組態以在一睡眠模 式期間輪出一信號以隔離該感測放大器。 如請求項7之記憶體裝置，其中該第二邏輯閘為一 NAND 閘’且該第三邏輯閘為一反相器。 如請求項7之記憶體裝置，其中一來自該第二邏輯閘之 輸出耦合至一 PMOS電晶體以使一高電壓供應器與該感 測放大器隔離，且該第三邏輯閘之一輸出耦合至一 NMOS電晶體以使一低電壓供應器與該感測放大器隔 離。 如請求項1之記憶體裝置’其中該記憶體裝置為一唯讀 記憶體（ROM)。 如請求項1之記憶體裝置，其進一步包含一經整合有該 記憶體裝置之電子裝置，該電子裝置係選自由以下各項 組成之群組：一機上盒、音樂播放器、視訊播放器、娛 樂單元、導航裝置、通信裝置、個人數位助理（pda)、 固定位置資料單元’及一電腦。 一種降低一記憶體襞置中之漏電流的方法，該方法包 含： 進入一睡眠模式； 在該睡眠模式期間藉由—腳Μ j秸田聊開關使周邊邏輯與一接地 電壓隔離；及 ' 在該睡眠模式期間藉由— 4门精由頭開關隔離一至包括於記憶 體核心陣列内之複數個 佼数個位70線之預充電電流路徑。 如請求項12之方法，1中該 八甲碩開關係由用作該記憶體核 146251.doc 201042652 心陣列之一部分的複數個預充電電晶體形成。 14. 如請求項13之方法，其中每一預充電電晶體與該複數個 位元線中之一者相關聯。 15. 如請求項13之方法，其進一步包含： • 在第一邏輯閘處接收一睡眠模式信號；及 切斷該複數個預充電電晶體以使該複數個位元線與該 預充電電流路徑隔離。 〇 16.如請求項15之方法，其中該第-邏輯㈣-具有-輕合 至°亥等預充電電晶體之閘極之輸出的Nand閘。 17.如請求項15之方法，其進一步包含： 在一第二邏輯閘處接收一睡眠模式信號； 將—第一感測信號輸出至一第三邏輯閘； 自該第三邏輯閘輸出一第二感測信號；及 在該睡眠模式期間回應於該第一感測信號及該第二感 測4號而隔離一感測放大器。 〇 18_如请求項17之方法，其中該第二邏輯閘為一NAND閘， 且°亥第二邏輯閘為一反相器。 19 _如明求項丨2之方法，其中該記憶體裝置為一唯讀記憶體 (ROM) 〇 20. —種記憶體裝置，其包含： 用於接收一睡眠模式信號以進入一睡眠模式的構件； ;在°亥睡眠模式期間使一周邊邏輯與一接地電壓隔 的構件’該周邊邏輯經組態以與一記憶體核心陣列建 立介面；及 146251.doc 201042652 用於在该睡眠模式期間使一預充電電流路徑與包括於 該記憶體核心陣列内之複數個位元線隔離的構件。 21. 22. 23. 24. 25. 26. 27. 如凊求項20之記憶體裝置，其中用於隔離一預充電電流 路徑的構件係由用作該記憶體核心陣列之一部分的複數 個預充電電晶體形成。 如凊求項21之記憶體裝置，其中每一預充電電晶體與該 複數個位元線中之一者相關聯。 如請求項21之記憶體裝置，其進一步包含： 用於切斷該複數個預充電電晶體以使該複數個位元線 與該預充電電流路徑隔離的構件。 如研求項23之記憶體裝置，其中用於切斷該複數個預充 電電晶體的構件為一具有一耦合至該等預充電電晶體之 閘極之輪出的N AND閘。 如請求項23之記憶體裝置，其進—步包含： 用於輸出一第一感測信號的構件； 用於輸出一第二感測信號的構件；及 用於在該睡眠模式期間回應於該第一感測信號及該第 一感測信號而隔離一感測放大器的構件。 如請求項25之記憶體裝置，其中用於輸出該第一感測信 號的構件為一經組態以接收該睡眠信號之NAND閘，且 用於輸出該第二感測信號的該構件為一經組態以接收該 第一感測信號之反相器。 如請求項20之記憶體裝置，其中該記憶體裝置為一唯讀 記憶體（ROM)。 146251.doc 201042652 28·如請求項20之記憶體裝 具進一步包含一經整合有該 記fe體裝置之電子裝置， 電子裝置係選自由以下各項 組成之群組：一機上盒、 ^ 00 , * 日樂播放崙、視訊播放器、娛 樂早元、導航裝置、士壯w» 仏裝置、個人數位助理（PDA)、 固定位置資料單元，及—電腦。 29. —種降低一記憶體裝置 T之漏電流的方法，該方法包 含： 用於進入一睡眠模式的步驟； 用於在該睡眠模式期簡盐 d門错由一腳開關使周邊邏輯與一 接地電壓隔離的步驟；及 、 用於在該睡眠模式期間藉由一頭開關隔離一至包括於 記憶體核心陣列内之複數個位元線之預充電電流路徑的 步驟。 30.如請求項29之方法，其中續涵„ M #丄m lt Y逆頭開關係由用作該記憶體核 心陣列之一部分的複數個預充電電晶體形成。 ❹31.如明求項30之方法，其中每_預充電電晶體與該複數個 位元線中之一者相關聯。 32. 如請求項30之方法，其進一步包含： . 用於在一第一邏輯閘處接收一睡眠模式信號的步驟；及 用於切斷該複數個預充電電晶體以使該複數個位元線 與該預充電電流路徑隔離的步驟。 33. 如請求項32之方法，其中該第一邏輯閘為一具有一耦合 至5亥專預充電電晶體之閘極之輸出的N AND閘。 34. 如請求項32之方法，其進一步包含： I46251.doc 201042652 用於在—第 用於將—第 邏 輯開處接收一睡眠模式信號的步驟； 用於自兮曾冑剛信號輸出至-第三邏輯閘的步驟； ⑺a曰该第三邏 用於在 開輪出一第二感測信號的步驟；及 、 x 摸式期間回應於該第一感測信號及該第 一感測彳5號而隔離一感測放大器的步驟。 35.如請求項34之方法，其中該第二邏輯閘為一NAND閘， 且該第三邏輯閘為一反相器。 36·如請求項29之方法，其中該記憶體裝置為一唯讀記憶體 (ROM)。 146251.doc