JP5808387B2 - デュアルセンシング電流ラッチセンス増幅器 - Google Patents

デュアルセンシング電流ラッチセンス増幅器 Download PDF

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Description

開示する実施形態は、センス増幅器回路および方法に関する。特に、本実施形態は、デュアルセンシング電流ラッチセンス増幅器(dual sensing current latched sense amplifier)に関する。
メモリデバイスは、従来、データのビットをそれぞれ記憶するビットセルのアレイを含む。各データビットは、ビットセルの状態に対応し得る、論理低(「0」)または論理高(「1」)を表すことができる。たとえば、読取り動作中に、接地に近い選択されたビットセルにおける電圧レベルは、論理低または「0」を表し得、より高い電圧レベルは論理高または「1」を表し得る。ビット線は、メモリアレイ中の様々なビットセルに結合され、それらのビットセルを、読取り/書込み動作において使用される他の構成要素に結合する。
たとえば、読取り動作中に、選択されたビットセルの状態を表す電圧/電流は、選択されたビットセルに結合されたビット線を介して検出され得る。ビットセルの論理状態を判定するのを助けるために、差動電圧/電流を増幅するためのセンス増幅器がビット線に結合され得る。
上記で説明したように、センス増幅器(SA)は、メモリデバイスにおける動作のために使用される基本構成要素である。通常使用されるセンス増幅器は電流ラッチセンス増幅器(CLSA)である。
図1に従来のCLSA100を示す。図1を参照すると、CLSA100は、NMOSトランジスタN1〜N5と、PMOSトランジスタP1〜P4と、キャパシタC1およびC2とを含む。CLSA100は、差動入力ビット線BITおよび反転ビット線BITB、センス信号SENSEを受信し、電源電圧Vddに結合される。
図1を参照すると、差動入力BIT、BITBは、それぞれNMOSトランジスタN1およびN2のゲートに印加される。センス信号SENSEは、NMOSトランジスタN5と、PMOSトランジスタP1およびP4とに印加される。センス信号SENSEが低であるとき、トランジスタP1およびP4は、導通しているかまたは「オン」であり、キャパシタC1およびC2が充電することを許す。センス信号SENSEがより高い論理レベル(たとえば、「1」)に遷移したとき、差動入力BITおよびBITB上の電圧が異なる場合、ゲートN1およびN2を通る電流は異なる。N1/N3およびN2/N4を通る異なる電流の流れは、キャパシタが異なるレートで放電されるので、出力ノードsoutとsoutbとの間に電圧差を生じる。出力ノード(soutまたはsoutb)の一方の上の電圧がしきい値に達し、交差結合されたトランジスタP2またはP3の一方がオンになり、対応するトランジスタN3またはN4の一方がオフになった場合、ノードsoutまたはsoutbの対応する一方がVddに結合される。出力ノード(soutまたはsoutb)に交差結合され、Vddに結合されたトランジスタP1/N3またはP2/N4の他のペアは、PMOSトランジスタがオフであり、NMOSトランジスタが導通している状態のままになる。したがって、出力ノードsoutまたはsoutbの一方は高状態にラッチされ、他方の出力ノードは放電されるので、soutとsoutbとの間の電圧差はさらに増幅される。
図2に別の従来のCLSA200を示す。図2を参照すると、CLSA200は、NMOSトランジスタN1〜N5と、PMOSトランジスタP1〜P6と、キャパシタC1およびC2とを含む。CLSA200は、差動入力BITおよびBITB、センス信号SENSEを受信し、電源電圧Vddに結合される。CLSA200の動作はCLSA100の動作と同様である。ただし、CLSA200は、(センス信号SENSEが低であるときに)センシング動作をトリガリングする前に差動入力BITおよびBITBが(CLSA100中に存在しない)PMOSトランジスタP5およびP6を介してノードsaおよびsabに結合されるという点で、CLSA100とは異なり、それにより、CLSA100と比較してCLSA200の感度を高めることができる。
したがって、CLSA100とCLSA200とは、異なる方法で電圧差を感知するように構成される。また、CLSA200は、CLSA100よりも大きい感度を達成することが可能であるが、追加のPMOSトランジスタを含めなければならず、それにより、センス増幅器のレイアウト面積、電力消費および漏れが増加することがある。
例示的な実施形態は、電流ラッチセンス増幅器、関係する回路および方法を対象とする。
したがって、一実施形態は、第1のビット線および第2のビット線にそれぞれ結合された第1のトランジスタおよび第2のトランジスタであって、第1のトランジスタおよび第2のトランジスタが、第1の段階において第1のビット線および第2のビット線を電流ラッチセンス増幅器の第1の出力ノードおよび第2の出力ノードに結合し、第2の段階において第1の出力ノードおよび第2の出力ノードを隔離するように構成された、第1のトランジスタおよび第2のトランジスタと、第1のビット線および第2のビット線に結合されたゲートを有し、それぞれ第1の出力ノードの電流経路および第2の出力ノードの電流経路に結合され、第2の段階中に活動化されるように構成された第3のトランジスタおよび第4のトランジスタとを含む電流ラッチセンス増幅器を含むことができる。
別の実施形態は、センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線をセンス増幅器の第1の出力ノードに結合し、第2のビット線をセンス増幅器の第2の出力ノードに結合するステップと、第2の段階中に、第1の出力ノードから第1のビット線を分離し、第2の出力ノードから第2のビット線を分離するステップと、第2の段階において、第2のビット線上の電圧に基づいて第1の出力ノードを放電することと、第1のビット線上の電圧に基づいて第2の出力ノードを放電することとによって初期差動電圧を増幅するステップとを含む、2つのビット線間の差分を感知する方法を対象とする。
別の実施形態は、センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線をセンス増幅器の第1の出力ノードに結合し、第2のビット線をセンス増幅器の第2の出力ノードに結合するための手段と、第2の段階中に、第1の出力ノードから第1のビット線を分離し、第2の出力ノードから第2のビット線を分離するための手段と、第2の段階において、第2のビット線上の電圧に基づいて第1の出力ノードを放電することと、第1のビット線上の電圧に基づいて第2の出力ノードを放電することとによって初期差動電圧を増幅するための手段とを含む、2つのビット線間の差分を感知するための装置を対象とする。
別の実施形態は、センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線をセンス増幅器の第1の出力ノードに結合し、第2のビット線をセンス増幅器の第2の出力ノードに結合するためのステップと、第2の段階中に、第1の出力ノードから第1のビット線を分離し、第2の出力ノードから第2のビット線を分離するためのステップと、第2の段階において、第2のビット線上の電圧に基づいて第1の出力ノードを放電することと、第1のビット線上の電圧に基づいて第2の出力ノードを放電することとによって初期差動電圧を増幅するためのステップとを含む、2つのビット線間の差分を感知する方法を対象とする。
実施形態およびその付随する利点の多くのより完全な諒解は、以下の発明を実施するための形態を参照し、実施形態を限定するためではなく単に例示するために提示する添付の図面とともに考察することによってより良く理解されれば、容易に得られるであろう。
従来の電流ラッチセンス増幅器(CLSA)を示す図である。 別の従来の電流ラッチセンス増幅器(CLSA)を示す図である。 少なくとも1つの実施形態による電流ラッチセンス増幅器(CLSA)を示す図である。 例示的な方法のためのフローチャートを示す図である。
特定の実施形態を対象とする以下の説明および関連する図面で態様を開示する。本発明の範囲から逸脱することなく代替実施形態を考案し得る。さらに、開示する実施形態の関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明しないか、または省略する。
「例示的」という単語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。「例示的」として本明細書で説明するいかなる実施形態も、必ずしも他の実施形態よりも好適または有利なものと解釈すべきではない。同様に、「実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む(comprises)」、「含んでいる(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。
さらに、多くの実施形態については、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、本実施形態の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施され得る。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形態について、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。
図3に、少なくとも1つの実施形態によるデュアルセンシング電流ラッチセンス増幅器(DSCLSA)300を示す。図3を参照すると、DSCLSA300は、NMOSトランジスタN1〜N5と、PMOSトランジスタP1〜P4と、キャパシタC1およびC2とを含む。DSCLSA300は、差動ビット線入力BITおよびBITB、センス信号SENSEを受信し、電源電圧Vddに結合される。前に説明したように、ビット線は、メモリアレイ中の複数のビットセルに結合され得る。メモリ読取り動作は、読み取られるべきビットセルが選択された後の適切な時間にセンス信号SENSEがトリガされ得るように、DSCLSA300と協調させられ得る。メモリアドレス指定、読取りおよび書込み動作のための様々な制御回路は、よく知られており、本明細書では説明しない。
図3に示すように、BIT/BITB間の差動電圧は、DSCLSA300がトリガされる前に、それぞれ、(差動増幅器と見なされ得る)交差結合された反転増幅器P1/N3およびP2/N4のドレイン端子におけるsoutおよびsoutbにおいて与えられ、PMOSトランジスタP1およびP2のゲートに与えられる。また、soutおよびsoutbにおける差動電圧はNMOSトランジスタN3およびN4のゲートにおいて与えられる。
図3を参照すると、ビット線BIT、BITBの電圧差は、それぞれNMOSトランジスタN1およびN2のゲートにも印加され、それぞれPMOSトランジスタP3およびP4のソース入力にも印加される。センス信号SENSEは、NMOSトランジスタN5のゲートと、PMOSトランジスタP3およびP4のゲートとに印加される。次により詳細に説明するように、DSCLSA300は、互いを強め、DSCLSA300の感度を高める2つの異なる方法でsoutおよびsoutbにおける電圧差を増幅することが可能であるので、DSCLSA300は「デュアルセンシング」である。
DSCLSA300をトリガする前の第1の段階において、センス信号SENSEが低論理レベルまたは論理「0」にあるとき、差動電圧がすでにノードsoutとsoutbとの間に少なくとも部分的に生じ得ることを諒解されよう。これは、センス信号SENSEがより低い論理レベルに設定されると、PMOSトランジスタP3およびP4がゲートオンされ、それによってBITをノードsoutに結合し、BITBをノードsoutbに結合するからである。
DSCLSA300がトリガされる第2の段階において、センス信号SENSEは、より低い論理レベルからより高い論理レベルまたは「1」に遷移する。PMOSトランジスタP3およびP4は「オフ」状態に遷移するが、NMOSトランジスタN5は「オン」状態に遷移する。上記のように、差動ビット線入力BIT、BITBは、NMOSトランジスタN1のゲートとNMOSトランジスタN2のゲートとに結合される。したがって、トランジスタN5がオンになると、NMOSトランジスタN1およびN2のゲートに印加された差動電圧は、それぞれN1およびN2において異なる電流を生じる。NMOSトランジスタN1およびN2における異なる電流は、それぞれトランジスタN3およびN4を介してキャパシタC1およびC2を放電することによってノードsoutおよびsoutbにおける電圧差を増加させる。
したがって、DSCLSA300によって増幅されるsoutおよびsoutbにおける電圧差は、センス信号SENSEがより高い論理レベルに遷移したときに判定される差動電圧を増強する、より低い論理レベルからより高い論理レベルへのセンス信号SENSEの遷移より前に生じる初期差動電圧に基づく。また、DSCLSA300の増強された感度は、従来のCLSA100に対して、構成要素の数を増加することなしに、またDSCLSA300のレイアウト中で使用される面積を増加することなしに実現される。さらに、図2のCLSA200内に存在する第5のPMOSトランジスタP5および第6のPMOSトランジスタP6は、DSCLSA300内に含まれる必要はない。したがって、DSCLSA300は、図2のCLSA200と比較して、占有する物理スペースが小さく、使用する電力が少なく、漏れが少なくなり得る。
たとえば、図3を参照すると、センス信号SENSEがより低い論理レベルに設定され、BITBにおけるビット線電圧がBITにおけるビット線電圧に等しいと仮定する。次に、メモリ動作中に、BITBにおけるビット線電圧が所与の量(たとえば、20mV)を降下すると仮定する。BITビット線電圧およびBITBビット線電圧は、センス信号SENSEがより高い論理レベルに遷移するまで、それぞれ、PMOSトランジスタP4およびPMOSトランジスタP3を通過する。したがって、soutおよびsoutbは、センス信号SENSEがより高い論理レベルに遷移する前に異なる電圧に設定される。たとえば、これは、DSCLSA300がセンス信号SENSEによってトリガされ、出力(sout、soutb)が読み取られる前に読取り動作中にあり得る。さらに、より高い論理レベルへのセンス信号SENSEの遷移の前に、トランジスタN5は導通していないか、または「オフ」になるので、C1およびC2はそれぞれ、N1/N3およびN4/N2を通る放電経路を有しないことを諒解されよう。
信号SENSEがより高い論理レベルに遷移してDSCLSA300をトリガすると、トランジスタP3およびP4はオフになり、トランジスタN5はオンになり、それにより、トランジスタN5を通る電流経路とトランジスタN1/N3およびN2/N4を通る放電経路とをそれぞれキャパシタC1およびC2に与える。さらに、soutとsoutbとの間にすでに生じた電圧差はN1のゲートとN2のゲートとに与えられる。差動入力BITおよびBITB上の電圧が異なる場合、ゲートN1およびN2を通る電流は異なるので、N1およびN2のゲートにおけるこの差動電圧により、異なる電流がN1およびN2を流れることになり、これは、soutおよびsoutbにおける初期電圧差を強める。キャパシタC1およびC2は異なるレートで放電されるので、N1/N3およびN2/N4を通る異なる電流の流れは出力ノードsoutとsoutbとの間の電圧差を増加させることになる。
たとえば、第1の段階において、上記で説明したように、DSCLSA300がトリガされる前にBITとBITBとの間の差が20mVであると仮定する。トランジスタP3およびP4が両方ともオンであるので、この初期電圧差はsoutおよびsoutbに与えられる。詳細には、BIT上の電圧はトランジスタP4を介してノードsoutに結合され、BITB上の電圧はトランジスタP3を介してsoutbに結合される。第2の段階において、DSCLSA300がトリガされる(すなわち、SENSEが高レベルに遷移する)と、トランジスタN5はオンにされ、電流はN1およびN2を流れることができる。BIT上の電圧がより高いために、N2を流れる電流はN1を流れる電流よりも大きくなる。ノードsoutbに結合されたC2上の電荷は、ノードsoutに結合されたC1よりも高いレートで放電されるので、これは、soutbとsoutとの間にすでに確立された差分を増強する。
したがって、soutおよびsoutbにおける電圧差は、2つの別々の段階によって(すなわち、SENSEが高レベルに遷移する前と後の両方に)ビット線電圧差動に応答して生じ得る。これは、センス増幅器のレイアウト面積を増加させることがある(たとえば、図2の場合のように)追加のトランジスタを含めることなしに達成される。
実施形態は、本明細書で開示するプロセス、機能および/またはアルゴリズムを実行するための様々な方法を含むことができることを諒解されよう。たとえば、図4に示すように、一実施形態は、センス増幅器において電圧差を感知する方法を含むことができる。たとえば、本方法は、ブロック402において、センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線(たとえば、BIT)を第1の出力ノード(たとえば、sout)に結合し、第2のビット線(たとえば、BITB)を第2の出力ノード(soutb)に結合することを含む。ブロック404において、第2の段階中に、第1のビット線を第1の出力ノードから分離し、第2のビット線を第2の出力ノードから分離する。次いで、ブロック406において、第2の段階において、第2のビット線(BITB)上の電圧に基づいて第1の出力ノード(sout)を放電し、第1のビット線上の電圧に基づいて第2の出力ノード(soutb)を放電することによって、(soutとsoutbとの間の)初期差動電圧を増幅する。上記で説明したように、第2の段階において、トランジスタP3およびP4は、交差結合されたインバータ(P1/N3およびP2/N4)の出力ノード/ゲートからビット線を分離し、それにより共通の出力/ゲートに差動電圧が残る。また、第2の段階中に、トランジスタN5が活動化され、それにより、P1またはP2がゲートオフされた場合に電流がインバータまたは少なくともN3/N4を流れて出力ノードを放電することができるので、センス増幅器が活動化される。本質的に、(初期差動電圧の)より低い電圧は、より高い電圧ノード(sout/soutb)と直列に結合されたトランジスタ(N1/N2)のゲートに印加され、より高い電圧は、より低い電圧ノード(sout/soutb)と直列に結合されたトランジスタ(N1/N2)のゲートに印加されるので、電圧差は増幅される。したがって、出力ノードの電流経路中のトランジスタのゲートに逆差が印加される。
図4のフローチャートに示す方法は、一実施形態にすぎず、様々な実施形態を図示の例に限定するものではないことを諒解されよう。たとえば、本明細書で説明した行為の他の機能的態様/シーケンスが、すでに説明した行為に対する代替形態を含めて、図4に関して説明した行為に追加され得る。
情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることを当業者ならば諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
さらに、本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
1つまたは複数の例示的な実施形態では、説明する機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装した場合、機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、フラッシュドライブなどの固体メモリデバイス、または他の光ディスクストレージ、磁気ディスクストレージ、または他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。本明細書で使用するディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザディスク(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フレキシブルディスク(disk)およびブルーレイディスク(disc)を含み、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
たとえば図3に示すセンス増幅器は、モバイルフォン、ポータブルコンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末(PDA)などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定ロケーションデータユニット、あるいはデータまたはコンピュータ命令を記憶するかまたは取り出す他のデバイス、あるいはそれらの任意の組合せ内に含まれ得ることを諒解されたい。したがって、実施形態は、本明細書で開示したセンス増幅器を含む任意のデバイスを含み得る。
さらに、様々なメモリデバイスが、本明細書で開示した複数のセンス増幅器を含むことができることを諒解されよう。したがって、上記の開示の部分は、単独でのセンス増幅器について説明したが、様々な実施形態が、メモリセルのアレイと複数のセンス増幅器とを含むメモリデバイスなど、センス増幅器が組み込まれるデバイスを含むことができることを諒解されよう。
上記の開示したデバイスおよび方法は、コンピュータ可読媒体に記憶されたGDSIIおよびGERBERコンピュータファイル中に設計され構成され得る。これらのファイルは、今度は、これらのファイルに基づいてデバイスを作製する作製ハンドラに与えられる。得られた生成物は半導体ウエハであり、次いで半導体ウエハは、半導体ダイにカットされ、半導体チップにパッケージングされる。そのチップは、次いで、上記で説明したデバイスにおいて採用される。
したがって、実施形態は、プロセッサによって実行されたとき、プロセッサおよび他の協働する要素を、命令によって実現されるように本明細書で説明した機能を実行するための機械に変換する命令を実施する機械可読媒体またはコンピュータ可読媒体を含むことができる。したがって、本発明の範囲は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も実施形態中に含まれる。
上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよび/またはアクションは特定の順序で実行される必要はない。さらに、実施形態の要素は、単数形で説明または請求されていることがあるが、単数形への限定が明示的に述べられていない限り、複数形が企図される。
300 DSCLSA
BIT 差分ビット線入力
BIT 差動入力
BITB 差分ビット線入力
BITB 差動入力
C1 キャパシタ
C2 キャパシタ
N1 NMOSトランジスタ
N1 トランジスタ
N2 NMOSトランジスタ
N2 トランジスタ
N3 NMOSトランジスタ
N3 トランジスタ
N4 NMOSトランジスタ
N4 トランジスタ
N5 NMOSトランジスタ
N5 トランジスタ
P1 PMOSトランジスタ
P1 トランジスタ
P2 PMOSトランジスタ
P2 トランジスタ
P3 PMOSトランジスタ
P3 トランジスタ
P4 PMOSトランジスタ
P4 トランジスタ
P5 PMOSトランジスタ
P5 トランジスタ
P6 PMOSトランジスタ
P6 トランジスタ
sa ノード
sab ノード
SENSE センス信号
sout 出力ノード
soutb 出力ノード
Vdd 電源電圧

Claims (16)

  1. 電流ラッチセンス増幅器(300)を含む装置であって、
    前記電流ラッチセンス増幅器(300)は、
    第1のビット線(BIT)に結合された第1のソースと、入力センス信号を受信するように結合された第1のゲートとを備えた第1のトランジスタ(P4)であって、該第1のトランジスタ(P4)が、前記入力センス信号が第1の論理レベルにあるとき、前記第1のビット線(BIT)の第1の電圧に基づいて、第1の出力ノード(sout)を充電し、かつ、前記入力センス信号が第2の論理レベルにあるとき、前記第1のビット線(BIT)から前記第1の出力ノード(sout)を隔離するように構成された、第1のトランジスタ(P4)と、
    第2のビット線(BITB)に結合された第2のソースと、前記入力センス信号を受信するように結合された第2のゲートとを備えた第2のトランジスタ(P3)であって、該第2のトランジスタ(P3)が、前記入力センス信号が第1の論理レベルにあるとき、前記第2のビット線(BITB)の第2の電圧に基づいて、第2の出力ノード(soutb)を充電し、かつ、前記入力センス信号が第2の論理レベルにあるとき、前記第2のビット線(BITB)から前記第2の出力ノード(soutb)を隔離するように構成された、第2のトランジスタ(P3)と、
    第3のゲートを備えた第3のトランジスタ(N2)であって、該第3のトランジスタ(N2)が、前記第1のビット線(BIT)に直接結合され、かつ、前記第2のトランジスタ(P3)に結合され、該第3のトランジスタ(N2)が、前記入力センス信号が前記第2の論理レベルにあるとき、前記第2の出力ノード(soutb)を放電するように構成された、第3のトランジスタ(N2)と、
    第４のゲートを備えた第４のトランジスタ(N1)であって、該第４のトランジスタ(N1)が、前記第2のビット線(BITB)に直接結合され、かつ、前記第1のトランジスタ(P4)に結合され、該第４のトランジスタ(N1)が、前記入力センス信号が前記第2の論理レベルにあるとき、前記第1の出力ノード(sout)を放電するように構成された、第4のトランジスタ(N1)と
    を含み、
    前記電流ラッチセンス増幅器(300)は、第5のトランジスタ(N5)をさらに含み、
    該第5のトランジスタ(N5)の第5のゲートが、前記入力センス信号を受信するように結合され、
    該第5のトランジスタ(N5)が、前記第3のトランジスタ(N2)および前記第4のトランジスタ(N1)に結合され、
    前記入力センス信号が前記第1の論理レベルにあるとき、前記第5のトランジスタ(N5)が、前記第3のトランジスタ(N2)を通る第1の電流の流れ、および、前記第4のトランジスタ(N1)を流れる第2の電流の流れを妨げるように構成され、かつ、
    前記入力センス信号が前記第2の論理レベルにあるとき、前記第5のトランジスタ(N5)が、前記第3のトランジスタ(N2)を通る前記第1の電流の流れ、および、前記第4のトランジスタ(N1)を流れる前記第2の電流の流れを許すように構成された、装置。
  2. 前記第1のトランジスタ(P4)および前記第2のトランジスタ(P3)が、PMOSトランジスタであり、かつ、
    前記第3のトランジスタ(N2)および前記第4のトランジスタ(N1)が、NMOSトランジスタである、請求項1に記載の装置。
  3. 前記電流ラッチセンス増幅器(300)は、
    前記第1の出力ノード(sout)と電源電圧の低電圧バスとに結合された第1のキャパシタ(C1)であって、該第1のキャパシタ(C1)が、前記入力センス信号が前記第1の論理レベルにあるとき、前記第1のビット線(BIT)の前記第1の電圧に基づいて充電される、第1のキャパシタ(C1)と、
    前記第2の出力ノード(soutb)と前記低電圧バスとに結合された第2のキャパシタ(C2)であって、該第2のキャパシタ(C2)が、前記入力センス信号が前記第1の論理レベルにあるとき、前記第2のビット線(BITB)の前記第2の電圧に基づいて充電され、前記第1のキャパシタ(C1)および前記第2のキャパシタ(C2)が、前記入力センス信号が前記第2の論理レベルにあるとき、異なるレートでそれぞれ放電される、第2のキャパシタ(C2)と
    をさらに含む、請求項1に記載の装置。
  4. 前記第1の論理レベルが低論理レベルであり、前記第2の論理レベルが高論理レベルである、請求項1に記載の装置。
  5. 前記電流ラッチセンス増幅器(300)が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、モバイルフォン、ポータブルコンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、コンピュータ、および、その組み合わせを含む電子デバイスに組み込まれる、請求項1に記載の装置。
  6. 前記電流ラッチセンス増幅器(300)が、複数のセンス増幅器を含むメモリアレイに組み込まれる、請求項1に記載の装置。
  7. 2つのビット線間の差分を感知する方法であって、
    第1のビット線の第1の電圧に基づいて、センス増幅器の第1の出力ノードを充電するステップであって、入力センス信号が第1の論理レベルにあるとき、前記第1の出力ノードが充電され、かつ、前記入力センス信号が第2の論理レベルにあるとき、前記第1のビット線が前記第1の出力ノードから隔離される、ステップと、
    第2のビット線の第2の電圧に基づいて、前記センス増幅器の第2の出力ノードを充電するステップであって、前記入力センス信号が前記第1の論理レベルにあるとき、前記第2の出力ノードが充電され、かつ、前記入力センス信号が前記第2の論理レベルにあるとき、前記第2のビット線が前記第2の出力ノードから隔離され、かつ、前記第1の電圧が前記第2の電圧から独立している、ステップと、
    前記第1の出力ノードを放電するステップであって、該第1の出力ノードを放電するステップが前記第2のビット線の前記第2の電圧に基づいて開始される、ステップと、
    前記第2の出力ノードを放電するステップであって、該第2の出力ノードを放電するステップが前記第1のビット線の前記第1の電圧に基づいて開始される、ステップと、
    前記入力センス信号が前記第1の論理レベルにあるとき、前記入力センス信号に結合されたトランジスタを介して前記センス増幅器を非活動化するステップと、
    前記入力センス信号が前記第2の論理レベルにあるとき、前記トランジスタを介して前記センス増幅器を活動化するステップと
    を含む、方法。
  8. 前記第2の出力ノードがしきい値に達したとき、前記第1の出力ノードを電源電圧に結合するステップ、又は、
    前記第1の出力ノードがしきい値に達したとき、前記第2の出力ノードを前記電源電圧に結合するステップ
    をさらに含む、請求項7に記載の方法。
  9. 前記第1の出力ノードが、前記第2の出力ノードに結合されたトランジスタのゲートに交差結合され、前記第2の出力ノードが、前記第1の出力ノードに結合されたトランジスタのゲートに交差結合された、請求項8に記載の方法。
  10. トランジスタが、
    前記入力センス信号が前記第1の論理レベルにあるとき、前記第1の出力ノードおよび前記第2の出力ノードを放電することを妨げ、
    前記入力センス信号が前記第2の論理レベルにあるとき、前記第1の出力ノードおよび前記第2の出力ノードを放電することを許すように構成された、請求項9に記載の方法。
  11. 第1のトランジスタおよび第2のトランジスタが、前記入力センス信号が前記第1の論理レベルにあるとき、前記第1のビット線および前記第2のビット線から前記センス増幅器の前記第1の出力ノードおよび前記第2の出力ノードに、初期差動電圧を伝達し、
    前記第1のトランジスタおよび前記第2のトランジスタが、前記入力センス信号が前記第2の論理レベルにあるとき、前記第1のビット線および前記第2のビット線からの前記初期差動電圧を遮断する、請求項7に記載の方法。
  12. 前記第3のトランジスタ(N2)が、前記第1のビット線(BIT)の前記第2の電圧に応答して活動化され、
    前記第3のトランジスタ(N2)の前記第3のゲートが、前記第1のトランジスタ(P4)に結合された、請求項1に記載の装置。
  13. 第1のインバータおよび第2のインバータをさらに備え、
    前記第1のインバータおよび前記第2のインバータが交差結合され、
    前記第1のインバータが、電源電圧の高電圧バスと前記第3のトランジスタ(N2)との間に結合され、かつ、
    前記第2のインバータが、前記電源電圧の前記高電圧バスと前記第4のトランジスタ(N1)との間に結合された、請求項1に記載の装置。
  14. 第6のトランジスタおよび第7のトランジスタをさらに備え、
    前記第1の出力ノード(sout)が、前記第6のトランジスタと前記第7のトランジスタとの間に結合された、請求項1に記載の装置。
  15. 前記第6のトランジスタが第3のソースに結合され、かつ、
    前記第7のトランジスタが、前記第1の出力ノード(sout)と前記第4のトランジスタ(N1)との間に結合され、
    前記第6のトランジスタの第6のゲート、および、前記第7のトランジスタの第7のゲートが、前記第2のトランジスタ(P3)に結合され、かつ、前記第2の出力ノード(soutb)に結合され、
    前記第6のトランジスタがPMOSトランジスタであり、かつ、
    前記第7のトランジスタがNMOSトランジスタである、請求項14に記載の装置。
  16. 前記第5のトランジスタが接地に結合され、
    前記第5のトランジスタが前記入力センス信号に基づいて活動化され、かつ、
    前記第5のトランジスタが、前記第3のトランジスタ(N2)を通る前記第1の電流の流れのために接地への第1の経路を提供し、かつ、前記第4のトランジスタ(N1)を通る前記第2の電流の流れのために接地への第2の経路を提供する、請求項1に記載の装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380605B (zh) * 2012-08-01 2017-12-08 瑞萨电子株式会社 电平移位电路、半导体器件
JP2014102870A (ja) 2012-11-21 2014-06-05 Toshiba Corp センスアンプ回路
TWI505283B (zh) * 2013-01-25 2015-10-21 Nat Univ Tsing Hua 利用電容耦合實現動態參考電壓之感測放大器
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10163490B2 (en) * 2015-02-23 2018-12-25 Qualcomm Incorporated P-type field-effect transistor (PFET)-based sense amplifiers for reading PFET pass-gate memory bit cells, and related memory systems and methods
US9741452B2 (en) * 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
CN104681054B (zh) * 2015-03-11 2017-04-19 中国科学院上海微系统与信息技术研究所 一种应用于静态随机存储器电路的灵敏放大器
CN104681055B (zh) * 2015-03-11 2017-10-27 中国科学院上海微系统与信息技术研究所 一种应用于静态随机存储器电路的高速电流灵敏放大器
US9779783B2 (en) 2015-06-19 2017-10-03 Globalfoundries Inc. Latching current sensing amplifier for memory array
KR102476789B1 (ko) * 2018-03-16 2022-12-13 에스케이하이닉스 주식회사 센스 앰프 및 이를 이용한 반도체 메모리 장치
US10446214B1 (en) 2018-08-13 2019-10-15 Micron Technology, Inc. Sense amplifier with split capacitors
US11295788B2 (en) * 2019-08-13 2022-04-05 Ememory Technology Inc. Offset cancellation voltage latch sense amplifier for non-volatile memory
KR20220051669A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템
US11670345B2 (en) * 2021-02-05 2023-06-06 Samsung Electronics Co., Ltd. Sense amplifier including pre-amplifier circuit and memory device including same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472641A (en) * 1977-11-21 1979-06-11 Toshiba Corp Voltage detection circuit
US4804871A (en) 1987-07-28 1989-02-14 Advanced Micro Devices, Inc. Bit-line isolated, CMOS sense amplifier
US5228106A (en) * 1991-05-30 1993-07-13 Integrated Device Technology, Inc. Track-and-regenerate amplifiers and memories using such amplifiers
KR100256120B1 (ko) 1993-09-22 2000-05-15 김영환 고속 감지 증폭기
JP3483634B2 (ja) 1994-11-17 2004-01-06 川崎マイクロエレクトロニクス株式会社 半導体集積回路
US5859548A (en) * 1996-07-24 1999-01-12 Lg Semicon Co., Ltd. Charge recycling differential logic (CRDL) circuit and devices using the same
KR100353471B1 (ko) * 1998-12-23 2002-11-18 주식회사 하이닉스반도체 데이터 센스 앰프
JP3463621B2 (ja) 1999-09-06 2003-11-05 富士通株式会社 ラッチ型センスアンプ
KR100321157B1 (ko) 1999-12-24 2002-03-18 박종섭 래치형 센스 앰프
US6687175B1 (en) * 2000-02-04 2004-02-03 Renesas Technology Corporation Semiconductor device
US6934200B2 (en) * 2001-03-12 2005-08-23 Indian Institute Of Science Yield and speed enhancement of semiconductor integrated circuits using post fabrication transistor mismatch compensation circuitry
US7227798B2 (en) * 2002-10-07 2007-06-05 Stmicroelectronics Pvt. Ltd. Latch-type sense amplifier
US7263016B1 (en) * 2004-06-07 2007-08-28 Virage Logic Corporation Method and system for pre-charging and biasing a latch-type sense amplifier
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
US7298180B2 (en) * 2005-11-17 2007-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Latch type sense amplifier
US7352640B2 (en) 2006-08-09 2008-04-01 Atmel Corporation High-speed, self-synchronized current sense amplifier
KR100864626B1 (ko) * 2007-04-02 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
US8570823B2 (en) 2010-02-18 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with low sensing margin and high device variation tolerance

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