KR101542164B1

KR101542164B1 - 이중 감지 전류 래치형 감지 증폭기

Info

Publication number: KR101542164B1
Application number: KR1020127027917A
Authority: KR
Inventors: 난 첸; 리투 차바
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-03-25
Filing date: 2011-03-22
Publication date: 2015-08-05
Also published as: US10242720B2; TWI509628B; ES2622867T3; EP2550654B1; WO2011119643A1; JP5808387B2; HUE032634T2; CN102822896B; EP2550654A1; US20110235449A1; CN102822896A; JP2013522809A; KR20130026434A; TW201203276A

Abstract

감지 증폭기 및 그것의 방법이 제공된다. 감지 증폭기는 제 1 비트 라인 및 제 2 비트 라인에 각각 커플링된 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터 및 제 2 트랜지스터는 제 1 상태 동안에는(예를 들어, 제 1 비트 라인 및 제 2 비트 라인 상에 차동 전압이 존재할 때 그리고 감지 신호 전이 이전에) 제 1 비트 라인 및 제 2 비트 라인을 차동 증폭기에 접속하고 제 2 상태 동안에는(예를 들어, 감지 신호 전이 이후) 차동 증폭기로부터 제 1 비트 라인 및 제 2 비트 라인을 분리하도록 구성된다. 감지 증폭기는 제 1 상태 동안에는 차동 증폭기를 비활성화하도록 구성되고 제 2 상태 동안에는 차동 증폭기를 활성화하도록 구성된 제 3 트랜지스터를 더 포함한다.

Description

이중 감지 전류 래치형 감지 증폭기{DUAL SENSING CURRENT LATCHED SENSE AMPLIFIER}

개시된 실시예들은 감지 증폭기 회로들 및 방법들에 관한 것이다. 특히, 실시예들은 이중 감지 전류 래치형 감지 증폭기들에 관한 것이다.

종래에 메모리 디바이스들은 데이터의 비트를 각각 저장하는 비트 셀들의 어레이들을 포함한다. 각각의 데이터 비트는 비트 셀의 상태에 대응할 수 있는 로직 로우(low)("0") 또는 로직 하이(high)("1")를 나타낼 수 있다. 예를 들어, 판독 동작 동안 접지에 가까운 선택된 비트 셀에서의 전압 레벨은 로직 로우 또는 "0"을 나타낼 수 있고 더 높은 전압 레벨은 로직 하이 또는 "1"을 나타낼 수 있다. 비트 라인들은 메모리 어레이의 다양한 비트 셀들에 커플링되며 비트 셀들을 판독/기록 동작들에 사용되는 다른 컴포넌트들에 커플링한다.

예를 들어, 판독 동작 동안에는 선택된 비트 셀의 상태를 나타내는 전압/전류가 선택된 비트 셀에 커플링된 비트 라인들을 통해 검출될 수 있다. 비트 셀의 로직 상태의 결정에 도움이 되도록 감지 증폭기가 비트 라인들에 커플링되어 차동 전압/전류를 증폭시킬 수도 있다.

위에서 논의된 바와 같이, 감지 증폭기(SA: sense amplifier)는 메모리 디바이스들에서의 동작들에 사용되는 기본 컴포넌트이다. 일반적으로 사용되는 감지 증폭기는 전류 래치형 감지 증폭기(CLSA: current latched sense amplifier)이다.

도 1은 종래의 CLSA(100)를 나타낸다. 도 1을 참조하면, CLSA(100)는 NMOS 트랜지스터들(N1-N5), PMOS 트랜지스터들(P1-P4) 및 커패시터들(C1, C2)을 포함한다. CLSA(100)는 차동 입력 비트 라인(BIT)과 반전된 비트 라인(BITB)을 수신하고, 신호(SENSE)를 감지하며, 전원 전압(Vdd)에 커플링된다.

도 1을 참조하면, 차동 입력들(BIT, BITB)은 NMOS 트랜지스터들(N1, N2)의 게이트들에 각각 인가된다. 감지 신호(SENSE)는 NMOS 트랜지스터(N5)와 PMOS 트랜지스터들(P1, P4)에 인가된다. 감지 신호(SENSE)가 낮을 때, 트랜지스터들(P1, P4)은 전도 또는 "온(on)" 상태이며 커패시터들(C1, C2)이 충전되게 한다. 감지 신호(SENSE)가 더 높은 로직 레벨(예를 들어, "1")로 전이할 때는, 차동 입력들(BIT, BITB) 상의 전압들이 서로 다르다면 게이트들(N1, N2)을 통하는 전류가 서로 다를 것이다. N1/N3 및 N2/N4를 통하는 서로 다른 전류 흐름은, 커패시터들이 서로 다른 레이트로 방전될 것이므로 출력 노드들(sout, soutb) 간의 전압 차를 야기할 것이다. 출력 노드들 중 하나의 출력 노드(sout 또는 soutb) 상의 전압이 임계치에 도달하여 교차 커플링된 트랜지스터들 중 하나의 트랜지스터(P2 또는 P3)를 온 상태로 전환하고 대응하는 트랜지스터들 중 하나의 트랜지스터(N3 또는 N4)를 오프 상태로 전환한다면, 노드들 중 대응하는 하나의 노드(sout 또는 soutb)가 Vdd에 커플링될 것이다. 출력 노드(sout 또는 soutb)에 교차 커플링되고 Vdd에 커플링된 다른 쌍의 트랜지스터들(P1/N3 또는 P2/N4)은 PMOS 트랜지스터가 오프 상태 그리고 NMOS 트랜지스터가 전도 상태로 있을 것이다. 이에 따라, 출력 노드들 중 하나의 출력 노드(sout 또는 soutb)는 하이 상태로 래치되고 다른 출력 노드는 방전될 것이며, 따라서 sout와 soutb 간의 전압 차는 더 증폭될 것이다.

도 2는 다른 종래의 CLSA(200)를 나타낸다. 도 2를 참조하면, CLSA(200)는 NMOS 트랜지스터들(N1-N5), PMOS 트랜지스터들(P1-P6) 및 커패시터들(C1, C2)을 포함한다. CLSA(200)는 차동 입력들(BIT, BITB)을 수신하고, 신호(SENSE)를 감지하며, 전원 전압(Vdd)에 커플링된다. CLSA(200)의 동작은 CLSA(100)의 동작과 유사하다. 그러나 CLSA(200)는 차동 입력들(BIT, BITB)이 (감지 신호(SENSE)가 낮은 경우) 감지 동작의 트리거 이전에 (CLSA(100)에는 존재하지 않는) PMOS 트랜지스터들(P5, P6)을 통해 노드들(sa, sb)에 커플링된다는 점에서 CLSA(100)와 상이하며, 이점은 CLSA(100)에 비해 CLSA(200)의 감도를 높일 수 있다.

이와 같이 CLSA(100)와 CLSA(200)는 서로 다른 방식들로 전압 차들을 감지하도록 구성된다. 또한, CLSA(200)는 CLSA(100)보다 더 큰 감도를 달성할 수 있지만, 다만 감지 증폭기의 레이아웃 면적, 전력 소비 및 누설을 증가시킬 수 있는 추가 PMOS 트랜지스터들을 추가하는 비용이 든다.

예시적인 실시예들은 전류 래치형 감지 증폭기들, 관련된 회로들 및 방법들에 관한 것이다.

이에 따라, 실시예는 각각 제 1 비트 라인 및 제 2 비트 라인에 커플링되며, 제 1 상태에서는 상기 감지 증폭기의 제 1 출력 노드 및 제 2 출력 노드에 상기 제 1 비트 라인 및 상기 제 2 비트 라인을 커플링하고 제 2 상태에서는 상기 제 1 출력 노드 및 상기 제 2 출력 노드를 분리하도록 구성되는 제 1 트랜지스터 및 제 2 트랜지스터; 및 각각 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 커플링되는 게이트들을 갖고 상기 제 2 출력 노드 및 상기 제 1 출력 노드의 전류 경로들에 커플링되며, 상기 제 2 상태 동안 활성화되도록 구성되는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 전류 래치형 감지 증폭기를 포함할 수 있다.

다른 실시예는 감지 증폭기에 초기 차동 전압을 공급하기 위해 제 1 상태에서 상기 감지 증폭기의 제 1 출력 노드에 제 1 비트 라인을 그리고 상기 감지 증폭기의 제 2 출력 노드에 제 2 비트 라인을 커플링하는 단계; 제 2 상태 동안 상기 제 1 출력 노드로부터 상기 제 1 비트 라인을 그리고 상기 제 2 출력 노드로부터 상기 제 2 비트 라인을 디커플링하는 단계; 및 상기 제 2 상태에서 상기 제 2 비트 라인 상의 전압을 기초로 상기 제 1 출력 노드를 그리고 상기 제 1 비트 라인 상의 전압을 기초로 상기 제 2 출력 노드를 방전시킴으로써 상기 초기 차동 전압을 증폭시키는 단계를 포함하는, 두 비트 라인들 간의 차이를 감지하는 방법에 관한 것이다.

다른 실시예는 감지 증폭기에 초기 차동 전압을 공급하기 위해 제 1 상태에서 상기 감지 증폭기의 제 1 출력 노드에 제 1 비트 라인을 그리고 상기 감지 증폭기의 제 2 출력 노드에 제 2 비트 라인을 커플링하기 위한 수단; 제 2 상태 동안 상기 제 1 출력 노드로부터 상기 제 1 비트 라인을 그리고 상기 제 2 출력 노드로부터 상기 제 2 비트 라인을 디커플링하기 위한 수단; 및 상기 제 2 상태에서 상기 제 2 비트 라인 상의 전압을 기초로 상기 제 1 출력 노드를 그리고 상기 제 1 비트 라인 상의 전압을 기초로 상기 제 2 출력 노드를 방전시킴으로써 상기 초기 차동 전압을 증폭시키기 위한 수단을 포함하는, 두 비트 라인들 간의 차이를 감지하기 위한 장치에 관한 것이다.

다른 실시예는 감지 증폭기에 초기 차동 전압을 공급하기 위해 제 1 상태에서 상기 감지 증폭기의 제 1 출력 노드에 제 1 비트 라인을 그리고 상기 감지 증폭기의 제 2 출력 노드에 제 2 비트 라인을 커플링하기 위한 단계; 제 2 상태 동안 상기 제 1 출력 노드로부터 상기 제 1 비트 라인을 그리고 상기 제 2 출력 노드로부터 상기 제 2 비트 라인을 디커플링하기 위한 단계; 및 상기 제 2 상태에서 상기 제 2 비트 라인 상의 전압을 기초로 상기 제 1 출력 노드를 그리고 상기 제 1 비트 라인 상의 전압을 기초로 상기 제 2 출력 노드를 방전시킴으로써 상기 초기 차동 전압을 증폭시키기 위한 단계를 포함하는, 두 비트 라인들 간의 차이를 감지하는 방법에 관한 것이다.

실시예들 및 그에 수반되는 이점들 중 다수의 이점의 더욱 완벽한 이해는 이들이 실시예들의 한정이 아닌 예시만을 위해 제시되는 첨부 도면들과 관련하여 고려되는 경우의 다음의 상세한 설명을 참조로 더 잘 이해될 때 쉽게 달성될 것이다.
도 1은 종래의 전류 래치형 감지 증폭기(CLSA)를 나타낸다.
도 2는 다른 종래의 전류 래치형 감지 증폭기(CLSA)를 나타낸다.
도 3은 적어도 일 실시예에 따른 전류 래치형 감지 증폭기(CLSA)를 나타낸다.
도 4는 예시적인 방법에 대한 흐름도를 나타낸다.

특정 실시예들에 관련된 다음의 설명 및 관련 도면들에서 양상들이 개시된다. 본 발명의 범위를 벗어나지 않으면서 대안적인 실시예들이 안출될 수 있다. 추가로, 잘 알려진 엘리먼트들은 개시된 실시예들의 관련 세부항목들을 모호하게 하지 않도록 상세히 설명되지 않거나 생략될 것이다.

"예시적인"이라는 단어는 본 명세서에서 "예시, 실례 또는 예증으로서 쓰이는 것"을 의미하는데 사용된다. 본 명세서에서 "예시적인" 것으로서 설명되는 어떠한 실시예도 다른 실시예들에 비해 반드시 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, "실시예들"이라는 용어는 모든 실시예들이 개시된 특징, 이점 또는 동작 모드를 포함할 것을 요구하는 것은 아니다.

본 명세서에서 사용되는 용어는 특정 실시예들을 설명할 목적일 뿐이며 실시예들의 한정인 것으로 의도되지는 않는다. 본 명세서에서 사용되는 바와 같이, "하나의"("a", "an" 및 "the")라는 단수 형태들은 문맥상 명백하게 달리 표시하지 않는 한, 복수 형태들도 포함하는 것으로 의도된다. 또한, "포함하는"("comprises", "comprising,", "includes" 및/또는 "including")이라는 용어들은 본 명세서에서 사용될 때, 언급되는 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그보다 많은 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하는 것은 아닌 것으로 이해될 것이다.

또한, 많은 실시예들은 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 동작들의 시퀀스들에 관해 설명된다. 본 명세서에서 설명되는 다양한 동작들은 특정 회로들(예를 들어, 주문형 집적 회로(ASIC: application specific integrated circuit)들)에 의해, 하나 또는 그보다 많은 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이 둘의 조합에 의해 수행될 수 있는 것으로 인식될 것이다. 추가로, 본 명세서에서 설명되는 동작들의 이러한 시퀀스는 실행시 연관된 프로세서로 하여금 본 명세서에서 설명되는 기능을 수행하게 할 대응하는 한 세트의 컴퓨터 명령들이 저장된 임의의 형태의 컴퓨터 판독 가능 저장 매체 내에 그 전체가 구현되는 것으로 간주될 수 있다. 따라서 실시예들의 다양한 양상들은 다수의 다양한 형태들로 구현될 수 있으며, 이들 모두 청구 대상의 범위 내에 있는 것으로 여겨졌다. 또한, 본 명세서에서 설명되는 실시예들 각각에 대해, 이러한 임의의 실시예들의 대응하는 형태는 본 명세서에서, 예를 들어 설명되는 동작을 수행"하도록 구성된 로직"으로서 설명될 수 있다.

도 3은 적어도 일 실시예에 따른 이중 감지 전류 래치 감지 증폭기(DSCLSA: dual sensing current latch sense amplifier)(300)를 나타낸다. 도 3을 참조하면, DSCLSA(300)는 NMOS 트랜지스터들(N1-N5), PMOS 트랜지스터들(P1-P4) 및 커패시터들(C1, C2)을 포함한다. DSCLSA(300)는 차동 비트 라인 입력들(BIT, BITB)을 수신하고, 신호(SENSE)를 감지하며, 전원 전압(Vdd)에 커플링된다. 앞에서 논의된 바와 같이, 비트 라인들은 메모리 어레이의 다수의 비트 셀들에 커플링될 수 있다. 비트 셀이 판독되는 것으로 선택된 이후의 적절한 시간에 감지 신호(SENSE)가 트리거될 수 있도록 메모리 판독 동작이 DSCLSA(300)에 협조될 수 있다. 메모리 어드레싱, 판독 및 기록 동작들을 위한 다양한 제어 회로들은 잘 알려져 있으며 본 명세서에서는 설명되지 않을 것이다.

도 3에 예시된 바와 같이, DSCLSA(300)가 트리거되기 전에 (차동 증폭기로 간주될 수 있는) 교차 커플링된 반전된 증폭기들(P1/N3, P2/N4)의 드레인 단자의 sout 및 soutb에 그리고 각각 PMOS 트랜지스터들(P1, P2)의 게이트들에 BIT/BITB 사이의 임의의 차동 전압이 제공된다. sout 및 soutb에서의 차동 전압은 또한 NMOS 트랜지스터들(N3, N4)의 게이트들에 제공된다.

도 3을 참조하면, 비트 라인(BIT, BITB)의 전압 차는 또한 NMOS 트랜지스터들(N1, N2)의 게이트들에 각각 인가되며, 또한 PMOS 트랜지스터들(P3, P4)의 소스 입력들에 각각 인가된다. 감지 신호(SENSE)는 NMOS 트랜지스터(N5) 및 PMOS 트랜지스터들(P3, P4)의 게이트들에 인가된다. 이제 더 상세히 설명되는 바와 같이, DSCLSA(300)는 sout 및 soutb에서의 전압 차를 두 가지 서로 다른 방식들로 증폭시킬 수 있기 때문에 DSCLSA(300)는 "이중 감지형"이며, 이는 서로 보강하고 DSCLSA(300)의 감도를 증가시킨다.

DSCLSA(300)를 트리거하기 전에 제 1 상태에서, 감지 신호(SENSE)가 로우 로직 레벨 또는 로직 "0"일 때, 적어도 부분적으로는 노드들(sout, soutb) 사이에 차동 전압이 이미 발생했을 수도 있는 것으로 인식될 것이다. 이는 감지 신호(SENSE)가 더 낮은 로직 레벨로 설정될 때 PMOS 트랜지스터들(P3, P4)이 게이트됨으로써, BIT를 노드(sout)에 그리고 BITB를 노드(soutb)에 커플링하기 때문이다.

DSCLSA(300)가 트리거될 때 제 2 상태에서는, 감지 신호(SENSE)가 더 낮은 로직 레벨에서 더 높은 로직 레벨 또는 "1"로 전이한다. PMOS 트랜지스터들(P3, P4)은 "오프" 상태로 전이하는 반면, NMOS 트랜지스터(N5)는 "온" 상태로 전이한다. 위에서 언급한 바와 같이, 차동 비트 라인 입력들(BIT, BITB)은 NMOS 트랜지스터들(N1, N2)의 게이트들에 커플링된다. 이에 따라, 트랜지스터(N5)가 온 상태로 전환될 때, NMOS 트랜지스터들(N1, N2)의 게이트들에 인가되는 차동 전압은 각각 N1과 N2에서 서로 다른 전류들을 야기한다. NMOS 트랜지스터들(N1, N2)에서의 서로 다른 전류들은 각각 트랜지스터들(N3, N4)을 통해 커패시터들(C1, C2)을 반전시킴으로써 노드들(sout, soutb)에서의 차동 전압을 증가시킨다.

따라서 DSCLSA(300)에 의해 증폭되는 sout와 soutb에서의 전압 차는 감지 신호(SENSE)가 더 높은 로직 레벨로 전이할 때 결정된 차동 전압을 향상시키는, 더 낮은 로직 레벨에서 더 높은 로직 레벨로의 감지 신호(SENSE)의 전이 이전에 발생하는 초기 차동 전압을 기초로 한다. 또한, 종래의 CLSA(100)에 비해, 컴포넌트들의 수 증가 없이 그리고 DSCLSA(300)의 레이아웃에 사용된 면적의 증가 없이 향상된 감도의 DSCLSA(300)가 제공된다. 추가로, 도 2의 CLSA(200) 내에 존재하는 제 5 PMOS 트랜지스터 및 제 6 PMOS 트랜지스터(P5, P6)가 DSCLSA(300) 내에 포함될 필요가 없다. 따라서 DSCLSA(300)는 도 2의 CLSA(200)에 비해 물리적 공간을 덜 차지하고 전력을 덜 사용하며 누설이 더 적을 수 있다.

예를 들어, 도 3을 참조하면, 감지 신호(SENSE)가 더 낮은 로직 레벨로 설정되고, BITB에서의 비트 라인 전압은 BIT에서의 비트 라인 전압과 동일하다고 가정한다. 다음에, 메모리 동작 동안 BITB에서의 비트 라인 전압은 주어진 양(예를 들어, 20㎷)으로 하락한다고 가정한다. BIT 및 BITB 비트 라인 전압들은 감지 신호(SENSE)가 더 높은 로직 레벨로 전이할 때까지 각각 PMOS 트랜지스터들(P4, P3)을 통과한다. 따라서 감지 신호(SENSE)가 더 높은 로직 레벨로 전이하기 전에 sout 및 soutb가 서로 다른 전압들로 설정된다. 예를 들어, 이는 감지 신호(SENSE)에 의해 DSCLSA(300)가 트리거되고 출력(sout, soutb)이 판독되기 이전의 판독 동작 동안일 수 있다. 또한, 더 높은 로직 레벨로의 감지 신호(SENSE)의 전이 이전에 트랜지스터(N5)가 비-전도 또는 "오프" 상태가 될 것이므로, C1 및 C2는 각각 N1/N3 및 N4/N2를 통하는 방전 경로를 갖지 않는 것으로 인식될 것이다.

신호(SENSE)가 더 높은 로직 레벨로 전이하여 DSCLSA(300)를 트리거하면, 트랜지스터들(P3, P4)은 오프 상태로 전환되고, 트랜지스터(N5)는 온 상태로 전환됨으로써, 커패시터들(C1, C2)에 각각 트랜지스터(N5)를 통하는 전류 경로 및 트랜지스터들(N1/N3, N2/N4)을 통하는 방전 경로가 제공된다. 추가로, sout와 soutb 사이에 이미 발생한 전압 차가 N1 및 N2의 게이트들에 제공된다. N1 및 N2의 게이트들에서의 이러한 차동 전압은 N1과 N2를 통해 서로 다른 전류들이 흐르게 하며, 이는 차동 입력들(BIT, BITB) 상의 전압들이 서로 다르다면 N1 및 N2의 게이트들을 통하는 전류가 서로 다를 것이므로 sout 및 soutb에서의 초기 전압 차를 보강한다. 커패시터들(C1, C2)이 서로 다른 레이트들로 방전될 것이므로 N1/N3과 N2/N4를 통하는 서로 다른 전류 흐름들은 출력 노드들(sout, soutb) 간의 전압 차가 증가하게 할 것이다.

예를 들어 제 1 상태에서는, 위에서 논의된 바와 같이 DSCLSA(300)가 트리거되기 전에 BIT와 BITB 간의 차는 20㎷라고 가정한다. 트랜지스터들(P3, P4)은 모두 온 상태이므로 이러한 초기 전압 차가 sout 및 soutb에 제공될 것이다. 구체적으로, BIT 상의 전압은 트랜지스터(P4)를 통해 노드(sout)에 커플링될 것이고 BITB 상의 전압은 트랜지스터(P3)를 통해 노드(soutb)에 커플링될 것이다. 제 2 상태에서, DSCLSA(300)가 트리거되면(즉, SENSE가 하이 레벨로 전이하면), 트랜지스터(N5)는 온 상태로 전환되고 N1와 N2를 통해 전류가 흐를 수 있다. BIT 상에서의 더 높은 전압 때문에, N2를 통해 흐르는 전류는 N1의 전류보다 더 클 것이다. 노드(soutb)에 커플링된 C2 상의 전하는 노드(sout)에 커플링된 C1보다 더 높은 레이트로 방전될 것이므로, 이는 결국 soutb와 sout 사이에 이미 설정된 차이를 강화할 것이다.

따라서 2개의 별개의 상태들(즉, SENSE가 하이 레벨로 전이하기 전과 후 모두)에 의한 비트 라인 전압 차에 응답하여 sout과 soutb에서의 전압 차가 발생할 수 있다. 이는 감지 증폭기의 레이아웃 면적을 증가시킬 수 있는 (예를 들어, 도 2에서와 같은) 추가 트랜지스터들을 포함하지 않으면서 달성된다.

실시예들은 본 명세서에 개시된 프로세스들, 기능들 및/또는 알고리즘들을 수행하기 위한 다양한 방법들을 포함할 수 있는 것으로 인식될 것이다. 예를 들어, 도 4에 예시된 바와 같이, 실시예는 감지 증폭기에서 전압 차를 감지하는 방법을 포함할 수 있다. 예를 들어, 이 방법은 감지 증폭기에 초기 차동 전압을 공급하기 위해 제 1 상태에서 제 1 출력 노드(예를 들어, sout)에 제 1 비트 라인(예를 들어, BIT)을 그리고 제 2 출력 노드(soutb)에 제 2 비트 라인(예를 들어, BITB)을 커플링하는 단계를 포함할 수 있다(블록(402)). 제 2 상태 동안, 제 1 비트 라인이 제 1 출력 노드로부터 디커플링되고 제 2 비트 라인이 제 2 출력 노드로부터 디커플링된다(블록(404)). 그 다음, 제 2 상태에서 제 2 비트 라인(BITB) 상의 전압을 기초로 제 1 출력 노드(sout)를 그리고 제 1 비트 라인 상의 전압을 기초로 제 2 출력 노드(soutb)를 방전시킴으로써 (sout와 soutb 사이의) 초기 차동 전압이 증폭될 수 있다(블록(406)). 위에서 논의된 바와 같이, 제 2 상태에서 트랜지스터들(P3, P4)은 교차 커플링된 인버터들(P1/N3, P2/N4)의 출력 노드들/게이트들로부터 비트 라인들을 디커플링하며, 이는 공통 출력/게이트들에 임의의 차동 전압을 남긴다. 또한, 제 2 상태 동안에 트랜지스터(N5)가 활성화되며, 이는 P1 또는 P2가 게이트 오프된다면 인버터들을 통해 또는 적어도 N3/N4를 통해 전류가 흘러 출력 노드들을 방전시킬 수 있다는 점에서 감지 증폭기를 활성화한다. 기본적으로, 더 높은 전압 노드(sout/soutb)와 직렬로 커플링된 트랜지스터(N1 /N2)의 게이트에 (초기 차동 전압의) 더 낮은 전압이 인가될 것이고 더 낮은 전압 노드(sout/soutb)와 직렬로 커플링된 트랜지스터(N1/N2)의 게이트에 더 높은 전압이 인가될 것이므로, 전압 차는 증폭될 것이다. 따라서 출력 노드들의 전류 경로에 있는 트랜지스터들의 게이트들에 반대의 차동 전압이 인가된다.

도 4의 흐름도에 예시된 방법은 단지 일 실시예일 뿐이며 다양한 실시예들을 설명된 예들로 한정하는 것으로 의도되지는 않는 것으로 인식될 것이다. 예를 들어, 본 명세서에서 논의된 다른 기능 양상들/동작들의 시퀀스가 이미 설명된 동작들에 대한 대안들을 포함하여 도 4와 관련하여 논의된 동작들에 추가될 수 있다.

해당 기술분야에서 통상의 지식을 가진 자들은 정보 및 신호들이 다양한 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 지시들, 정보, 신호들, 비트들, 심벌들 및 칩들은 전압들, 전류들, 전자파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.

또한, 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합들로 구현될 수 있든 것으로 인식될 것이다. 이러한 하드웨어와 소프트웨어의 상호 호환성을 명확히 설명하기 위해, 각종 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능과 관련하여 위에서 설명되었다. 이러한 기능이 하드웨어로 구현되는지 아니면 소프트웨어로 구현되는지는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 좌우된다. 해당 기술분야에서 통상의 지식을 가진 자들은 설명된 기능을 특정 애플리케이션마다 다른 방식들로 구현할 수도 있지만, 이러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.

하나 또는 그보다 많은 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 이 기능들은 컴퓨터 판독 가능 매체 상에 하나 또는 그보다 많은 명령들 또는 코드로서 저장되거나 이를 통해 전송될 수 있다. 컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체를 모두 포함한다. 저장 매체는 컴퓨터에 의해 액세스 가능한 임의의 이용 가능한 매체일 수 있다. 한정이 아닌 예시로, 이러한 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM, CD-ROM, 플래시 드라이브와 같은 고체 상태 메모리, 또는 다른 광 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들이나 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하는데 사용될 수 있으며 컴퓨터에 의해 액세스 가능한 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체로 적절히 지칭된다. 본 명세서에서 사용된 것과 같은 디스크(disk 및 disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루레이 디스크(blu-ray disc)를 포함하며, 디스크(disk)들은 보통 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 데이터를 레이저들에 의해 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야 한다.

예를 들어 도 3에 예시된 것과 같은 감지 증폭기들은 모바일 전화, 휴대용 컴퓨터, 핸드헬드 개인 통신 시스템(PCS: hand-held personal communication system) 유닛, 개인 디지털 보조기기(PDA)들과 같은 휴대용 데이터 유닛들, GPS 가능 디바이스들, 네비게이션 디바이스들, 셋톱박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침(meter reading) 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터나 컴퓨터 명령들을 저장 또는 검색하는 임의의 다른 디바이스, 또는 이들의 임의의 조합 내에 포함될 수 있는 것으로 인식될 것이다. 따라서 실시예들은 본 명세서에 개시된 것과 같은 감지 증폭기들을 포함하는 임의의 디바이스를 포함할 수 있다.

또한, 메모리 디바이스들에 대한 다양한 실시예들은 본 명세서에 개시된 바와 같은 다수의 감지 증폭기들을 포함할 수 있는 것으로 인식될 것이다. 따라서 상기 개시의 부분들이 감지 증폭기를 별개로 논의하더라도, 다양한 실시예들은 메모리 셀들의 어레이들과 다수의 감지 증폭기들을 포함하는 메모리 디바이스들과 같은, 감지 증폭기가 통합되는 디바이스들을 포함할 수 있는 것으로 인식될 것이다.

위에서 개시된 디바이스들과 방법들은 컴퓨터 판독 가능 매체 상에 저장된 GDSII 및 GERBER 컴퓨터 파일들로 설계 및 구성될 수 있다. 그리고 이러한 파일들은 이러한 파일들을 기초로 디바이스들을 제작하는 제작 핸들러에 제공된다. 결과물들은 다음에 반도체 다이로 절단되어 반도체 칩으로 패키지화되는 반도체 웨이퍼들이다. 다음에 칩들은 위에서 설명된 디바이스들에 이용된다.

이에 따라, 실시예들은 프로세서에 의해 실행될 때 프로세서 및 임의의 다른 협력 엘리먼트들을, 본 명세서에서 설명된 기능들을 명령들에 의해 제공되는 대로 수행하기 위한 기계로 변환하는 명령들을 구현하는 기계 판독 가능 매체 또는 컴퓨터 판독 가능 매체를 포함할 수 있다. 따라서 본 발명의 범위는 설명된 예시들로 한정되지 않으며, 본 명세서에서 설명된 기능을 수행하기 위한 임의의 수단이 실시예들에 포함된다.

상기의 개시는 예시적인 실시예들을 보여주지만, 본 발명의 범위를 벗어나지 않으면서 첨부된 청구항들에 의해 정의된 대로 다양한 변경들 및 수정들이 이루어질 수 있다는 점에 유의해야 한다. 본 명세서에서 설명된 실시예들에 따른 기능들, 단계들 및/또는 동작들은 어떠한 특정 순서로 수행될 필요는 없다. 더욱이, 실시예들의 엘리먼트들은 단수로 설명 또는 청구될 수 있지만, 단수로의 한정이 명시적으로 언급되지 않는 한 다수가 고려된다.

Claims

장치로서,
전류 래치형(latched) 감지 증폭기를 포함하고,
상기 전류 래치형 감지 증폭기는,
제 1 비트 라인에 커플링된 제 1 소스 및 입력 감지 신호를 수신하도록 구성된 제 1 게이트를 가지는 제 1 트랜지스터 ― 상기 제 1 트랜지스터는 상기 입력 감지 신호가 제 1 로직 레벨(a first logic level)인 경우 상기 제 1 비트 라인의 제 1 전압에 기초하여 제 1 출력 노드에 제 1 초기 전압을 공급하고, 상기 입력 감지 신호가 제 2 로직 레벨(a second logic level)인 경우 상기 제 1 비트 라인으로부터 상기 제 1 출력 노드를 분리하도록 구성됨 ―;
제 2 비트 라인에 커플링된 제 2 소스 및 상기 입력 감지 신호를 수신하도록 구성된 제 2 게이트를 가지는 제 2 트랜지스터 ― 상기 제 2 트랜지스터는 상기 입력 감지 신호가 상기 제 1 로직 레벨인 경우 상기 제 2 비트 라인의 제 2 전압에 기초하여 제 2 출력 노드에 제 2 초기 전압을 공급하고, 상기 입력 감지 신호가 상기 제 2 로직 레벨인 경우 상기 제 2 비트 라인으로부터 상기 제 2 출력 노드를 분리하도록 구성됨 ―;
상기 제 2 비트 라인 및 상기 제 2 트랜지스터에 직접 커플링된 제 3 게이트를 가지는 제 3 트랜지스터 ― 상기 제 3 트랜지스터는 상기 입력 감지 신호가 상기 제 2 로직 레벨인 경우 상기 제 1 출력 노드를 방전하도록 구성됨 ―;
상기 제 1 비트 라인 및 상기 제 1 트랜지스터에 직접 커플링된 제 4 게이트를 가지는 제 4 트랜지스터 ― 상기 제 4 트랜지스터는 상기 입력 감지 신호가 상기 제 2 로직 레벨인 경우 상기 제 2 출력 노드를 방전하도록 구성됨 ―; 및
상기 입력 감지 신호를 수신하도록 구성된 제 5 게이트를 가지는 제 5 트랜지스터 ― 상기 제 5 트랜지스터는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터와 커플링됨 ― 를 포함하는,
장치.
제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 p-타입 메탈 산화물 반도체(PMOS) 트랜지스터들인,
장치.
제 1 항에 있어서,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 n-타입 메탈 산화물 반도체(NMOS) 트랜지스터들인,
장치.
제 1 항에 있어서,
상기 제 1 초기 전압과 상기 제 2 초기 전압 간의 차이(difference)는 초기 차동 전압(initial differential voltage)에 대응하고,
상기 제 2 비트 라인의 제 1 값에 응답하여 상기 제 1 출력 노드를 방전시키고 상기 제 1 비트 라인의 제 2 값에 응답하여 상기 제 2 출력 노드를 방전시킴으로써 상기 입력 감지 신호가 상기 제 2 로직 레벨을 가지는 경우, 상기 초기 차동 전압이 증폭되는,
장치.
제 1 항에 있어서,
상기 제 5 트랜지스터는 상기 입력 감지 신호가 상기 제 1 로직 레벨인 경우 상기 제 3 트랜지스터를 통하는 제 1 전류 흐름 및 상기 제 4 트랜지스터를 통하는 제 2 전류 흐름을 방지하도록 구성되고,
상기 제 5 트랜지스터는 상기 입력 감지 신호가 상기 제 2 로직 레벨인 경우 상기 제 3 트랜지스터를 통하는 상기 제 1 전류 흐름 및 상기 제 4 트랜지스터를 통하는 상기 제 2 전류 흐름을 허용하도록 구성되는,
장치.
제 1 항에 있어서,
상기 제 5 트랜지스터는 n-타입 메탈 산화물 반도체(NMOS) 트랜지스터를 포함하는,
장치.
제 1 항에 있어서,
상기 전류 래치형 감지 증폭기는,
상기 제 1 출력 노드에 커플링된 제 1 커패시터― 상기 제 1 커패시터는 상기 입력 감지 신호가 상기 제 1 로직 레벨인 경우 상기 제 3 트랜지스터를 통하는 비-전도성(non-conductive)인 제 1 방전 경로를 가짐 ―; 및
상기 제 2 출력 노드에 커플링된 제 2 커패시터― 상기 제 2 커패시터는 상기 입력 감지 신호가 상기 제 1 로직 레벨인 경우 상기 제 4 트랜지스터를 통하는 비-전도성인 제 2 방전 경로를 가짐 ―를 더 포함하는,
장치.
삭제
제 1 항에 있어서,
상기 제 1 로직 레벨은 로우 로직 레벨(low logic level)이고, 상기 입력 감지 신호는 프리차지(precharge) 동작에 대응하는 제 1 상태 동안 상기 제 1 로직 레벨을 갖는,
장치.
제 1 항에 있어서,
상기 제 2 로직 레벨은 하이 로직 레벨(high logic level)인, 상기 입력 감지 신호는 제 2 상태의 트리거링에 응답하여 상기 제 1 로직 레벨에서 상기 제 2 로직 레벨로 변화하는,
장치.
제 1 항에 있어서,
상기 전류 래치형 감지 증폭기는 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 모바일 전화, 휴대용 컴퓨터, 핸드헬드 개인 통신 시스템(PCS: hand-held personal communication system) 유닛들, 통신 디바이스, 개인 디지털 보조기기(PDA: personal digital assistant), 고정 위치 데이터 유닛, 컴퓨터 또는 그들의 조합을 포함하는 전자 디바이스에 통합되는,
장치.
제 1 항에 있어서,
상기 전류 래치형 감지 증폭기는 복수의 감지 증폭기들을 포함하는 메모리 어레이에 통합되는,
장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
2 개의 비트 라인들 사이의 차이(differential)를 감지하기 위한 장치로서,
감지 증폭기의 제 1 출력 노드로부터 제 1 비트 라인을 분리하고, 상기 제 1 비트 라인의 제 1 전압에 기초하여 상기 제 1 출력 노드에 제 1 초기 전압을 공급하기 위한 수단 ― 상기 제 1 초기 전압은 입력 감지 신호가 제 1 로직 레벨인 경우 상기 제 1 출력 노드에 공급되고, 상기 제 1 비트 라인은 상기 입력 감지 신호가 제 2 로직 레벨인 경우 상기 제 1 출력 노드로부터 분리됨 ―;
감지 증폭기의 제 2 출력 노드로부터 제 2 비트 라인을 분리하고, 상기 제 2 비트 라인의 제 2 전압에 기초하여 상기 제 2 출력 노드에 제 2 초기 전압을 공급하기 위한 수단 ― 상기 제 2 초기 전압은 상기 입력 감지 신호가 상기 제 1 로직 레벨인 경우 상기 제 2 출력 노드에 공급되고, 상기 제 2 비트 라인은 상기 입력 감지 신호가 상기 제 2 로직 레벨인 경우 분리되고, 상기 제 1 전압은 상기 제 2 전압에 대해 독립적임 ―;
상기 제 2 출력 노드에 제 2 초기 전압을 공급하기 위한 수단에 커플링된 상기 제 1 출력 노드를 방전하기 위한 제 1 수단 ― 상기 방전하기 위한 제 1 수단은 상기 제 2 비트 라인의 상기 제 2 전압에 기초하여 작동됨 ―;
상기 제 1 출력 노드에 제 1 초기 전압을 공급하기 위한 수단에 커플링된 상기 제 2 출력 노드를 방전하기 위한 제 2 수단 ― 상기 방전하기 위한 제 2 수단은 상기 제 1 비트 라인의 상기 제 1 전압에 기초하여 작동됨 ―; 및
상기 입력 감지 신호에 기초하여 방전 경로를 제공하고, 그리고 상기 방전하기 위한 제 1 수단 및 상기 방전하기 위한 제 2 수단에 커플링되는 스위칭하기 위한 수단
을 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 제 1 출력 노드의 제 1 방전 및 상기 제 2 출력 노드의 제 2 방전은 상기 제 1 출력 노드 및 상기 제 2 출력 노드 사이의 차동 전압(differetial voltage)을 증폭시키는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 제 1 로직 레벨은 로우 로직 레벨이고, 상기 입력 감지 신호는 프리차지 동작에 대응하는 제 1 상태 동안 상기 제 1 로직 레벨을 갖는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 제 2 로직 레벨은 하이 로직 레벨이고, 상기 입력 감지 신호는 제 2 상태의 트리거링에 응답하여 상기 제 1 로직 레벨에서 상기 제 2 로직 레벨로 변화하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 제 1 출력 노드로부터 상기 제 1 비트 라인을 분리하고 상기 제 1 출력 노드에 제 1 초기 전압을 공급하기 위한 수단은 제 1 p-타입 메탈 산화물 반도체(PMOS) 트랜지스터를 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 24 항에 있어서,
상기 제 2 출력 노드로부터 상기 제 2 비트 라인을 분리하고 상기 제 2 출력 노드에 제 2 초기 전압을 공급하기 위한 수단은 제 2 PMOS 트랜지스터를 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 방전하기 위한 제 1 수단은 제 1 n-타입 메탈 산화물 반도체(NMOS) 트랜지스터를 포함하고,
상기 스위칭하기 위한 수단은 제 2 NMOS 트랜지스터를 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 제 1 출력 노드에 제 1 초기 전압을 공급하기 위한 수단, 상기 제 2 출력 노드에 제 2 초기 전압을 공급하기 위한 수단, 상기 방전하기 위한 제 1 수단 및 상기 방전하기 위한 제 2 수단은 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 모바일 전화, 휴대용 컴퓨터, 핸드헬드 개인 통신 시스템(PCS) 유닛들, 통신 디바이스, 개인 디지털 보조기기(PDA), 고정 위치 데이터 유닛, 컴퓨터 또는 그들의 조합을 포함하는 전자 디바이스에 통합되는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 20 항에 있어서,
상기 제 1 출력 노드에 제 1 초기 전압을 공급하기 위한 수단, 상기 제 2 출력 노드에 제 2 초기 전압을 공급하기 위한 수단, 상기 방전하기 위한 제 1 수단 및 상기 방전하기 위한 제 2 수단은 메모리 어레이에 통합되는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 1 항에 있어서,
상기 제 3 트랜지스터는 상기 제 2 비트 라인의 상기 제 2 전압에 응답하여 작동되는,
장치.
제 1 항에 있어서,
상기 제 3 트랜지스터의 상기 제 3 게이트는 상기 제 2 트랜지스터에 커플링된,
장치.
제 1 항에 있어서,
제 1 인버터 및 제 2 인버터를 더 포함하고,
상기 제 1 인버터 및 상기 제 2 인버터는 교차로 커플링되고, 상기 제 1 인버터는 공급 전압의 하이-전압 버스 및 상기 제 3 트랜지스터 사이에 커플링되고, 상기 제 2 인버터는 상기 공급 전압의 상기 하이-전압 버스 및 상기 제 4 트랜지스터 사이에 커플링되는,
장치.
제 1 항에 있어서,
제 6 트랜지스터 및 제 7 트랜지스터를 더 포함하고,
상기 제 1 출력 노드는 상기 제 6 트랜지스터 및 상기 제 7 트랜지스터 사이에 커플링되는,
장치.
제 32 항에 있어서,
상기 제 6 트랜지스터는 전원(power supply)에 커플링되고, 상기 제 7 트랜지스터는 상기 제 1 출력 노드 및 제 3 트랜지스터 사이에 커플링되는,
장치.
제 32 항에 있어서,
상기 제 6 트랜지스터는 p-타입 메탈 산화물 반도체(PMOS) 트랜지스터이고, 상기 제 7 트랜지스터는 n-타입 메탈 산화물 반도체(NMOS) 트랜지스터인,
장치.
제 32 항에 있어서,
상기 제 6 트랜지스터의 제 6 게이트 및 상기 제 7 트랜지스터의 제 7 게이트는 상기 제 2 트랜지스터에 커플링되고, 상기 제 2 출력 노드에 커플링되는,
장치.
제 4 항에 있어서,
상기 제 5 트랜지스터는 접지(ground)에 커플링된,
장치.
제 5 항에 있어서,
상기 제 5 트랜지스터는 상기 입력 감지 신호에 기초하여 작동되고, 상기 제 5 트랜지스터는 상기 제 3 트랜지스터를 통하는 상기 제 1 전류 흐름에 대해 접지로의 제 1 경로를 제공하고, 상기 제 4 트랜지스터를 통하는 상기 제 2 전류 흐름에 대해 접지로의 제 2 경로를 제공하는,
장치.
제 20 항에 있어서,
상기 제 1 출력 노드의 제 1 방전 및 상기 제 2 출력 노드의 제 2 방전을 가능하게 하기 위한 수단을 더 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 38 항에 있어서,
상기 제 1 방전 및 제 2 방전을 가능하게 하기 위한 수단은 n-타입 메탈 산화물 반도체(NMOS) 트랜지스터를 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 38 항에 있어서,
상기 제 1 방전 및 제 2 방전을 가능하게 하기 위한 수단은 접지로 커플링되는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 38 항에 있어서,
상기 제 1 방전 및 제 2 방전을 가능하게 하기 위한 수단은 상기 제 1 출력 노드를 방전하기 위한 제 1 수단 및 상기 제 2 출력 노드를 방전하기 위한 제 2 수단에 커플링되는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.
제 24 항에 있어서,
상기 제 2 출력 노드를 방전하기 위한 제 2 수단은 n-타입 메탈 산화물 반도체 (NMOS) 트랜지스터를 포함하는,
2 개의 비트 라인들 사이의 차이를 감지하기 위한 장치.