JP2013522809A - デュアルセンシング電流ラッチセンス増幅器 - Google Patents
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Abstract
Description
BIT 差分ビット線入力
BIT 差動入力
BITB 差分ビット線入力
BITB 差動入力
C1 キャパシタ
C2 キャパシタ
N1 NMOSトランジスタ
N1 トランジスタ
N2 NMOSトランジスタ
N2 トランジスタ
N3 NMOSトランジスタ
N3 トランジスタ
N4 NMOSトランジスタ
N4 トランジスタ
N5 NMOSトランジスタ
N5 トランジスタ
P1 PMOSトランジスタ
P1 トランジスタ
P2 PMOSトランジスタ
P2 トランジスタ
P3 PMOSトランジスタ
P3 トランジスタ
P4 PMOSトランジスタ
P4 トランジスタ
P5 PMOSトランジスタ
P5 トランジスタ
P6 PMOSトランジスタ
P6 トランジスタ
sa ノード
sab ノード
SENSE センス信号
sout 出力ノード
soutb 出力ノード
Vdd 電源電圧
Claims (35)
- 電流ラッチセンス増幅器であって、
第1のビット線および第2のビット線にそれぞれ結合された第1のトランジスタおよび第2のトランジスタであって、前記第1のトランジスタおよび前記第2のトランジスタが、第1の段階において前記第1のビット線および前記第2のビット線を前記センス増幅器の第1の出力ノードおよび第2の出力ノードに結合し、第2の段階において前記第1の出力ノードおよび前記第2の出力ノードを隔離するように構成された、第1のトランジスタおよび第2のトランジスタと、
前記第1のビット線および前記第2のビット線に結合されたゲートを有し、それぞれ前記第1の出力ノードの電流経路および前記第2の出力ノードの電流経路に結合され、前記第2の段階中に活動化されるように構成された第3のトランジスタおよび第4のトランジスタと
を含む電流ラッチセンス増幅器。 - 前記第1のトランジスタおよび前記第2のトランジスタがPMOSトランジスタである、請求項1に記載のセンス増幅器。
- 前記第3のトランジスタおよび前記第4のトランジスタがNMOSトランジスタである、請求項2に記載のセンス増幅器。
- センス入力に結合されたゲートを有し、前記第3のトランジスタおよび前記第4のトランジスタと電源電圧の低電圧バスとの間に結合された第5のトランジスタであって、前記第5のトランジスタが、前記第1の段階中に前記第3のトランジスタおよび前記第4のトランジスタを通る電流の流れを妨げ、前記第2の段階中に前記第3のトランジスタおよび前記第4のトランジスタを通る電流の流れを許すように構成された、第5のトランジスタ
をさらに含む、請求項3に記載のセンス増幅器。 - 交差結合された第1のインバータおよび第2のインバータであって、前記第1のインバータが前記電源電圧の高電圧バスと前記第3のトランジスタとの間に結合され、前記第2のインバータが前記電源電圧の前記高電圧バスと前記第4のトランジスタとの間に結合された、第1のインバータおよび第2のインバータ
をさらに含む、請求項4に記載のセンス増幅器。 - 前記第1のインバータおよび前記第2のインバータがそれぞれ、共通ゲート入力を共有するNMOSトランジスタに結合されたPMOSトランジスタを含み、前記第1のインバータの前記共通ゲートが前記第1のトランジスタと前記第1の出力ノードとに結合され、前記第2のインバータの前記共通ゲートが前記第2のトランジスタと前記第2の出力ノードとに結合された、請求項5に記載のセンス増幅器。
- 前記第1の出力ノードと前記低電圧バスとに結合された第1のキャパシタと、前記第2の出力ノードと前記低電圧バスとの間に結合された第2のキャパシタと
をさらに含む、請求項6に記載のセンス増幅器。 - 前記第1の段階は、前記センス増幅器において受信されたセンス信号が第1の論理レベルにある期間に対応し、前記第2の段階は、前記センス信号が第2の論理レベルにある期間に対応する、請求項1に記載のセンス増幅器。
- 前記第1の論理レベルが低論理レベルであり、前記第2の論理レベルが高論理レベルである、請求項8に記載のセンス増幅器。
- 前記センス信号が前記第1のトランジスタのゲートと前記第2のトランジスタのゲートとに結合された、請求項9に記載のセンス増幅器。
- 前記センス増幅器が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、モバイルフォン、ポータブルコンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなるグループから選択された、電子デバイスに組み込まれる、請求項1に記載のセンス増幅器。
- 前記センス増幅器が、複数のセンス増幅器を含むメモリアレイに組み込まれる、請求項1に記載のセンス増幅器。
- 2つのビット線間の差分を感知する方法であって、
センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線を前記センス増幅器の第1の出力ノードに結合し、第2のビット線を前記センス増幅器の第2の出力ノードに結合するステップと、
第2の段階中に、前記第1の出力ノードから前記第1のビット線を分離し、前記第2の出力ノードから前記第2のビット線を分離するステップと、
前記第2の段階において、前記第2のビット線上の電圧に基づいて前記第1の出力ノードを放電することと、前記第1のビット線上の電圧に基づいて前記第2の出力ノードを放電することとによって前記初期差動電圧を増幅するステップと
を含む、方法。 - 前記第1の段階中に、センス入力に結合されたトランジスタを介して前記センス増幅器を非活動化するステップと、
前記第2の段階中に、前記トランジスタを介して前記センス増幅器を活動化するステップと
をさらに含む、請求項13に記載の方法。 - 前記センス入力が、前記第1の段階中に低論理状態にあり、前記第2の段階中に高論理状態にある、請求項14に記載の方法。
- 前記第1の出力ノードまたは前記第2の出力ノードの一方がしきい値に達したとき、前記第1の出力ノードまたは前記第2の出力ノードの他方を電源電圧に結合するステップ
をさらに含む、請求項15に記載の方法。 - 前記第1の出力ノードが、前記第2の出力ノードに結合されたトランジスタのゲートに交差結合され、前記第2の出力ノードが、前記第1の出力ノードに結合されたトランジスタのゲートに交差結合された、請求項16に記載の方法。
- トランジスタが、前記第1の段階において前記第1の出力ノードおよび前記第2の出力ノードを放電することを妨げ、前記第2の段階において前記第1の出力ノードおよび前記第2の出力ノードを放電することを許すように構成された、請求項17に記載の方法。
- 第1のトランジスタおよび第2のトランジスタが、前記第1の段階中に前記第1のビット線および前記第2のビット線から前記センス増幅器の前記出力ノードに前記初期差動電圧を伝達し、前記第1のトランジスタおよび前記第2のトランジスタが、前記第2の段階中に前記第1のビット線および前記第2のビット線からの前記初期差動電圧を遮断する、請求項13に記載の方法。
- 2つのビット線間の差分を感知するための装置であって、
センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線を前記センス増幅器の第1の出力ノードに結合し、第2のビット線を前記センス増幅器の第2の出力ノードに結合するための手段と、
第2の段階中に、前記第1の出力ノードから前記第1のビット線を分離し、前記第2の出力ノードから前記第2のビット線を分離するための手段と、
前記第2の段階において、前記第2のビット線上の電圧に基づいて前記第1の出力ノードを放電することと、前記第1のビット線上の電圧に基づいて前記第2の出力ノードを放電することとによって前記初期差動電圧を増幅するための手段と
を含む、装置。 - 前記第1の段階中に、センス入力に結合されたトランジスタを介して前記センス増幅器を非活動化するための手段と、
前記第2の段階中に、前記トランジスタを介して前記センス増幅器を活動化するための手段と
をさらに含む、請求項20に記載の装置。 - 前記センス入力が、前記第1の段階中に低論理状態にあり、前記第2の段階中に高論理状態にある、請求項21に記載の装置。
- 前記第1の出力ノードまたは前記第2の出力ノードの一方がしきい値に達したとき、前記第1の出力ノードまたは前記第2の出力ノードの他方を電源電圧に結合するための手段
をさらに含む、請求項20に記載の装置。 - 前記第1の出力ノードが、前記第2の出力ノードに結合されたトランジスタのゲートに交差結合され、前記第2の出力ノードが、前記第1の出力ノードに結合されたトランジスタのゲートに交差結合された、請求項23に記載の装置。
- トランジスタが、前記第1の段階において前記第1の出力ノードおよび前記第2の出力ノードを放電することを妨げ、前記第2の段階において前記第1の出力ノードおよび前記第2の出力ノードを放電することを許すように構成された、請求項24に記載の装置。
- 第1のトランジスタおよび第2のトランジスタが、前記第1の段階中に前記第1のビット線および前記第2のビット線から前記センス増幅器の前記出力ノードに前記初期差動電圧を伝達し、前記第1のトランジスタおよび前記第2のトランジスタが、前記第2の段階中に前記第1のビット線および前記第2のビット線からの前記初期差動電圧を遮断する、請求項20に記載の装置。
- 前記装置が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、モバイルフォン、ポータブルコンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなるグループから選択された、電子デバイスに組み込まれる、請求項20に記載の装置。
- 前記装置がメモリアレイに組み込まれる、請求項20に記載の装置。
- 2つのビット線間の差分を感知する方法であって、
センス増幅器に初期差動電圧を供給するために、第1の段階において、第1のビット線を前記センス増幅器の第1の出力ノードに結合し、第2のビット線を前記センス増幅器の第2の出力ノードに結合するためのステップと、
第2の段階中に、前記第1の出力ノードから前記第1のビット線を分離し、前記第2の出力ノードから前記第2のビット線を分離するためのステップと、
前記第2の段階において、前記第2のビット線上の電圧に基づいて前記第1の出力ノードを放電することと、前記第1のビット線上の電圧に基づいて前記第2の出力ノードを放電することとによって前記初期差動電圧を増幅するためのステップと
を含む、方法。 - 前記第1の段階中に、センス入力に結合されたトランジスタを介して前記センス増幅器を非活動化するためのステップと、
前記第2の段階中に、前記トランジスタを介して前記センス増幅器を活動化するためのステップと
をさらに含む、請求項29に記載の方法。 - 前記センス入力が、前記第1の段階中に低論理状態にあり、前記第2の段階中に高論理状態にある、請求項30に記載の方法。
- 前記第1の出力ノードまたは前記第2の出力ノードの一方がしきい値に達したとき、前記第1の出力ノードまたは前記第2の出力ノードの他方を電源電圧に結合するためのステップ
をさらに含む、請求項29に記載の方法。 - 前記第1の出力ノードが、前記第2の出力ノードに結合されたトランジスタのゲートに交差結合され、前記第2の出力ノードが、前記第1の出力ノードに結合されたトランジスタのゲートに交差結合された、請求項32に記載の方法。
- トランジスタが、前記第1の段階において前記第1の出力ノードおよび前記第2の出力ノードを放電することを妨げ、前記第2の段階において前記第1の出力ノードおよび前記第2の出力ノードを放電することを許すように構成された、請求項33に記載の方法。
- 第1のトランジスタおよび第2のトランジスタが、前記第1の段階中に前記第1のビット線および前記第2のビット線から前記センス増幅器の前記出力ノードに前記初期差動電圧を伝達し、前記第1のトランジスタおよび前記第2のトランジスタが、前記第2の段階中に前記第1のビット線および前記第2のビット線からの前記初期差動電圧を遮断する、請求項29に記載の方法。
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