JP2004241011A - センスアンプ - Google Patents
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Abstract
【課題】センスアンプにおけるデータの読み出し時間を短縮する。
【解決手段】データの読み出し直前にプリチャージ信号／ＰＲによってＰＭＯＳ２１ａ，２１ｂがオンにされ、ノードＮ１ａ，Ｎ１ｂが電源電圧ＶＤＤに充電される。データ読み出しが開始されると、ＰＭＯＳ２１ａ，２１ｂがオフにされると共に、データ線の信号がＮＭＯＳ１１ａ，１１ｂのゲートに与えられる。これにより、直ちにノードＮ１ａ，Ｎ１ｂに電位差が生じ、クロスカップルされたＮＭＯＳ１２ａ，１２ｂによる増幅動作が行われ、このノードＮ１ａ，Ｎ１ｂに、読み出されたデータに対応する電圧が出力される。
【選択図】 図１
【解決手段】データの読み出し直前にプリチャージ信号／ＰＲによってＰＭＯＳ２１ａ，２１ｂがオンにされ、ノードＮ１ａ，Ｎ１ｂが電源電圧ＶＤＤに充電される。データ読み出しが開始されると、ＰＭＯＳ２１ａ，２１ｂがオフにされると共に、データ線の信号がＮＭＯＳ１１ａ，１１ｂのゲートに与えられる。これにより、直ちにノードＮ１ａ，Ｎ１ｂに電位差が生じ、クロスカップルされたＮＭＯＳ１２ａ，１２ｂによる増幅動作が行われ、このノードＮ１ａ，Ｎ１ｂに、読み出されたデータに対応する電圧が出力される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリにおいて、データの読み出しに用いられるセンスアンプに関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平１１−２６００６４号公報
【０００４】
従来、ＳＲＡＭ等のデータ読み出しに用いられるセンスアンプでは、レベル“Ｈ”に充電された一対のデータ線に、選択したメモリセルに保持されている信号を出力させ、このデータ線の内のどちらか一方が閾値電圧以下に低下したことをＭＯＳトランジスタで検出し、その検出結果によってフリップフロップをセットして、出力データとして出力するようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のセンスアンプでは、メモリセルに保持されている信号によって、一方のデータ線の電圧が低下して検出用の一方のＭＯＳトランジスタがオン状態となり、この検出信号がフリップフロップの閾値電圧を越えるまで、このフリップフロップのデータが書き替えられない。このため、データの読み出しに時間がかかるという課題があった。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明は、センスアンプを、データの読み出し時にデータ線から与えられる信号を増幅して内部ノードに該データに対応する電圧を出力するＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）によるクロスカップル型の増幅部と、前記データの読み出し前に前記内部ノードを電源電圧に接続し、該データの読み出し時には該内部ノードを該電源電圧から切断するプリチャージ部と、出力ノードと前記電源電圧または接地電圧の間に接続され、前記内部ノードの電圧でオン／オフ制御されるデータ出力部と、前記出力ノードに接続され、該出力ノードのレベルを保持して出力するラッチ部とで構成している。
【０００７】
本発明によれば、以上のようにセンスアンプを構成したので、次のような作用が行われる。
【０００８】
データの読み出し前にプリチャージ部によって内部ノードが電源電圧に接続され、この内部ノードは電源電圧に充電される。データの読み出しが開始されると、プリチャージ部がオフ状態となって内部ノードは電源電圧から切り離される。これと同時に、データ線から与えられる信号が増幅部で増幅され、読み出されたデータに対応する電圧が内部ノードに出力される。データ出力部により、内部ノードの電圧に応じて出力ノードと電源電圧または接地電圧の間がオン／オフ制御され、この出力ノードからデータが出力される。更に、出力ノードのレベルは、ラッチ部によって保持されて出力される。
【０００９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すセンスアンプの構成図である。
【００１０】
このセンスアンプはＳＲＡＭ等の半導体メモリに用いられるもので、一対のデータ線ＤＬ，／ＤＬ（但し、「／」は反転を意味する）が接続される増幅部１０を備えている。増幅部１０は、ＮＭＯＳ１１ａ，１１ｂ，１２ａ，１２ｂ，１３で構成されている。データ線ＤＬ，／ＤＬは、ＮＭＯＳ１１ａ，１１ｂのゲートに接続され、このＮＭＯＳ１１ａ，１１ｂのドレインが電源電圧ＶＤＤに接続されている。ＮＭＯＳ１１ａ，１１ｂのソースは、この増幅部１０の出力信号ＳＯ，／ＳＯが出力されるノードＮ１ａ，Ｎ１ｂに、それぞれ接続されている。
【００１１】
ノードＮ１ａ，Ｎ１ｂは、それぞれＮＭＯＳ１２ａ，１２ｂを介してノードＮ２に接続されている。これらのＮＭＯＳ１２ａ，１２ｂのゲートは、それぞれノードＮ１ｂ，Ｎ１ａにクロスカップルされている。ノードＮ２は、プリチャージ信号／ＰＲでオン／オフ制御されるＮＭＯＳ１３を介して接地電圧ＧＮＤに接続されている。また、ノードＮ１ａ，Ｎ１ｂは、それぞれプリチャージ信号／ＰＲでオン／オフ制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２１ａ，２１ｂを介して電源電圧ＶＤＤに接続されている。
【００１２】
更に、このセンスアンプは、出力データＯＵＴ，／ＯＵＴを保持するためのラッチ部３０を有している。ラッチ部３０は、ＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂで構成されるインバータ３１と、ＰＭＯＳ３２ａ及びＮＭＯＳ３２ｂで構成されるインバータ３２をループ状に接続したものである。インバータ３１の出力側とインバータ３２の入力側がノードＮ３ａに接続され、インバータ３１の入力側とインバータ３２の出力側がノードＮ３ｂに接続されている。
【００１３】
ノードＮ３ａには、このラッチ部３０にデータを書き込むためのＰＭＯＳ２２ａのドレインが接続されている。ＰＭＯＳ２２ａのソースは電源電圧ＶＤＤに、ゲートはノードＮ１ａに、それぞれ接続されている。同様に、ノードＮ３ｂには、このラッチ部３０にデータを書き込むためのＰＭＯＳ２２ｂのドレインが接続されている。ＰＭＯＳ２２ｂのソースは電源電圧ＶＤＤに、ゲートはノードＮ１ｂに、それぞれ接続されている。そして、ノードＮ３ａ，Ｎ３ｂから、それぞれ出力データＯＵＴ，／ＯＵＴが出力されるようになっている。
【００１４】
次に、動作を説明する。
【００１５】
データの読み出しに先だってプリチャージが行われ、図示しないプリチャージ回路によってデータ線ＤＬ，／ＤＬが電源電圧ＶＤＤに充電される。また、プリチャージ信号／ＰＲは“Ｌ”であり、ＮＭＯＳ１３はオフ状態となる。これにより、増幅部１０には電流が流れず、この増幅部１０内のＮＭＯＳはすべてオフ状態となっている。
【００１６】
一方、ＰＭＯＳ２１ａ，２１ｂはオン状態となり、ノードＮ１ａ，Ｎ１ｂは電源電圧ＶＤＤにプリチャージされて、このノードＮ１ａ，Ｎ１ｂの信号ＳＯ，／ＳＯは“Ｈ”となる。これにより、ＰＭＯＳ２２ａ，２２ｂはオフ状態となり、ラッチ部３０に保持されているデータは変化しない。
【００１７】
次に、プリチャージが終了してプリチャージ信号／ＰＲが“Ｈ”になると、ＮＭＯＳ１３はオン状態となり、ＰＭＯＳ２１ａ，２１ｂはオフ状態となって、増幅部１０が動作状態となる。
【００１８】
選択されたメモリセルに保持されている信号がデータ線ＤＬ，／ＤＬに出力され、例えばデータ線ＤＬが接地電圧ＧＮＤに向かって徐々に下がり始める。このとき、データ線／ＤＬは電源電圧ＶＤＤのままであるので、ＮＭＯＳ１１ａに流れる電流がＮＭＯＳ１１ｂに流れる電流よりも小さくなり、ノードＮ１ａの信号ＳＯがノードＮ１ｂの信号／ＳＯよりも低くなる。これにより、ＮＭＯＳ１２ｂがオフ状態となって、信号／ＳＯが“Ｈ”に向かって立ち上がり、ＮＭＯＳ１２ａはオン状態となる。
【００１９】
このようなＮＭＯＳ１２ａ，１２ｂによる帰還効果により、信号ＳＯは急速に“Ｌ”に向かって立ち下がり、ＰＭＯＳ２２ａがオン状態となる。これにより、ラッチ部３０には、“Ｌ”の出力データＯＵＴと、“Ｈ”の出力データ／ＯＵＴが書き込まれる。
【００２０】
順次選択されるメモリセルに対して、このようなプリチャージ動作とデータ読み出し動作が繰り返される。
【００２１】
以上のように、この第１の実施形態のセンスアンプは、ゲートにデータ線ＤＬ，／ＤＬの信号が与えられてその電位差を検出するＮＭＯＳ１１ａ，１１ｂと、このＮＭＯＳ１１ａ，１１ｂで検出された電位差を帰還増幅するＮＭＯＳ１２ａ，１２ｂを有する増幅部１０を備えている。これにより、読み出し時間を短縮することができるという利点がある。
【００２２】
（第２の実施形態）
図２は、本発明の第２の実施形態を示すセンスアンプの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２３】
このセンスアンプは、図１中の増幅部１０に代えて、構成要素を追加した増幅部１０Ａを設けている。即ち、増幅部１０Ａでは、ノードＮ１ａと電源電圧ＶＤＤの間に、ノードＮ１ｂの電圧で導通状態が制御されるＰＭＯＳ１４ａを接続すると共に、ノードＮ１ｂと電源電圧ＶＤＤの間に、ノードＮ１ａの電圧で導通状態が制御されるＰＭＯＳ１４ｂを接続している。その他の構成は、図１と同様である。
【００２４】
次に動作を説明する。
【００２５】
データ読み出し時に、選択されたメモリセルに保持されている信号がデータ線ＤＬ，／ＤＬに出力され、例えばデータ線ＤＬが接地電圧ＧＮＤに向かって徐々に下がり始め、ノードＮ１ａの信号ＳＯがノードＮ１ｂの信号／ＳＯよりも低くなる。これにより、ＮＭＯＳ１２ｂがオフ状態となって信号／ＳＯが“Ｈ”に向かって立ち上がり、ＮＭＯＳ１２ａはオン状態となり、信号ＳＯは急速に“Ｌ”に向かって立ち下がる。そして、ＰＭＯＳ２２ａがオン状態となり、ラッチ部３０には“Ｈ”のデータ／ＯＵＴが書き込まれ、同時に“Ｌ”のデータＯＵＴが書き込まれる。
【００２６】
一方、ＰＭＯＳ１４ｂは、信号ＳＯが“Ｌ”になるとオン状態となり、ノードＮ１ｂの信号／ＳＯは直ちに“Ｈ”となる。これにより、ＰＭＯＳ１４ａ，２２ｂは直ちにオフ状態となり、電流が流れなくなる。
【００２７】
以上のように、この第２の実施形態のセンスアンプは、増幅部１０Ａの一方のノードＮ１ａ（または、Ｎ１ｂ）が“Ｌ”になったときに、他方のノードＮ１ｂ（または、Ｎ１ａ）を直ちに“Ｈ”にするためのＰＭＯＳ１４ａ，１４ｂを有している。これにより、データの読み出し期間中にＰＭＯＳ２２ｂ（または、２２ａ）を介してラッチ部３０に電流が流れることがなくなり、第１の実施形態の利点に加えて、無駄な消費電力を低減できるという利点がある。
【００２８】
（第３の実施形態）
図３は、本発明の第３の実施形態を示すセンスアンプの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２９】
このセンスアンプは、図２と同様の増幅部１０Ａ、ラッチ部３０、及びＰＭＯＳ２１ａ，２１ｂを有している。更に、このセンスアンプは、図２中のＰＭＯＳ２２ａ，２２ｂに代えて、ＰＭＯＳ２３ａ，２３ｂ、ＮＭＯＳ２４ａ，２４ｂ，２５ａ，２５ｂを有している。
【００３０】
ＰＭＯＳ２３ａとＮＭＯＳ２４ａはインバータを構成し、その入力側がノードＮ１ａに接続され、出力側がＮＭＯＳ２５ａのゲートに接続されている。ＮＭＯＳ２５ａのドレインはノードＮ３ａに接続され、ソースは接地電圧ＧＮＤに接続されている。同様に、ＰＭＯＳ２３ｂとＮＭＯＳ２４ｂはインバータを構成し、その入力側がノードＮ１ｂに接続され、出力側がＮＭＯＳ２５ｂのゲートに接続されている。ＮＭＯＳ２５ｂのドレインはノードＮ３ｂに接続され、ソースは接地電圧ＧＮＤに接続されている。
【００３１】
また、ＰＭＯＳ２３ａとＮＭＯＳ２４ａによるインバータの閾値電圧と、ＰＭＯＳ２３ｂとＮＭＯＳ２４ｂによるインバータの入力の閾値電圧は、増幅部１０Ａの動作点電圧（データ読み出し直前のノードＮ１ａ，Ｎ１ｂの電圧）よりも低い値に設定されている。
【００３２】
このセンスアンプでは、データ読み出し前のノードＮ１ａ，Ｎ１ｂの電圧が、ＰＭＯＳ２３ａとＮＭＯＳ２４ａによるインバータ、及びＰＭＯＳ２３ｂとＮＭＯＳ２４ｂによるインバータの閾値電圧より高いので、これらのインバータの出力信号は“Ｌ”となる。これにより、ＮＭＯＳ２５ａ，２５ｂはオフ状態となっており、ラッチ部３０のデータは書き替えられない。
【００３３】
次に、データ読み出しが行われて、ノードＮ１ａ，Ｎ１ｂのいずれか一方の電圧が“Ｌ”になると、これに対応したインバータの出力信号が“Ｈ”となり、ラッチ部３０に対するデータの書き込みが行われる。
【００３４】
以上のように、この第３の実施形態のセンスアンプは、データ読み出し前にはラッチ部３０に対する書き込み制御用のＮＭＯＳ２５ａ，２５ｂをオフ状態にするためのインバータを有している。これにより、データが確実に読み出されるまでラッチ部３０のデータが書き替えられることなく、正しいデータが出力される前に誤った擬似データが出力されるおそれがないという利点がある。
【００３５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） ラッチ部３０の構成は、例示したものに限定されない。
（ｂ） 図３中の増幅部１０Ａに代えて、図１と同様の増幅部１０を用いても良い。
【００３６】
【発明の効果】
以上詳細に説明したように、本発明によれば、データ線から与えられる信号を増幅するために、ＮＭＯＳによるクロスカップル型の増幅部を使用している。これにより、データ線に与えられる信号の変化によって増幅部の動作が直ちに開始されるので、読み出し時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すセンスアンプの構成図である。
【図２】本発明の第２の実施形態を示すセンスアンプの構成図である。
【図３】本発明の第３の実施形態を示すセンスアンプの構成図である。
【符号の説明】
１０，１０Ａ 増幅部
１１，１２，１３，２４，２５ ＮＭＯＳ
１４，２１，２２，２３ ＰＭＯＳ
３０ ラッチ部
【発明の属する技術分野】
本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリにおいて、データの読み出しに用いられるセンスアンプに関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平１１−２６００６４号公報
【０００４】
従来、ＳＲＡＭ等のデータ読み出しに用いられるセンスアンプでは、レベル“Ｈ”に充電された一対のデータ線に、選択したメモリセルに保持されている信号を出力させ、このデータ線の内のどちらか一方が閾値電圧以下に低下したことをＭＯＳトランジスタで検出し、その検出結果によってフリップフロップをセットして、出力データとして出力するようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のセンスアンプでは、メモリセルに保持されている信号によって、一方のデータ線の電圧が低下して検出用の一方のＭＯＳトランジスタがオン状態となり、この検出信号がフリップフロップの閾値電圧を越えるまで、このフリップフロップのデータが書き替えられない。このため、データの読み出しに時間がかかるという課題があった。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明は、センスアンプを、データの読み出し時にデータ線から与えられる信号を増幅して内部ノードに該データに対応する電圧を出力するＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）によるクロスカップル型の増幅部と、前記データの読み出し前に前記内部ノードを電源電圧に接続し、該データの読み出し時には該内部ノードを該電源電圧から切断するプリチャージ部と、出力ノードと前記電源電圧または接地電圧の間に接続され、前記内部ノードの電圧でオン／オフ制御されるデータ出力部と、前記出力ノードに接続され、該出力ノードのレベルを保持して出力するラッチ部とで構成している。
【０００７】
本発明によれば、以上のようにセンスアンプを構成したので、次のような作用が行われる。
【０００８】
データの読み出し前にプリチャージ部によって内部ノードが電源電圧に接続され、この内部ノードは電源電圧に充電される。データの読み出しが開始されると、プリチャージ部がオフ状態となって内部ノードは電源電圧から切り離される。これと同時に、データ線から与えられる信号が増幅部で増幅され、読み出されたデータに対応する電圧が内部ノードに出力される。データ出力部により、内部ノードの電圧に応じて出力ノードと電源電圧または接地電圧の間がオン／オフ制御され、この出力ノードからデータが出力される。更に、出力ノードのレベルは、ラッチ部によって保持されて出力される。
【０００９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すセンスアンプの構成図である。
【００１０】
このセンスアンプはＳＲＡＭ等の半導体メモリに用いられるもので、一対のデータ線ＤＬ，／ＤＬ（但し、「／」は反転を意味する）が接続される増幅部１０を備えている。増幅部１０は、ＮＭＯＳ１１ａ，１１ｂ，１２ａ，１２ｂ，１３で構成されている。データ線ＤＬ，／ＤＬは、ＮＭＯＳ１１ａ，１１ｂのゲートに接続され、このＮＭＯＳ１１ａ，１１ｂのドレインが電源電圧ＶＤＤに接続されている。ＮＭＯＳ１１ａ，１１ｂのソースは、この増幅部１０の出力信号ＳＯ，／ＳＯが出力されるノードＮ１ａ，Ｎ１ｂに、それぞれ接続されている。
【００１１】
ノードＮ１ａ，Ｎ１ｂは、それぞれＮＭＯＳ１２ａ，１２ｂを介してノードＮ２に接続されている。これらのＮＭＯＳ１２ａ，１２ｂのゲートは、それぞれノードＮ１ｂ，Ｎ１ａにクロスカップルされている。ノードＮ２は、プリチャージ信号／ＰＲでオン／オフ制御されるＮＭＯＳ１３を介して接地電圧ＧＮＤに接続されている。また、ノードＮ１ａ，Ｎ１ｂは、それぞれプリチャージ信号／ＰＲでオン／オフ制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２１ａ，２１ｂを介して電源電圧ＶＤＤに接続されている。
【００１２】
更に、このセンスアンプは、出力データＯＵＴ，／ＯＵＴを保持するためのラッチ部３０を有している。ラッチ部３０は、ＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂで構成されるインバータ３１と、ＰＭＯＳ３２ａ及びＮＭＯＳ３２ｂで構成されるインバータ３２をループ状に接続したものである。インバータ３１の出力側とインバータ３２の入力側がノードＮ３ａに接続され、インバータ３１の入力側とインバータ３２の出力側がノードＮ３ｂに接続されている。
【００１３】
ノードＮ３ａには、このラッチ部３０にデータを書き込むためのＰＭＯＳ２２ａのドレインが接続されている。ＰＭＯＳ２２ａのソースは電源電圧ＶＤＤに、ゲートはノードＮ１ａに、それぞれ接続されている。同様に、ノードＮ３ｂには、このラッチ部３０にデータを書き込むためのＰＭＯＳ２２ｂのドレインが接続されている。ＰＭＯＳ２２ｂのソースは電源電圧ＶＤＤに、ゲートはノードＮ１ｂに、それぞれ接続されている。そして、ノードＮ３ａ，Ｎ３ｂから、それぞれ出力データＯＵＴ，／ＯＵＴが出力されるようになっている。
【００１４】
次に、動作を説明する。
【００１５】
データの読み出しに先だってプリチャージが行われ、図示しないプリチャージ回路によってデータ線ＤＬ，／ＤＬが電源電圧ＶＤＤに充電される。また、プリチャージ信号／ＰＲは“Ｌ”であり、ＮＭＯＳ１３はオフ状態となる。これにより、増幅部１０には電流が流れず、この増幅部１０内のＮＭＯＳはすべてオフ状態となっている。
【００１６】
一方、ＰＭＯＳ２１ａ，２１ｂはオン状態となり、ノードＮ１ａ，Ｎ１ｂは電源電圧ＶＤＤにプリチャージされて、このノードＮ１ａ，Ｎ１ｂの信号ＳＯ，／ＳＯは“Ｈ”となる。これにより、ＰＭＯＳ２２ａ，２２ｂはオフ状態となり、ラッチ部３０に保持されているデータは変化しない。
【００１７】
次に、プリチャージが終了してプリチャージ信号／ＰＲが“Ｈ”になると、ＮＭＯＳ１３はオン状態となり、ＰＭＯＳ２１ａ，２１ｂはオフ状態となって、増幅部１０が動作状態となる。
【００１８】
選択されたメモリセルに保持されている信号がデータ線ＤＬ，／ＤＬに出力され、例えばデータ線ＤＬが接地電圧ＧＮＤに向かって徐々に下がり始める。このとき、データ線／ＤＬは電源電圧ＶＤＤのままであるので、ＮＭＯＳ１１ａに流れる電流がＮＭＯＳ１１ｂに流れる電流よりも小さくなり、ノードＮ１ａの信号ＳＯがノードＮ１ｂの信号／ＳＯよりも低くなる。これにより、ＮＭＯＳ１２ｂがオフ状態となって、信号／ＳＯが“Ｈ”に向かって立ち上がり、ＮＭＯＳ１２ａはオン状態となる。
【００１９】
このようなＮＭＯＳ１２ａ，１２ｂによる帰還効果により、信号ＳＯは急速に“Ｌ”に向かって立ち下がり、ＰＭＯＳ２２ａがオン状態となる。これにより、ラッチ部３０には、“Ｌ”の出力データＯＵＴと、“Ｈ”の出力データ／ＯＵＴが書き込まれる。
【００２０】
順次選択されるメモリセルに対して、このようなプリチャージ動作とデータ読み出し動作が繰り返される。
【００２１】
以上のように、この第１の実施形態のセンスアンプは、ゲートにデータ線ＤＬ，／ＤＬの信号が与えられてその電位差を検出するＮＭＯＳ１１ａ，１１ｂと、このＮＭＯＳ１１ａ，１１ｂで検出された電位差を帰還増幅するＮＭＯＳ１２ａ，１２ｂを有する増幅部１０を備えている。これにより、読み出し時間を短縮することができるという利点がある。
【００２２】
（第２の実施形態）
図２は、本発明の第２の実施形態を示すセンスアンプの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２３】
このセンスアンプは、図１中の増幅部１０に代えて、構成要素を追加した増幅部１０Ａを設けている。即ち、増幅部１０Ａでは、ノードＮ１ａと電源電圧ＶＤＤの間に、ノードＮ１ｂの電圧で導通状態が制御されるＰＭＯＳ１４ａを接続すると共に、ノードＮ１ｂと電源電圧ＶＤＤの間に、ノードＮ１ａの電圧で導通状態が制御されるＰＭＯＳ１４ｂを接続している。その他の構成は、図１と同様である。
【００２４】
次に動作を説明する。
【００２５】
データ読み出し時に、選択されたメモリセルに保持されている信号がデータ線ＤＬ，／ＤＬに出力され、例えばデータ線ＤＬが接地電圧ＧＮＤに向かって徐々に下がり始め、ノードＮ１ａの信号ＳＯがノードＮ１ｂの信号／ＳＯよりも低くなる。これにより、ＮＭＯＳ１２ｂがオフ状態となって信号／ＳＯが“Ｈ”に向かって立ち上がり、ＮＭＯＳ１２ａはオン状態となり、信号ＳＯは急速に“Ｌ”に向かって立ち下がる。そして、ＰＭＯＳ２２ａがオン状態となり、ラッチ部３０には“Ｈ”のデータ／ＯＵＴが書き込まれ、同時に“Ｌ”のデータＯＵＴが書き込まれる。
【００２６】
一方、ＰＭＯＳ１４ｂは、信号ＳＯが“Ｌ”になるとオン状態となり、ノードＮ１ｂの信号／ＳＯは直ちに“Ｈ”となる。これにより、ＰＭＯＳ１４ａ，２２ｂは直ちにオフ状態となり、電流が流れなくなる。
【００２７】
以上のように、この第２の実施形態のセンスアンプは、増幅部１０Ａの一方のノードＮ１ａ（または、Ｎ１ｂ）が“Ｌ”になったときに、他方のノードＮ１ｂ（または、Ｎ１ａ）を直ちに“Ｈ”にするためのＰＭＯＳ１４ａ，１４ｂを有している。これにより、データの読み出し期間中にＰＭＯＳ２２ｂ（または、２２ａ）を介してラッチ部３０に電流が流れることがなくなり、第１の実施形態の利点に加えて、無駄な消費電力を低減できるという利点がある。
【００２８】
（第３の実施形態）
図３は、本発明の第３の実施形態を示すセンスアンプの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２９】
このセンスアンプは、図２と同様の増幅部１０Ａ、ラッチ部３０、及びＰＭＯＳ２１ａ，２１ｂを有している。更に、このセンスアンプは、図２中のＰＭＯＳ２２ａ，２２ｂに代えて、ＰＭＯＳ２３ａ，２３ｂ、ＮＭＯＳ２４ａ，２４ｂ，２５ａ，２５ｂを有している。
【００３０】
ＰＭＯＳ２３ａとＮＭＯＳ２４ａはインバータを構成し、その入力側がノードＮ１ａに接続され、出力側がＮＭＯＳ２５ａのゲートに接続されている。ＮＭＯＳ２５ａのドレインはノードＮ３ａに接続され、ソースは接地電圧ＧＮＤに接続されている。同様に、ＰＭＯＳ２３ｂとＮＭＯＳ２４ｂはインバータを構成し、その入力側がノードＮ１ｂに接続され、出力側がＮＭＯＳ２５ｂのゲートに接続されている。ＮＭＯＳ２５ｂのドレインはノードＮ３ｂに接続され、ソースは接地電圧ＧＮＤに接続されている。
【００３１】
また、ＰＭＯＳ２３ａとＮＭＯＳ２４ａによるインバータの閾値電圧と、ＰＭＯＳ２３ｂとＮＭＯＳ２４ｂによるインバータの入力の閾値電圧は、増幅部１０Ａの動作点電圧（データ読み出し直前のノードＮ１ａ，Ｎ１ｂの電圧）よりも低い値に設定されている。
【００３２】
このセンスアンプでは、データ読み出し前のノードＮ１ａ，Ｎ１ｂの電圧が、ＰＭＯＳ２３ａとＮＭＯＳ２４ａによるインバータ、及びＰＭＯＳ２３ｂとＮＭＯＳ２４ｂによるインバータの閾値電圧より高いので、これらのインバータの出力信号は“Ｌ”となる。これにより、ＮＭＯＳ２５ａ，２５ｂはオフ状態となっており、ラッチ部３０のデータは書き替えられない。
【００３３】
次に、データ読み出しが行われて、ノードＮ１ａ，Ｎ１ｂのいずれか一方の電圧が“Ｌ”になると、これに対応したインバータの出力信号が“Ｈ”となり、ラッチ部３０に対するデータの書き込みが行われる。
【００３４】
以上のように、この第３の実施形態のセンスアンプは、データ読み出し前にはラッチ部３０に対する書き込み制御用のＮＭＯＳ２５ａ，２５ｂをオフ状態にするためのインバータを有している。これにより、データが確実に読み出されるまでラッチ部３０のデータが書き替えられることなく、正しいデータが出力される前に誤った擬似データが出力されるおそれがないという利点がある。
【００３５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） ラッチ部３０の構成は、例示したものに限定されない。
（ｂ） 図３中の増幅部１０Ａに代えて、図１と同様の増幅部１０を用いても良い。
【００３６】
【発明の効果】
以上詳細に説明したように、本発明によれば、データ線から与えられる信号を増幅するために、ＮＭＯＳによるクロスカップル型の増幅部を使用している。これにより、データ線に与えられる信号の変化によって増幅部の動作が直ちに開始されるので、読み出し時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すセンスアンプの構成図である。
【図２】本発明の第２の実施形態を示すセンスアンプの構成図である。
【図３】本発明の第３の実施形態を示すセンスアンプの構成図である。
【符号の説明】
１０，１０Ａ 増幅部
１１，１２，１３，２４，２５ ＮＭＯＳ
１４，２１，２２，２３ ＰＭＯＳ
３０ ラッチ部
Claims (6)
- データの読み出し時にデータ線から与えられる信号を増幅して内部ノードに該データに対応する電圧を出力するＮチャネルＭＯＳトランジスタによるクロスカップル型の増幅部と、
前記データの読み出し前に前記内部ノードを電源電圧に接続し、該データの読み出し時には該内部ノードを該電源電圧から切り離すプリチャージ部と、
出力ノードと前記電源電圧または接地電圧の間に接続され、前記内部ノードの電圧でオン／オフ制御されるデータ出力部と、
前記出力ノードに接続され、該出力ノードのレベルを保持して出力するラッチ部とを、
備えたことを特徴とするセンスアンプ。 - 前記増幅部は、
前記電源電圧と第１及び第２の前記内部ノードの間に接続され、それぞれ前記データ線から与えられる相補的な信号で導通状態が制御される第１及び第２のＮチャネルＭＯＳトランジスタと、
前記第１の内部ノードと第３の内部ノードの間に接続され、前記第２の内部ノードの電圧で導通状態が制御される第３のＮチャネルＭＯＳトランジスタと、
前記第２の内部ノードと前記第３の内部ノードの間に接続され、前記第１の内部ノードの電圧で導通状態が制御される第４のＮチャネルＭＯＳトランジスタと、
前記第３の内部ノードと接地電圧の間に接続され、前記データの読み出し時にオン状態に制御される第５のＮチャネルＭＯＳトランジスタとで構成されたことを特徴とする請求項１記載のセンスアンプ。 - 前記増幅部は、
前記電源電圧と第１及び第２の前記内部ノードの間に接続され、それぞれ前記データ線から与えられる相補的な信号で導通状態が制御される第１及び第２のＮチャネルＭＯＳトランジスタと、
前記電源電圧と前記第１の内部ノードの間に接続され、前記第２の内部ノードの電圧で導通状態が制御される第１のＰチャネルＭＯＳトランジスタと、
前記電源電圧と前記第２の内部ノードの間に接続され、前記第１の内部ノードの電圧で導通状態が制御される第２のＰチャネルＭＯＳトランジスタと、
前記第１の内部ノードと第３の内部ノードの間に接続され、前記第２の内部ノードの電圧で導通状態が制御される第３のＮチャネルＭＯＳトランジスタと、
前記第２の内部ノードと前記第３の内部ノードの間に接続され、前記第１の内部ノードの電圧で導通状態が制御される第４のＮチャネルＭＯＳトランジスタと、
前記第３の内部ノードと接地電圧の間に接続され、前記データの読み出し時にオン状態に制御される第５のＮチャネルＭＯＳトランジスタとで構成されたことを特徴とする請求項１記載のセンスアンプ。 - 前記プリチャージ部は、
前記電源電圧と前記第１の内部ノードの間に接続され、プリチャージ信号でオン／オフ制御される第３のＰチャネルＭＯＳトランジスタと、
前記電源電圧と前記第２の内部ノードの間に接続され、前記プリチャージ信号でオン／オフ制御される第４のＰチャネルＭＯＳトランジスタとで構成されたことを特徴とする請求項２または３記載のセンスアンプ。 - 前記データ出力部は、
第１の前記出力ノードと前記電源電圧の間に接続され、前記第１の内部ノードの電圧でオン／オフ制御される第５のＰチャネルＭＯＳトランジスタと、
第２の前記出力ノードと前記電源電圧の間に接続され、前記第２の内部ノードの電圧でオン／オフ制御される第６のＰチャネルＭＯＳトランジスタとで構成されたことを特徴とする請求項４記載のセンスアンプ。 - 前記データ出力部は、
前記データ読み出し前の前記第１の内部ノードの電圧よりも低い閾値電圧を有し、該第１の内部ノードの信号レベルを反転する第１のインバータと、
前記データ読み出し前の前記第２の内部ノードの電圧よりも低い閾値電圧を有し、該第２の内部ノードの信号レベルを反転する第２のインバータと、
第１の前記出力ノードと前記接地電圧の間に接続され、前記第１のインバータの出力信号でオン／オフ制御される第６のＮチャネルＭＯＳトランジスタと、
第２の前記出力ノードと前記接地電圧の間に接続され、前記第２のインバータの出力信号でオン／オフ制御される第７のＮチャネルＭＯＳトランジスタとで構成されたことを特徴とする請求項４記載のセンスアンプ。
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