KR102256196B1 - 판독 전압 부스트를 포함하는 메모리 회로 - Google Patents

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KR102256196B1
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더 리젠츠 오브 더 유니버시티 오브 미시간
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Abstract

메모리 회로(2)는 비트 셀(6)의 어레이(4)를 포함한다. 한 개 이상의 부스트 커패시터 C1, C2는 메모리(4)를 관통하는 비트 라인(8)에 접속되고, 부스트 캐패시터 C1, C2의 샘플링 구성에서 샘플 전압 차로 샘플 전하를 저장하는 기능을 한다. 부스트 커패시터 C1, C2를 각각의 비트라인(8)에 다른 복수로 접속해서 샘플 전압 차를 비트라인 셀(6)에 의해 생성된 비트라인 내의 전압 변화에 더해 센스 앰프 회로(12)에 공급되는 전압의 증가된 크기 변화를 생성하는 부스트 구성이 나중에 채택된다.

Description

판독 전압 부스트를 포함하는 메모리 회로{MEMORY CIRCUITRY INCLUDING READ VOLTAGE BOOST}
본 발명은 메모리 회로의 분야에 관한 것이다. 특히, 본 발명은 메모리 판독 동작 중에 비트라인 전압의 판독에 관한 것이다.
비트라인이 통과하는 비트 셀의 어레이를 구비하는 메모리를 제공하는 것이 알려져 있다. 비트라인은 프리차지 전압으로 프리차지되고, 그 후에 메모리로부터 판독되고 있는 데이터 값에 의존해서 선택적으로 디스차지된다. 비트라인 상의 전압의 디스차지는 데이터값을 출력에 래치하는 센스 앰프 회로에 의해 감지된다.
그러한 메모리 회로 내의 문제는, 디바이스 사이즈가 작아짐에 따라 센스 앰프 회로의 성능을 저하시키는 오프셋 및 다른 미스매치를 야기시키는 센스 앰프 회로 내의 디바이스들을 매치하는 것이 더 어렵다는 점이다. 이 메모리를 처리하기 위해서, 디자이너는 일반적으로 센스 앰프가 비트라인 전압을 판독 및 래치하는 데에 필요한 시간에 지나치게 마진을 둔다. 그러한 지나친 마진은 메모리의 성능을 제한한다. 특히, 좀더 긴 판독 시간은, 선택적인 디스차지로 인한 비트라인 전압의 변화가 센스 앰프 회로 내의 어떤 미스매치를 극복하기에 충분히 커져서 적절히 검출되어 래치되기 위해서 요구될 수 있다.
일 국면에서 보면, 본 발명은
복수의 비트 셀의 열로 이루어진 비트 셀의 어레이와,
상기 어레이 내의 상기 복수의 비트 셀의 열에 연결된 복수의 비트라인과,
판독 동작 중에 상기 복수의 비트라인 중의 적어도 하나에 대한 전압 변화를 감지하도록 구성된 센스 앰프 회로와,
적어도 한 개의 부스트 커패시터와,
(i) 상기 적어도 한 개의 부스트 커패시터가 제1 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 판독 동작 시에는 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 초기 전압 변화가 상기 적어도 한 개의 부스트 커패시터에 의해 저장되는, 상기 복수의 비트라인 사이의 샘플링된 전압 차에 대응하는 샘플링된 전하를 생성하는 샘플링 구성과,
(ii) 상기 적어도 한 개의 부스트 커패시터가 상기 제1 극성과 반대인 제2 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 샘플링된 전압 차가 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 상기 전압 변화에 부가되어 상기 센스 앰프 회로에 공급되는 부스트 구성을,
포함하는 복수의 구성 중의 하나에 있어서 상기 복수의 비트라인 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터를 연결하도록 구성된 부스트 제어회로를 구비하는 메모리 회로를 제공한다.
본 기술은 센싱을 위해 센스 앰프 회로에 공급되는 전압의 변화를 부스트하도록 비트 셀의 어레이를 관통하는 비트라인에 연결된 한 개 이상의 부스트 커패시터를 이용한다. 전압의 변화의 증가된 크기에 의해 센스 앰프 회로가 판독되고 있는 데이터 값을 적절히 감지하는 것이 더 쉬워진다. 이 승압된 전압은 판독 속도의 관점에서 더 높은 성능을 달성하기 위해서 사용되거나, 오판독률을 감소시키기 위해서 이것을 이용해 더 많은 로버스트니스(robustness)에 대해 트레이드(traded)될 수 있다. 이 기술은 부스트 제어회로를 이용해서 부스트 커패시터들이 전압 차가 발생하는 초기 변화를 먼저 샘플링하는 구성에서 부스트 커패시터 또는 커패시터들을 비트라인 또는 비트라인들에 접속한다. 그 후에 부스트 제어회로는, 한 개 이상의 부스트 커패시터의 접속이, 이들 부스트 커패시터가 샘플링되었던 전압을 비트라인 상에 발생한 전압 변화(들)에 부가함으로써 센스 앰프에 공급된 전압의 변화가 확실하게 감지 및 래치하는 것을 더 쉽게 하는 좀더 큰 크기를 갖도록 한 부스트 구성으로 전환한다.
본 기술은 예를 들면 비트 셀의 열에 대하여 하나의 비트라인을 가진 8T 메모리와 같은 다양한 상이한 형태의 메모리 내에서 이용될 수 있다는 것을 인식할 것이지만, 실시예에 있어서는 본 기술은 비트라인의 열이 각각의 비트라인 쌍에 연결되고, 센스 앰프 회로가 비트라인 쌍 간의 전압 차를 감지하도록 구성될 때 사용될 수 있다. 이러한 방식으로 비트라인 쌍을 이용하면 비트라인 쌍에 발생하는 공통 모드 노이즈에 대한 저항 증가의 이점이 있다.
비트라인 쌍을 이용하는 실시예의 상황속에서는, 센스 앰프 회로는 일반적으로 한 쌍의 비트라인 상의 전압들 간의 차를 감지한다. 일부 실시예에 있어서는, 부스트 제어회로는, 비트라인들 간의 초기 전압 차가 부스트 커패시터 내에 저장되도록 한 샘플링 구성에 있어서 비트라인 쌍 사이에 부스트 커패시터를 접속하는 기능을 한다.
부스트 커패시터가 샘플 전압을 저장한 후에는, 이 샘플 전압이 관련된 비트라인과 직렬로 부스트 커패시터를 접속함으로써 비트라인 중의 하나에 발생하는 전압 강하에 더해질 수 있다. 따라서, 일부 실시예에 있어서는, 부스트 제어회로는 비트라인 쌍 사이의 부스트 커패시터를 먼저 접속한 후에 비트라인들 중의 하나와 직렬로 부스트 커패시터를 접속하도록 구성될 수 있다.
비트라인 쌍을 이용하는 메모리는 일반적으로 그 비트라인 쌍 중의 하나의 비트라인을 디스차지하고 디스차지 되지 않은 비트라인 중의 다른 하나를 남겨 두기 때문에, 그것이 그 비트라인 쌍 중의 어느 하나의 비트라인에 발생하는지 전압 변화를 부스트하는 것이 바람직하다. 이것을 용이하게 하기 위해서, 일부 실시예는 샘플링 모드에서는 비트라인 사이에 접속되고 부스트 모드에서는 비트라인 중의 각각과 직렬로 접속되는 한 쌍의 부스트 커패시터를 포함함으로써 비트라인 중의 어느 하나의 비트라인에 대한 전압 변화가 그때 그 비트라인과 직렬로 접속되어 있는 부스트 커패시터에 의해 승압될 것이다. 또한, 디스차지되지 않았던 비트라인은 그 비트라인과 부스트 커패시터의 작용에 의해 통상의 디스차지 변화와 반대 방향으로 변화된 그것의 전압을 갖고, 따라서 좀더 큰 차의 총계가 센싱을 위한 비트라인 쌍을 통해서 센스 앰프 회로에 공급된 전압들 사이에 발생할 것이다.
일부 실시예에 있어서는, 부스트 제어회로는 판독 동작 시에 샘플링 구성 다음에 부수트 구성의 순서로 적어도 한 개의 커패시터를 복수의 비트라인에 연결하도록 구성될 수 있다.
일부 실시예에 있어서는 부스트 제어회로는 샘플링 동작 시에는 비트라인 스위치(트랜지스터 등)를 통해서 센스 앰프 회로와 비트라인 중의 적어도 한 개의 비트라인 간의 접속을 제공하고, 부스트 동작 중에는 이 접속을 끊도록 구성될 수 있다. 이 구성은 센스 앰프 회로에 공급된 전압의 샘플링 및 부스팅을 먼저 행하는 데에 적합한 방식으로 부스트 커패시터와 비트라인 간의 접속의 재구성을 용이하게 한다.
일부 실시예에 있어서는, 부스트 커패시터는 금속, 폴리실리콘, 디퓨젼 및/도는 트렌치 커패시터 중의 적어도 하나일 수 있다. 일부 실시예에 있어서는 부스트 커패시터는, 그러한 커패시터가 쉽게 메모리의 구조와 합병되기 때문에 금속 산화층에 의해 분리된 2개의 금속층으로서 형성될 수 있다. 다른 형태의 커패시터도 사용할 수 있다.
메모리 내의 부스트 커패시터의 합병은, 그 부스트 커패시터를 제외한 후 설치된 센스 앰프 회로의 피치 디멘션과 같은 물리적 피치 디멘션이 부스트 커패시터에 제공될 때 용이하게 될 수 있다. 따라서, 부스트 커패시터의 제공은 메모리가 형성될 수 있는 밀도에 영향을 미치지 않는다.
본 기술을 이용하는 어레이의 비트 셀들은 다양한 상이한 형태를 갖는다는 것을 인식할 것이지만, 일부 실시예에 있어서는, 이들 비트 셀은 6T 비트 셀(6개의 트랜지스터 비트 셀)이다.
또 다른 국면에서 보면, 본 발명은,
복수의 비트 셀 수단의 열로 이루어진, 데이터를 저장하기 위한 비트 셀 수단의 어레이와,
상기 어레이 내의 상기 복수의 비트 셀 수단의 열에 연결하기 위한 복수의 비트라인 수단과,
판독 동작 시에 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 대한 전압 변화를 감지하기 위한 센스 앰프 수단과,
전하를 저장하기 위한 적어도 한 개의 부스트 커패시터 수단과,
(i) 상기 적어도 한 개의 부스트 커패시터 수단이 제1 극성으로 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 연결되고, 상기 판독 동작 시에는 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 대한 초기 전압 변화가 상기 적어도 한 개의 부스트 커패시터 수단에 의해 저장되는, 상기 복수의 비트라인 수단 사이의 샘플링된 전압 차에 대응하는 샘플링된 전하를 생성하는 샘플링 구성과,
(ii) 상기 적어도 한 개의 부스트 커패시터 수단이 상기 제1 극성과 반대인 제2 극성으로 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 연결되고, 상기 샘플링된 전압 차가 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 대한 상기 전압 변화에 더해져 상기 센스 앰프 수단에 공급되는 부스트 구성을,
포함하는 복수의 구성 중의 하나에 있어서 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터 수단을 연결하기 위한 부스트 제어수단을 구비하는 메모리 회로를 제공하다.
추가 국면에서 보면, 본 발명은
복수의 비트 셀의 열로 이루어진 비트 셀의 어레이 내에 데이터를 저장하는 단계와,
상기 어레이 내의 상기 복수의 비트 셀의 열에 연결된 복수의 비트라인을 제공하는 단계와,
판독 동작 시에 상기 복수의 비트라인 중의 적어도 하나에 대한 전압 변화를 센스 앰프 회로로 감지하는 단계와,
적어도 한 개의 부스트 커패시터 내에 전하를 저장하는 단계와,
(i) 상기 적어도 한 개의 부스트 커패시터가 제1 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 판독 동작 시에 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 초기 전압 변화가 상기 적어도 한 개의 부스트 커패시터에 의해 저장되는, 상기 복수의 비트라인 사이의 샘플링된 전압 차에 대응하는 샘플링된 전하를 생성하는 샘플링 구성과,
(ii) 상기 적어도 한 개의 부스트 커패시터가 상기 제1 극성의 반대인 제2 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 샘플링된 전압 차가 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 상기 전압 변화에 더해져 상기 센스 앰프 회로에 공급되는 부스트 구성을,
포함하는 복수의 구성 중의 하나에 있어서 상기 복수의 비트라인 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터를 연결하는 단계를 포함하는 메모리 회로의 동작방법을 제공한다.
도 1은 비트라인을 통해서 접속된 비트 셀의 어레이를 포함하는 메모리를 개략적으로 나타낸 것이다.
도 2는 센스 앰프 회로에 접속된 부스트 커패시터 및 부스트 제어회로의 예시 실시예를 개략적으로 나타낸 것이다.
도 3은 비트라인의 프리차지 중에 동작하는 도 2의 회로를 개략적으로 나타낸 것이다.
도 4는 샘플링 구성으로 동작하는 도 2의 회로를 개략적으로 나타낸 것이다.
도 5는 부스트 구성으로 동작하는 도 2의 회로를 개략적으로 나타낸 것이다.
도 6은 도 2의 회로의 동작 중에 일어나는 신호들의 시뮬레이션을 나타내는 신호도이다.
도 7은 도 2의 회로의 동작을 제어하기 위한 제어 신호들을 개략적으로 나타내는 신호도이다.
도 8, 9 및 10은 본 기술의 이용의 적어도 일부 예에서 달성될 수 있는 성능의 향상을 나타내는 시뮬레이션 결과를 나타내는 도면이다.
도 11은 비트 셀의 각 열이 한 개의 비트라인과 관련되어 있는 하나의 예시 실시예에 있어서의 본 기술의 이용을 개략적으로 나타내는 도면이다.
도 12는 도 2의 회로의 동작을 개략적으로 나타내는 흐름도이다.
도 1은 비트 셀(6)의 어레이(4)를 포함하는 메모리 회로(2)를 개략적으로 나타낸 것이다. 이 예시 실시예에 있어서는, 비트 셀(6)은 각 비트라인(8)의 쌍을 통해서 접속되어 있는 열들로 배열되어 있다. 부스트 회로(10)는 각 비트라인 쌍(8)에 접속되어 있고, 1개 이상의 부스트 커패시터가 비트라인(8)에 연결되어 있는 구성을 제어하기 위한 부스트 제어회로와 함께 1개 이상의 부스트 커패시터를 포함한다. 부스트 회로(10)로부터의 출력은 센스 앰프 회로(12)에 공급된 신호들 간의 전압 레벨의 차를 판독하여 데이터값으로서 출력하기 위해 래치하는 각각의 센스 앰프 증폭 회로(12)에 공급된다.
도 2는 센스 앰프 인에이블 신호 SA_EN에 의해 인에이블되는 크로스 커플드 인버터의 형태의 센스 앰프 회로(12)를 포함하는 한 개의 예시 실시예를 개략적으로 나타낸 것이다. 비트 셀의 한 열에 대한 비트라인 쌍을 구성하는 비트라인(8)은 이들 기생 커패시턴스와 관련되어 있다. 비트라인(8)은 부스트 제어회로와, 본 예시 실시예에 있어서는 2개의 부스트 커패시터 C1, C2를 포함하는 부스트 회로(10)에 접속되어 있다. 부스트 제어회로는 2개의 제어신호 Boost1, Boost2에 의해 제어된다. 비트라인 스위치(14)는 비트라인(8)의 각각과 관련해서 설치되어 있고, 비트라인 스위치(14)를 통해서 비트라인(8)과 센스 앰프 회로(12) 간의 접속을 제공하거나 이 접속을 끊는 기능을 한다. 이 접속은 부스트 커패시터 C1, C2가 샘플링 구성에 설정되어 있을 때 폐쇄된다(저임피던스 상태의 트랜지스터(14)). 비트라인 스위치(14)는 부스트 커패시터 C1, C2가 그들의 부스트 구성에 있을 때 그 접속을 끊는다(고임피던스 상태의 트랜지스터).
부스트 제어회로는 샘플링 구성 시에 제1 극성으로 비트라인(8) 사이에 있는 부스트 커패시터 C1, C2를 먼저 접속하고, 그 후에 부스트 구성 시에 비트라인(8)의 각각과 직렬로 부스트 커패시터 C1, C2를 접속하는 기능을 하는 PMOS 트랜지스터 16, 18, 20, 22를 추가로 포함한다.
도 2의 회로는 패시브(passive) 기술, 즉 먼저 전하를 저장한 후에 전압 부스트를 인가하도록 전환하는 커패시터를 이용하는 센스 앰프 회로(12)에 공급된 전압 차의 크기의 증가를 달성한다는 것을 인식할 것이다.
도 3은 비트라인(8)의 프리차지 시의 도 2의 회로를 개략적으로 나타낸 것이다. 이 동작의 단계에서는 제어신호 Boost1가 낮고, 제어신호 Boost2가 높다. 비트라인(8) 양쪽은 하이로 충전됨으로써, 비트라인들 사이에는 어떠한 전압차도 없다. 트랜지스터 20 및 22는 저임피던스 상태이고, 부스트 트랜지스터 C1 및 C2의 각각에 걸친 전압은 실질적으로 0이다.
부스트 커패시터 C1 및 C2의 형태는 금속, 폴리실리콘, 디퓨젼(diffusion) 및/또는 트렌치(trench) 커패시터 중의 적어도 하나일 수 있다. 일부 실시예에 있어서, 부스트 커패시터 C1 및 C2는 집적회로의 상부 제조층 중의 하나에 형성된 금속 산화층에 의해 분리되는 2개의 금속층일 수 있다. 다른 실시예에 있어서는, 라우팅 및 전력 공급을 위해 상부 금속층을 사용함으로써 커패시터를 최상부보다 아래의 금속층 및/또는 금속이 아닌 층을 이용해서 형성한다. 부스트 커패시터 C1, C2는 부스트 커패시터 C1, C2를 제외한 후 각 열에 대해서 설치된 센스 앰프 회로(12)의 피치 디멘션(pitch dimension)과 같은 피치 디멘션을 갖도록 형성될 수 있다. 센스 앰프 회로의 피치 디멘션에 부스트 커패시터의 피치 디멘션을 매칭하는 것은 부스트 커패시터 C1, C2의 제공이 달성될 수 있는 메모리 밀도에 영향을 미치지 않는 결과를 갖는다.
부스트 커패시터 C1 및 C2의 커패시턴스는 각 구현을 위해서 선택되어야 하는 디자인 파라미터이다. 사용되어야 하는 디자인 트레이드 오프(design trade off)는, 다음과 같다.
1. 기생 부하가 증가함에 따라, 부스트 게인이 감소하여 부스트 커패시터의 사이즈를 증가시키는 것이 바람직할 것이다.
2. 부스트 커패시터의 사이즈가 증가함에 따라, (부가된 부하에 의해) 원래의 비트라인 차이가 감소하고, 이런 이유로 이것은 부스트 커패시터의 커패시턴스의 감소를 제한할 것이다. 또한, 부스트 커패시터가 작아질수록 커플링(coupling)이 감소하게 되어, 입력 비트라인 스윙을 어느 정도 약화시킬 것이고 전압 부스팅의 이점에 반(反)한다.
하나의 예시 실시예에 있어서는, 본 기술은 대략 5fF의 부스트 커패시터를 이용할 수 있고, 7.8㎛*0.76㎛ 금속 산화물 금속(metal-oxide-metal) 디바이스로서 구현될 수 있다. 이들 커패시터는 센스 앰프 회로(12)에 피치 매치(pitch-match)되고, 금속5 및 금속6 층에서의 비트 셀 열의 최상부에 위치될 수 있다.
도 4는 샘플링 구성에 있어서의 도 2의 회로의 동작을 개략적으로 나타낸 것이다. 어레이(4) 내의 비트 셀의 행에 대한 워드라인이 활성화될 때(즉, 판독이 초기화될 때), 비트라인(8) 중의 하나가 디스차지를 개시할 것이다. 본 예시 실시예에 있어서는, 비트라인 BL_B이 디스차지를 시작한다. 이때, 전압레벨의 차가 2개의 비트라인(8) 사이에서 발생한다. 이 전압 차는 도시한 바와 같이 부스트 트랜지스터 C1 및 C2 전체에 걸쳐 저장된다. 이 전압 차는 샘플링된 전압 차이며, 부스트 커패시터 C1 및 C2의 각각에 의해서 저장되는 샘플링된 전하에 대응한다. 샘플 전압은 도 4에 나타낸 극성을 갖는다. 이들 극성은 각각의 부스트 커패시터 C1 및 C2가 각각 접속되어 있는 비트라인과 관련되어 있다. 샘플링 구성의 단부에서는, 제어신호 Boost1이 하이가 되고, 디스차지하고 있는 비트라인 상의 전압 변화가 부스트 커패시터 C1 및 C2로 샘플링된다. 이 예시 실시예에 있어서는, 하부 플레이트(bottom plate) 샘플링은, 충전 주입(charging injection)이 C1 또는 C2 중 어느 하나에 대해서 일어날 때는 사용되지 않는다는 점에 유념해야 한다.
도 5는 부스트 구성으로 동작할 때의 도 2의 회로를 개략적으로 나타낸 것이다. 이때, 제어신호 Boost2가 로우가 된다. 2개의 비트라인(8) 사이에서 달성된 승압된 차동 전압은 대략 디스차지되었던 비트라인(8) 상에 발생한 전압의 변화의 3배와 같다. 특히, 디스차지하고 있었던 비트라인은 센스 앰프 회로(12)에 공급되고, 부스트 커패시터 C2로 샘플링되었던 샘플링 전압과 부스트 회로(10)의 동작 전에 비트라인에서 모두 발생하는 전압 강하를 따라야 한다. 비트라인 중의 다른 것은 비트 셀 중의 하나의 동작에 의해 디스차지되지 않았지만, 그럼에도 불구하고 부스트 커패시터 C1 내에 저장된 샘플 전압을 센스 앰프 회로(12)에 공급된 신호에 결합함으로써 센스 앰프에 공급되는 것과 같이 변경된 전압을 따라야 한다.
센스 앰프 회로(12)에의 입력은 그것에 공급된 신호들 간의 차이며, 그것에 결합된 AC이므로, 그 차가 비트라인들 사이에서 계속해서 증가함에 따라, 비트 셀에 의해 구동됨으로써, 이 증가가 센스 앰프 회로(12)에 계속해서 공급된다. 어레이를 통과하는 비트라인의 기생용량은 이 행위를 용이하게 함으로써 더 긴 비트라인을 갖는 더 큰 어레이와 더 큰 기생용량은 이들 기술을 이용함으로써 점점 더 유용할 것이다.
센스 인에이블 신호 SA_en은 언젠가 센스 앰프 회로(12)에 공급되고 있는 전압 차를 판독하고 이것을 래치해서 데이터값으로서 출력하기 위해서 부스트 구성을 채용한 후에 스위치 온될 수 있다.
크로스 커플드 인버터로 이루어진 센스 앰프 회로(12)는 그 자체가 재생 피드백을 이용해서 전압 차를 더 증폭할 것이다. 그러한 래치 중에 부스트 커패시터 C1 및 C2는 활성화하고 있는 컬럼 먹스 스위치(column mux switches)에 의해 분리된다(도 2에는 나타내지 않았지만 부스트 회로(20)와 센스 앰프 회로(12) 사이의 비트라인에 위치될 수 있다). 이들 먹스 스위치(트랜지스터)의 이용은 센스 앰프 회로(12)의 증폭 슬루(amplification slew)의 열화를 방지하는 데에 도움이 된다.
도 6은 도 2의 회로의 동작의 시뮬레이션 중에 일어나는 신호들의 시뮬레이션을 나타내는 신호도이다. 파형은 부스트 커패시터 C1, C2의 동작으로 인한 비트라인 차의 기생 부스팅을 나타낸다. 전압 부스팅이 센스 앰프 회로(12)에 공급된 신호에 사전증폭(preamplification)을 제공함에 따라, 이 사전 증폭을 이용해서 디바이스 미스매치로 인해 센스 앰프 회로(12) 내에서 일어나는 오프셋을 극복할 수 있고, 따라서 그러한 디바이스 미스매치에 대한 메모리의 감도를 줄일 수 있다. 이것은 메모리의 제조 공정에 대해서 거의 최소 사이즈가 되도록 센스 앰프 회로(12)를 형성하는 데에 디바이스들을 사용하는 것을 허용할 수 있고, 따라서 달성될 수 있는 메모리 밀도를 증가시킬 수 있다.
도 7은 부스트 회로(10)를 형성하고 있는 부스트 커패시터 C1, C2와 부스트 제어회로에 사용된 신호들을 개략적으로 나타낸 것이다. 추가 신호들은 프리차지 PRE, 판독 WL_EN, 및 센스 앰프 인에이블 SA_EN을 제어하기 위해서 이용된다. 클럭신호 CLK는 메모리 회로의 전체 동작을 제어하기 위해서 공급되고, 이 클럭 신호의 Re 지연된 형태는 도 7에 나타낸 제어신호들을 생성하는 데에 사용된다.
부스트 회로(10)를 제어하는 데에 사용된 제어신호 Boost1 및 Boost2의 상대적 타이밍은 상기 설명한 도 3, 4, 및 5에 도시되어 있다.
도 8은 달성되어야 하는 다양한 베이스라인(baseline) 차동 전압에 대한 기생 부하 및 비트라인의 기능으로서 부스팅 커패시터 C1 및 C2의 시뮬레이션된 사이즈를 나타낸다.
도 9 및 10은 iso 센싱 시간(iso-sensing time)을 이용하는 시뮬레이션된 결과를 나타낸다. 비트라인 차동 전압은 도 9에 도시한 바와 같이 70mV로부터 대략 134mV로 승압될 수 있고, 이것은 도 10에 나타낸 바와 같이 고장률(failure rate)을 향상시킨다. 증가된 로버스트니스(robustness)는 또한 센싱 속도의 대략 20~20% 증가에 대해서 트레이드 오프(traded off)될 수 있다.
도 11은 제2 예시 실시예를 개략적으로 나타낸 것이다. 이 예에 있어서, 8T 비트 셀(6)(8개의 트랜지스터)은 한 개의 비트라인(8)에 연결되어 있다. 부스트 회로(10)는 부스트 제어회로와 부스트 커패시터 C1를 포함하고 있다. 이 부스트 커패시터 C1를 이용해서 비트라인 전압의 초기 감소를 감지(샘플링)한 후에 비트라인 전압의 현재의 감소에 더해서 이 비트라인 전압을 저장 및 인가해서 인버터(19)에 공급되는 신호를 생성할 수 있다.
본 기술은 비트 셀들의 한 열에 대한 비트라인의 한 쌍을 이용하여 이들에 더해서 비트 셀의 열마다 한 개의 비트라인을 이용하는 메모리에 이용될 수 있다는 것을 인식할 것이다. 사용된 부스트 커패시터의 개수는 구현 사이에서 달라질 수 있다는 것을 더 인식할 것이다.
도 12는 도 2의 동작을 개략적으로 나타내는 흐름도이다. 스텝 24에서 비트라인(8)은 하이 레벨로 프리차지된다. 스텝 26에서는 프로세싱이 수행할 판독이 있을 때까지 기다린다. 수행해야 할 판독이 있는 경우에는, 스텝 28에서는 도 2에 나타낸 다양한 트랜지스터의 형태의 부스트 제어회로 14, 16, 18, 20, 22는 부스트 커패시터 C1 및 C2를 비트라인(8)에 접속하기 위한 샘플링 구성으로 전환하는 기능을 한다. 샘플링 구성에 있어서, 샘플링 전하는 부스트 커패시터 C1 및 C2 내에 저장되고, 샘플링 전압은 이들 커패시터 전체에 걸쳐 전개된다. 스텝 30에서는 부스트 제어회로 14, 16, 18, 20, 22가 커패시터를 부스트 구성으로 전환하는 기능을 한다. 이 부스트 구성에 있어서, 전압에 더해진 샘플 전압은 크기가 증가된 센스 앰프 회로(12)에 공급된 전압 변화를 발생하는 것과 관련된 비트라인 상에서 변한다. 스텝 32에서는 센스 앰프 회로(12)는 한 쌍의 비트라인(8)을 이용해서 도 2의 실시예의 경우에 센스 앰프 회로(12)에 공급된 신호들 간의 전압 차에 의거해서 판독되는 데이터 값을 래치한다.

Claims (14)

  1. 복수의 비트 셀의 열로 이루어진 비트 셀의 어레이와,
    상기 어레이 내의 상기 복수의 비트 셀의 열에 연결된 복수의 비트라인과,
    판독 동작 시에 상기 복수의 비트라인 중의 적어도 하나에 대한 전압 변화를 감지하도록 구성된 센스 앰프 회로와,
    적어도 한 개의 부스트 커패시터와,
    (i) 상기 적어도 한 개의 부스트 커패시터가 제1 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 판독 동작 시에는 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 초기 전압 변화가 상기 적어도 한 개의 부스트 커패시터에 의해 저장되는, 상기 복수의 비트라인 사이의 샘플링된 전압 차에 대응하는 샘플링된 전하를 생성하는 샘플링 구성과,
    (ii) 상기 적어도 한 개의 부스트 커패시터가 상기 제1 극성과 반대인 제2 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 샘플링된 전압 차가 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 상기 전압 변화에 부가되어 상기 센스 앰프 회로에 공급되는 부스트 구성을,
    포함하는 복수의 구성 중의 하나에 있어서 상기 복수의 비트라인 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터를 연결하도록 구성된 부스트 제어회로를 구비하는 것을 특징으로 하는, 메모리 회로.

  2. 제 1 항에 있어서,
    상기 복수의 비트 셀의 열은 각각의 비트라인 쌍에 연결되고, 상기 센스 앰프 회로는 한 쌍의 비트라인 간의 전압 차를 감지하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  3. 제 2 항에 있어서,
    상기 부스트 제어회로는 상기 샘플링 구성에 있어서는 상기 한 쌍의 비트라인 사이에 상기 부스트 커패시터를 접속하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  4. 제 2 항에 있어서,
    상기 부스트 제어회로는 상기 부스트 구성에 있어서는 상기 한 쌍의 비트라인 중 하나와 직렬로 상기 부스트 커패시터를 접속하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  5. 제 2 항에 있어서,
    한 쌍의 부스트 커패시터는 상기 부스트 제어회로의 제어 하에서 상기 한 쌍의 비트라인에 접속되는 것을 특징으로 하는, 메모리 회로.
  6. 제 5 항에 있어서,
    상기 부스트 제어회로는 상기 샘플링 구성에 있어서는 상기 한 쌍의 비트라인 사이에 상기 한 쌍의 부스트 커패시터의 각각을 접속하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  7. 제 5 항에 있어서,
    상기 부스트 제어회로는 상기 부스트 구성에 있어서는 상기 한 쌍의 비트라인 중의 각각의 상이한 하나와 직렬로 상기 한 쌍의 부스트 커패시터의 각각을 접속하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  8. 제 1 항에 있어서,
    상기 부스트 제어회로는 상기 판독 동작 시에는 상기 샘플링 구성 다음에 상기 부스트 구성의 순서로 상기 복수의 비트라인 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터를 연결하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  9. 제 1 항에 있어서,
    상기 부스트 제어회로는,
    (i) 상기 샘플링 구성에서는 비트라인 스위치를 통해서 상기 센스 앰프 회로와 상기 복수의 비트라인 중의 상기 적어도 하나의 비트라인 간의 접속을 제공하고,
    (ii) 상기 부스트 구성에서는 상기 비트라인 스위치를 이용해서 상기 센스 앰프 회로와 상기 복수의 비트라인 중의 상기 적어도 하나의 비트라인 간의 상기 접속을 끊도록 구성되는 것을 특징으로 하는, 메모리 회로.
  10. 제 1 항에 있어서,
    상기 부스트 커패시터는 금속 산화층에 의해 분리되는 2개의 금속층으로 형성되는 것을 특징으로 하는, 메모리 회로.
  11. 제 1 항에 있어서,
    상기 부스트 커패시터는 상기 부스트 커패시터를 제외한 후 설치된 상기 센스 앰프 회로의 피치 디멘션과 같은 피치 디멘션을 갖는 것을 특징으로 하는, 메모리 회로.
  12. 제 1 항에 있어서,
    상기 비트 셀의 어레이는 6T 비트 셀의 어레이를 구비한 것을 특징으로 하는, 메모리 회로.
  13. 복수의 비트 셀 수단의 열로 이루어진, 데이터를 저장하기 위한 비트 셀 수단의 어레이와,
    상기 어레이 내의 상기 복수의 비트 셀 수단의 열에 연결하기 위한 복수의 비트라인 수단과,
    판독 동작 시에 상기 복수의 비트라인 수단 중의 적어도 하나에 대한 전압 변화를 감지하기 위한 센스 앰프 수단과,
    전하를 저장하기 위한 적어도 한 개의 부스트 커패시터 수단과,
    (i) 상기 적어도 한 개의 부스트 커패시터 수단이 제1 극성으로 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 연결되고, 상기 판독 동작 시에는 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 대한 초기 전압 변화가 상기 적어도 한 개의 부스트 커패시터 수단에 의해 저장되는, 상기 복수의 비트라인 수단 사이의 샘플링된 전압 차에 대응하는 샘플링된 전하를 생성하는 샘플링 구성과,
    (ii) 상기 적어도 한 개의 부스트 커패시터 수단이 상기 제1 극성과 반대인 제2 극성으로 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 연결되고, 상기 샘플링된 전압 차가 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 대한 상기 전압 변화에 더해져 상기 센스 앰프 수단에 공급되는 부스트 구성을,
    포함하는 복수의 구성 중의 하나에 있어서 상기 복수의 비트라인 수단 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터 수단을 연결하기 위한 부스트 제어수단을 구비하는 것을 특징으로 하는, 메모리 회로.
  14. 복수의 비트 셀의 열로 이루어진 비트 셀의 어레이 내에 데이터를 저장하는 단계와,
    상기 어레이 내의 상기 복수의 비트 셀의 열에 연결된 복수의 비트라인을 제공하는 단계와,
    판독 동작 시에 상기 복수의 비트라인 중의 적어도 하나에 대한 전압 변화를 센스 앰프 회로로 감지하는 단계와,
    적어도 한 개의 부스트 커패시터 내에 전하를 저장하는 단계와,
    (i) 상기 적어도 한 개의 부스트 커패시터가 제1 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 판독 동작 시에 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 초기 전압 변화가 상기 적어도 한 개의 부스트 커패시터에 의해 저장되는, 상기 복수의 비트라인 사이의 샘플링된 전압 차에 대응하는 샘플링된 전하를 생성하는 샘플링 구성과,
    (ii) 상기 적어도 한 개의 부스트 커패시터가 상기 제1 극성의 반대인 제2 극성으로 상기 복수의 비트라인 중의 상기 적어도 하나에 연결되고, 상기 샘플링된 전압 차가 상기 복수의 비트라인 중의 상기 적어도 하나에 대한 상기 전압 변화에 더해져 상기 센스 앰프 회로에 공급되는 부스트 구성을,
    포함하는 복수의 구성 중의 하나에 있어서 상기 복수의 비트라인 중의 상기 적어도 하나에 상기 적어도 한 개의 부스트 커패시터를 연결하는 단계를 포함하는 것을 특징으로 하는, 메모리 회로의 동작방법.
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