JP5778287B2 - 選択的に電力供給されるインバータを有するセンス増幅器 - Google Patents

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Description

本開示は概して、センス増幅器に関する。
センス増幅器は、スタティックランダムアクセスメモリ(SRAM)デバイスのような半導体メモリデバイスに記憶されているデータを読み取るために使用され得る。2つのタイプのセンス増幅器は、電流ラッチ型センス増幅器および電圧ラッチ型センス増幅器を含む。電圧ラッチ型センス増幅器は、電流ラッチ型センス増幅器と比較して、小さい入力信号を使用し、速い動作を示し、少ない電力を使用することができる。センス増幅器は、被選択状態または使用可能状態から非選択状態または使用不能状態にセットされたときに、切り替え速度の改善および漏洩の減少をもたらし、半導体メモリデバイスのパフォーマンスを高めることができる。
センス増幅器は、ラッチおよび2つのインバータを含むことができる。センス増幅器は、ビット線ペアを介してデータ信号を受信することができ、センスイネーブル信号を受信することができる。インバータは、センス増幅器の出力を生成することができ、センスイネーブル信号によって電力供給され得る。センス増幅器が使用不能状態にあることをセンスイネーブル信号が示しているときに、センスイネーブル信号によりインバータに電力供給すると、センス増幅器からの望ましくない出力が抑制され得る。
特定の実施形態では、センス増幅器は、ラッチの第1の出力に応答する第1のインバータを含む。第1のインバータは、センスイネーブル信号によって電力供給される。センス増幅器はまた、ラッチの第2の出力に応答する第2のインバータを含む。第2のインバータも、センスイネーブル信号によって電力供給される。
特定の実施形態では、一方法は、センス増幅器の第1のインバータおよび第2のインバータにセンスイネーブル信号を提供することによって、第1のインバータおよび第2のインバータに選択的に電力供給するステップを含む。本方法は、センスイネーブル信号が第1のインバータおよび第2のインバータに電力供給するときに、第1のインバータをビット線から隔離するために、ビット線に結合された隔離デバイスにセンスイネーブル信号を送るステップを含むことができる。本方法はまた、センスイネーブル信号が第1のインバータおよび第2のインバータに電力供給しないときに、第1のインバータからの出力を抑制するステップを含むことができる。
特定の実施形態では、一装置は、第1のインバータおよび第2のインバータを含む第1のセンス増幅器を含む。第1のインバータおよび第2のインバータは、第1のセンス増幅器において受信された第1のセンスイネーブル信号に基づいて選択的に電力供給される。本装置はまた、第3のインバータおよび第4のインバータを含む第2のセンス増幅器を含む。第3のインバータおよび第4のインバータは、第2のセンス増幅器において受信された第2のセンスイネーブル信号に基づいて選択的に電力供給される。
開示する実施形態のうちの少なくとも1つによって提供される1つの特定の利点は、センスイネーブル信号に基づいてインバータに選択的に電力供給することで、出力インバータへの入力を制御するために論理ゲートのようなデバイスを使用する回路と比較してデバイスが少なく、切り替え速度が速い回路を使用して、使用可能でないセンス増幅器によって誤った信号が出力されるのを防止できることである。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
選択的に電力供給されるインバータを有するセンス増幅器の一実施形態の図である。 マルチプレクサに出力を提供するように結合された選択的に電力供給されるインバータを有する1対のセンス増幅器の一実施形態の概略図である。 スタティックランダムアクセスメモリ(SRAM)設計における16対1マルチプレックス方式で実装された図1のセンス増幅器の一実施形態の概略図である。 センス増幅器を使用する方法の特定の実施形態のフローチャート図である。 選択的に電力供給されるインバータを有するセンス増幅器を含む通信デバイスの特定の実施形態のブロック図である。 選択的に電力供給されるインバータを有するセンス増幅器を含むデバイスを製造するためのプロセスの特定の実施形態のフロー図である。
図1は、選択的に電力供給されるインバータを有するセンス増幅器100の一実施形態を示している。センス増幅器100は、電圧ラッチ型センス増幅器であり得る。センス増幅器100は、一例として、28ナノメートルのスタティックランダムアクセスメモリ(SRAM)設計で実装され得る。センス増幅器100は、ビット線ペア112、114およびセンスイネーブル信号116を入力として受信することができる。ビット線ペア112、114は、メモリセルのコアアレイから出力され得る。センスイネーブル信号116は、使用可能状態または使用不能状態のいずれかを示すことができる。センスイネーブル信号116は、使用可能状態にあるときに高電圧または論理「1」値を有することができ、センスイネーブル信号116は、使用不能状態にあるときに低電圧または論理「0」値を有することができる。
センス増幅器100は、ラッチ118、第1のインバータ120、および第2のインバータ122を含むことができる。ラッチ118は、ビット線ペア112、114およびセンスイネーブル信号116を受信することができる。ラッチ118は、センスイネーブル信号116によってアクティブ化され、ラッチ118は、ビット線112のデータ信号(d)とビット線114の相補的データ信号(db)との間の差動電圧に応答することができる。ラッチ118は、ビット線ペア112、114を介して受信した差動電圧に対応する内部状態への遷移を、たとえば、差動電圧に応答して内部ノードにおける電圧を設定することによって、行うことができる。ラッチ118がセンスイネーブル信号116によってアクティブ化されるとき、第1のインバータ120のインバータ入力部124は、ラッチ118の第1のラッチ出力126を受信する。ラッチ118がセンスイネーブル信号116によってアクティブ化されるとき、ラッチは、第2のインバータ122のインバータ入力部130に第2のラッチ出力128を送ることもできる。
第1のインバータ120は、第1のインバータ120の電源入力部132において受信したセンスイネーブル信号116によって電力供給される。センスイネーブル信号116が使用可能状態にあるとき、第1の出力134は、第1のラッチ出力126の論理補数である。センスイネーブル信号116が使用不能状態にあるとき、センスイネーブル信号116は、第1のインバータ120またはラッチ118をアクティブ化しない。第1のインバータ120をアクティブ化するのに十分な電流がビット線112から第1のインバータ120に流れるときでも、センスイネーブル信号116が使用不能状態にあるとき、第1のインバータ120は、センスイネーブル信号116によってアクティブ化されず、第1のラッチ出力126における電圧とは無関係な出力を生成する(たとえば、論理低出力電圧を生成する)。その結果、センスイネーブル信号116が使用不能状態にあるとき、第1のインバータ120は、誤った信号を生成することを抑制される。
第2のインバータ122は、第2のインバータ122の電源入力部136において受信したセンスイネーブル信号116によって電力供給される。センスイネーブル信号116が使用可能状態にあるとき、第2の出力138は、第2のラッチ出力128の論理補数である。センスイネーブル信号116が使用不能状態にあるとき、センスイネーブル信号116は、第2のインバータ122またはラッチ118をアクティブ化しない。使用不能状態では、第2のインバータ122はセンスイネーブル信号116によってアクティブ化されないので、第2のインバータ122をアクティブ化するのに十分な電流がビット線114から第2のインバータ122に流れるときでも、第2のラッチ出力128における電圧とは無関係な出力(たとえば、論理低出力電圧)が第2の出力138において提供される。センスイネーブル信号116が使用不能状態にあるとき、第2のインバータ122は、誤った信号を生成することを抑制される。
センス増幅器100が使用不能であるとき、第1のインバータ120および第2のインバータ122が第1の出力134および第2の出力138を推進するのを防ぐように、第1のインバータ120および第2のインバータ122はセンスイネーブル信号116に基づいて選択的に電力供給される。センス増幅器100が使用不能であるときに第1のインバータ120および第2のインバータ122を電源切断することによって、第1の出力134および第2の出力138は、競合をもたらすことなくマルチプレクサ出力の一部として使用され得る。
センス増幅器100がセンスイネーブル信号116によってアクティブ化されるとき、センス増幅器100は、第1のインバータ120を介して第1の出力134、および第2のインバータ122を介して第2の出力138を提供する。第1の出力134および第2の出力138は、N型トランジスタ(たとえば、N型金属酸化物半導体(NMOS)トランジスタ)のような出力デバイスに送られ得る。第1の出力134は、第1のマルチプレクサ出力ラインとして他のセンス増幅器の第1の出力に結合され得る。図2に関して説明するように、第2の出力138は、第2のマルチプレクサ出力ラインとして他のセンス増幅器の第2の出力に結合され得る。
動作中、センスイネーブル信号116が使用不能状態にあるとき、ラッチ118は非アクティブ化され、第1のインバータ120は電源切断され、第2のインバータ122は電源切断される。第1の出力134および第2の出力138は、論理低電圧を有する。センスイネーブル信号116が使用可能状態にあるとき、ラッチ118はアクティブ化され、第1のラッチ出力126を第1のインバータ120に、第2のラッチ出力128を第2のインバータ122に提供し、この場合にラッチ出力126、128は、ビット線112、114のデータ値に基づく。第1のインバータ120は第1の出力134を出力し、第2のインバータ122は第2の出力138を出力する。
センスイネーブル信号116により第1のインバータ120および第2のインバータ122に電力供給することによって、センス増幅器100は小型で、速く、信頼できるものになることができる。たとえば、センスイネーブル信号116により第1のインバータ120および第2のインバータ122に電力供給することによって、センス増幅器100によって誤った信号が出力されるのを抑制するための追加デバイス(たとえば、NORゲート)の必要を回避することができる。出力経路においてより少ないデバイスを使用することで、パフォーマンスの向上、カップリングノイズの減少、ミスマッチの改善、およびセンス増幅器100用のエリアの縮小がもたらされ得る。
図2は、第1のセンス増幅器(SA)100および第2のセンス増幅器(SA)200の例示的な実施形態を示しており、これらの出力部は、第1のマルチプレクサ(MUX)出力ライン204および第2のMUX出力ライン206を有する出力段202に結合されている。出力段202は、第1のセンス増幅器100からの第1の出力デバイス210および第2のセンス増幅器200からの第1の出力デバイス212を含む第1のマルチプレクサ208を含むことができる。出力段202はまた、第1のセンス増幅器100からの第2の出力デバイス216および第2のセンス増幅器200からの第2の出力デバイス218を含む第2のマルチプレクサ214を含むことができる。第1のマルチプレクサ208および第2のマルチプレクサ214は、第1のセンス増幅器100が初期センスイネーブル信号220を受信したこと、および第2のセンス増幅器200が初期センスイネーブル信号222を受信したことに応答して、マルチプレクサ出力ライン204、206に出力を送ることができる。出力段202は、少なくとも1つの追加センス増幅器から出力を受信することができる。図3に示すように、追加センス増幅器はMUX出力ライン204、206に結合され得る。共通出力部に信号を提供する複数のセンス増幅器による競合を減らすために、遅延をもたらすNOT-OR(NOR)回路または他の論理ゲートを使用することなく、インバータ120、122のような非選択センス増幅器のインバータを選択的に電源切断することによって、出力段202が制御されるので、速度の向上および競合のない動作が実現し得る。
第1のセンス増幅器100および第2のセンス増幅器200は電圧ラッチ型センス増幅器であり得る。第1のセンス増幅器100は、ラッチ118、第1のインバータ120、第2のインバータ122、および入力信号インバータ224を含むことができる。第1のインバータ120および第2のインバータ122は、第1のセンスイネーブル信号116に基づいて選択的に電力供給される。例示すると、第1のセンスイネーブル信号116が使用不能状態を示しているとき、電力は第1のインバータ120または第2のインバータ122に供給されない。第1のセンスイネーブル信号116が使用可能状態を示しているとき、電力は第1のセンス増幅器100の第1のインバータ120または第1のセンス増幅器100の第2のインバータ122に供給される。同様に、第2のセンス増幅器200は、ラッチ226、第3のインバータ228、第4のインバータ230、および入力信号インバータ232を含むことができる。第3のインバータ228および第4のインバータ230は、第2のセンスイネーブル信号234に基づいて選択的に電力供給される。
ラッチ118は、1対の交差結合インバータ236およびプルダウンデバイス238を含むことができる。第1のセンス増幅器100のプルダウンデバイス238は、センスイネーブル信号116によって制御され得る。同様に、ラッチ226は、1対の交差結合インバータおよびプルダウンデバイスを含むことができる。第2のセンス増幅器200のプルダウンデバイスは、センスイネーブル信号234によって制御され得る。
インバータ120、122、228、および230の各々は、電源入力部と接地との間に直列に結合されたP型トランジスタおよびN型トランジスタを含むことができる。たとえば、第1のインバータ120は、電源入力部132と接地244との間に直列に結合されたP型トランジスタ240およびN型トランジスタ242を含む。インバータ120、122、228、および230の各々において、P型トランジスタ、N型トランジスタ、または両方は、低しきい値電圧(LVT)デバイスであり得る。たとえば、インバータ120、122、228、および230の各々は、複数のLVTデバイスを含むことができる。特定のセンス増幅器の特定のインバータにおけるLVTデバイスは、非LVTデバイスよりも速い切り替えを示し得るが、対応するセンス増幅器が待機モードにあるときに(たとえば、センス増幅器が使用不能状態のセンスイネーブル信号を受信するときに)電圧漏洩がより生じやすくなり得る。センスイネーブル信号が使用不能状態にあるときに、特定のインバータに電力が適用されないので、特定のインバータは接地に設定される。その結果、特定のセンス増幅器用のビット線ペア(たとえば、第1のセンス増幅器100用のビット線ペア112、114、または第2のセンス増幅器200用のビット線ペア246、248)において比較的大きい電圧差が受信されたときでも、特定のインバータ(たとえば、インバータ120、122、228、または230のうちの1つ)から出力を受信する出力デバイス(たとえば、出力デバイス210、212、216、または218のうちの1つ)は、高インピーダンス状態に保たれる。
第1のセンス増幅器100は、初期センスイネーブル信号220およびビット線ペア112、114を入力として受信することができる。初期センスイネーブル信号220は、入力信号インバータ224に提供されて、センスイネーブル信号116がもたらされ得る。他の実施形態では、第1のセンス増幅器100は、入力信号インバータ224を含まないことがあり、初期センスイネーブル信号220はセンスイネーブル信号116である。センスイネーブル信号116は、プルダウンデバイス238の制御端子、第1のインバータ120の電源入力部132、および第2のインバータ122の電源入力部136に結合され得る。第1のセンス増幅器100は、センスイネーブル信号116を受信したことに応答して、第1のインバータ120の出力134をマルチプレクサ208に提供し、第2のインバータ122の出力138をマルチプレクサ214に提供するように構成され得る。センスイネーブル信号116はまた、第1の隔離デバイス250および第2の隔離デバイス252を制御するために使用され得る。
第1の隔離デバイス250および第2の隔離デバイス252は、ビット線112、114における信号を、ラッチ118、第1のインバータ120および第2のインバータ122から隔離する。第1の隔離デバイス250および第2の隔離デバイス252は、センスイネーブル信号116によって制御されるP型トランジスタ(たとえば、P型金属酸化物半導体(PMOS)トランジスタ)であり得る。ビット線112、114における信号がラッチ出力126、128に干渉するのを防ぐために、インバータ120、122がセンスイネーブル信号116によって電力供給されるときに、隔離デバイス250、252はインバータ120、122をビット線112、114から隔離する。第1の隔離デバイス250および第2の隔離デバイス252の出力は、ラッチ118によって提供され得る。
センスイネーブル信号116がプルダウンデバイス238を介してラッチ118をアクティブ化するとき、ラッチ118は、ビット線112、114によって提供される差動バイアスに応答して、第1のラッチ出力126の値がビット線112の値に対応し、第2のラッチ出力128の値がビット線114の値に対応するような状態になる。ラッチ118からのラッチ出力126、128は第1のインバータ120および第2のインバータ122に移動して、第1の出力デバイス210および第2の出力デバイス216を介したMUX出力ライン204、206への出力を制御する。
センスイネーブル信号116が使用可能状態にあるとき、センスイネーブル信号116は、第1のインバータ120および第2のインバータ122に電力供給する。第1のインバータ120からの第1の出力134は第1の出力デバイス210に、接地信号または高インピーダンス出力をMUX出力ライン204に提供させる。第2のインバータ122からの第2の出力138は第2の出力デバイス216に、接地信号または高インピーダンス出力をMUX出力ライン206に提供させる。たとえば、MUX出力ライン204、206を論理「1」値に事前充電することができ、また高インピーダンス出力によって論理「1」値に維持すること、または接地に放電することができ、それにより論理「0」値を生成することができる。
第2のセンス増幅器200は、初期センスイネーブル信号222およびビット線ペア246、248を入力として受信することができる。初期センスイネーブル信号222は、入力信号インバータ232に提供されて、センスイネーブル信号234がもたらされ得る。センスイネーブル信号234はセンスイネーブル信号116と反対の状態を有することができ、その結果、MUX出力ライン204、206は単一のセンス増幅器(たとえば、第1のセンス増幅器100または第2のセンス増幅器200のいずれか)に応答する。
センスイネーブル信号116が使用可能状態にあるとき、センスイネーブル信号234は使用不能状態にある。MUX出力ライン204は、第1のセンス増幅器100に関連する第1の出力デバイス210から信号(たとえば、接地または高インピーダンス(高-Z))を受信し、MUX出力ライン206は、第1のセンス増幅器100に関連する第2の出力デバイス216から信号(たとえば、高-Zまたは接地)を受信する。第2のセンス増幅器200に関連する出力デバイス212、218は高-Z状態に保たれているので、MUX出力ライン204、206は第2のセンス増幅器200から隔離される。詳細には、第2のセンス増幅器200のインバータ228、230を電源切断することによって、第2のセンス増幅器200の出力デバイス212、218に、論理低電圧を受信させ、高-Z状態を維持させる。
センスイネーブル信号116が使用不能状態にあるとき、センスイネーブル信号234は使用可能状態にある。MUX出力ライン204は、第2のセンス増幅器200に関連する第1の出力デバイス212から信号を受信し、MUX出力ライン206は、第2のセンス増幅器200に関連する第2の出力デバイス218から信号を受信する。第1のセンス増幅器100のインバータ120、122が電源切断されていることに応答して、第1のセンス増幅器100に関連する出力デバイス210、216が高-Z状態に保たれているので、MUX出力ライン204、206は、第1のセンス増幅器100に関連する第1の出力デバイス210および第2の出力デバイス216からの入力を受信しない。
センスイネーブル信号116を使用して第1のセンス増幅器100のインバータ120、122に選択的に電力供給し、センスイネーブル信号234を使用して第2のセンス増幅器200のインバータ228、230に選択的に電力供給することで、被選択センス増幅器(たとえば、センス増幅器100または200)は、非選択または使用不能のセンス増幅器から誤った信号が出力されるのを許容することなく(すなわち、被選択センス増幅器がセンス増幅器200であるときにセンス増幅器100からの誤った信号を防止し、被選択センス増幅器がセンス増幅器100であるときにセンス増幅器200からの誤った信号を防止して)、入力ビット線ペア(たとえば、112、114、または246、248)間の電圧差に迅速かつ確実に応答することができる。
図3は、スタティックランダムアクセスメモリ(SRAM)設計のような16対1マルチプレックス方式で実装されたセンス増幅器100およびセンス増幅器200の一実施形態を示している。ワード線およびビット線がコアアレイ302〜308に結合され得る。各コアアレイ302〜308は、メモリセルの4つの列を含むことができる。ビット線はコアアレイ302〜308からマルチプレクサ310〜316を通ることができる。マルチプレクサ310〜316に入る制御線は、センス増幅器100、200、318、および320のうちの1つに送られるメモリセルの列に対応する特定のビット線ペアを決定することができる。センスイネーブル信号SEN0 116、SEN1 234、SEN2 322、およびSEN3 324は、どのセンス増幅器出力をMUX出力ライン204、206に送るかを決定することができる。
たとえば、ワード線、ビット線、制御線を介して提供される制御信号、ならびにセンスイネーブル信号116、234、322、および324は、コアアレイ304のメモリセルの第2の列に対応するデータを、ビット線ペア246、248を介してマルチプレクサ312からセンス増幅器200に送ることを決定することができる。センスイネーブル信号234が使用可能状態にあることがあり、他のイネーブル信号116、322、および324が使用不能状態にあることがある。ビット線ペア246、248は、コアアレイ304の第2の列に対応するデータをセンス増幅器200に送ることができる。センス増幅器200のインバータ(たとえば、図2のセンス増幅器200のインバータ228、230)はセンスイネーブル信号234によって電力供給されてよく、それにより、MUX出力ライン204、206は、ビット線ペア246、248のデータに対応する出力を受信する。
他のセンスイネーブル信号116、322、および324は各々が使用不能状態にあってよく、それにより、他のセンスイネーブル信号116、322、および324を受信するセンス増幅器100、318、および320のインバータは電力供給されない。したがって、センス増幅器100、318、および320は、MUX出力ライン204、206から隔離される。その結果、MUX出力ライン204、206の競合のない動作が実現され得る。
図4は、センス増幅器を使用する方法の特定の実施形態のフローチャートを示している。402において、センス増幅器の第1のインバータおよびセンス増幅器の第2のインバータにセンスイネーブル信号を提供することによって、第1のインバータおよび第2のインバータが選択的に電力供給される。センスイネーブル信号は、使用可能状態または使用不能状態にあり得る。センスイネーブル信号が使用可能状態にあるとき、センスイネーブル信号は、第1のインバータおよび第2のインバータに電力供給する。センスイネーブル信号が使用不能状態にあるとき、センスイネーブル信号は、第1のインバータおよび第2のインバータに電力供給しない。たとえば、センス増幅器は、図1のセンス増幅器100でよい。
404において、センスイネーブル信号が第1のインバータおよび第2のインバータに電力供給するときに(すなわち、センスイネーブル信号が使用可能状態にあるときに)、第1のインバータを第1のビット線から隔離するために、第1のビット線に結合された隔離デバイスにセンスイネーブル信号が送られる。センスイネーブル信号が第1のインバータおよび第2のインバータに電力供給するときに、第2のインバータを第2のビット線から隔離するために、第2のビット線に結合された第2の隔離デバイスにもセンスイネーブル信号が送られ得る。たとえば、隔離デバイスは、図2の隔離デバイス250、252でよい。
406において、センスイネーブル信号が第1のインバータおよび第2のインバータに電力供給しないときに(すなわち、センスイネーブル信号が使用不能状態にあるときに)、第1のインバータからの出力は抑制される。センスイネーブル信号が第1のインバータおよび第2のインバータに電力供給しないときに、第2のインバータからの出力も抑制され得る。たとえば、第1のインバータおよび第2のインバータは、センスイネーブル信号が論理高値を有するときに相補的出力値を生成することができるが、両方とも、センスイネーブル信号が論理低値を有することに応答して論理低値を出力することができる。
センス増幅器のセンスイネーブル信号を使用して、センス増幅器の第1のインバータおよび第2のインバータに電力供給することで、センス増幅器は、比較的小さく、速く、信頼できるものになることができる。たとえば、センス増幅器によって出力される誤った信号を遮断するためにNOT-OR(NOR)回路を使用するセンス増幅器と比較して少ないデバイス、小さいエリア、少ないカップリングノイズ、少ない漏洩、および/またはミスマッチが改善するという特性を使用して、センス増幅器を実装することができる。たとえば、センスイネーブル信号を使用して、センス増幅器の第1のインバータおよび第2のインバータに電力供給するセンス増幅器は、NOR回路を使用するセンス増幅器よりも4つ少ないデバイスを含むことができる。加えて、漏洩効果をもたらすことなく、センス増幅器のインバータに低電圧しきい値トランジスタが使用され得る。さらに、ラッチからの切り替え経路を遅らせ得る追加構成要素が加わらず、従来型の回路と比較して切り替え速度が向上する。
図4の方法は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、処理ユニット、たとえば中央処理装置(CPU)、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せによって実施され得る。一例として、図4の方法は、図5に関して説明するように、命令を実行するプロセッサを有するメモリコントローラによって実行され得る。
図5を参照すると、選択的に電力供給されるインバータを有するセンス増幅器552を有する電子デバイスの特定の例示的な実施形態のブロック図が示され、全体的に500と表される。デバイス500は、メモリ532に結合されたデジタル信号プロセッサ(DSP)510などのプロセッサを含む。メモリ532は、選択的に電力供給されるインバータを有するセンス増幅器552を含む。例示的な一実施形態では、選択的に電力供給されるインバータを有するセンス増幅器552は、図1のセンス増幅器100に対応することができ、かつ/または図4の方法に従って動作することができる。
メモリ532はまた、例示的かつ非限定的な例として、コントローラ554にあるか、コントローラ554にとってアクセス可能なSRAMまたは読取り専用メモリ(ROM)のような、非一時的コンピュータ可読媒体に記憶されているコンピュータ実行可能命令556を含むコントローラ554を含む。たとえば、実行可能命令556は、センス増幅器552の第1のインバータおよびセンス増幅器552の第2のインバータにセンスイネーブル信号を提供することによって、第1のインバータおよび第2のインバータに選択的に電力供給することをコンピュータ、たとえばコントローラ554のプロセッサ558に行わせるように、コンピュータ(たとえば、プロセッサ558)によって実行可能であり得る。一方、他の実施形態では、センスイネーブル信号は、コンピュータが命令を実行することに応答して提供されないことがあり、代わりに、1つもしくは複数の状態機械、専用回路、またはセンスイネーブル信号を生成するように構成された他のハードウェアの動作によって提供されて、センス増幅器552の1つもしくは複数のインバータに選択的に電力供給されることがある。センス増幅器552はメモリ532内にあるものとして示されているが、他の実施形態では、センス増幅器552は1つまたは複数の他の構成要素内に、たとえばプロセッサ510またはデバイス500の1つもしくは複数の他のコントローラもしくはメモリデバイス内に実装され得る。
図5はまた、プロセッサ510およびディスプレイ528に結合されたディスプレイコントローラ526も示している。コーダ/デコーダ(コーデック)534も、プロセッサ510に結合され得る。スピーカー536およびマイクロフォン538が、コーデック534に結合され得る。
図5は、ワイヤレスコントローラ540が、プロセッサ510およびワイヤレスアンテナ542に結合され得ることも示している。特定の実施形態では、プロセッサ510、ディスプレイコントローラ526、メモリ532、コーデック534、およびワイヤレスコントローラ540は、システムインパッケージデバイスまたはシステムオンチップデバイス522に含まれる。特定の実施形態では、入力デバイス530および電源544が、システムオンチップデバイス522に結合される。さらに、特定の実施形態では、図5に示すように、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、ワイヤレスアンテナ542、および電源544は、システムオンチップデバイス522の外部にある。ただし、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、ワイヤレスアンテナ542、および電源544の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス522の構成要素に結合され得る。
記載の実施形態に関連して、センスイネーブル信号によって電力供給される、ラッチの第1の出力を反転させるための手段と、センスイネーブル信号によって電力供給される、ラッチの第2の出力を反転させるための手段とを含む装置が開示される。たとえば、第1の出力を反転させるための手段は、図1の第1のラッチ出力126に結合されたインバータ120、図2のP型トランジスタ240、図2のN型トランジスタ242、1つもしくは複数のLVTデバイス、第1の出力を反転させるように構成された1つもしくは複数の他のバッファもしくは回路デバイス、またはそれらの任意の組合せを含むことができる。第2の出力を反転させるための手段は、図1の第2のラッチ出力128に結合されたインバータ122、P型トランジスタ、N型トランジスタ、1つもしくは複数のLVTデバイス、第2の出力を反転させるように構成された1つもしくは複数の他のバッファもしくは回路デバイス、またはそれらの任意の組合せを含むことができる。
装置は、センスイネーブル信号によって制御される、ラッチの第1の出力を第1のビット線から選択的に隔離するための手段をさらに含むことができる。例示すると、ラッチの第1の出力を第1のビット線から選択的に隔離するための手段は、図2の隔離デバイス250、たとえばP型トランジスタ、もしくはラッチの第1の出力を第1のビット線から選択的に隔離するように構成された任意の他の型のトランジスタ、スイッチ、バッファもしくは回路デバイス、またはそれらの任意の組合せを含むことができる。装置は、少なくとも1つの半導体ダイに統合されてよく、かつ/または図6に関して説明するように、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに含むことができ、そのデバイスに、第1の出力を反転させるための手段と、第2の出力を反転させるための手段とが統合される。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計され、構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。次いで、このチップが、上で説明されたデバイスで利用される。図6は、電子デバイス製造プロセス600の特定の例示的な実施形態を示している。
物理デバイス情報602が、製造プロセス600において、たとえば研究用コンピュータ606において受け取られる。物理デバイス情報602は、センス増幅器100など、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理デバイス情報602は、研究用コンピュータ606に結合されたユーザインターフェース604を介して入力される、物理的なパラメータ、材料の特徴、および構造情報を含み得る。研究用コンピュータ606は、メモリ610のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのようなプロセッサ608を含む。メモリ610は、プロセッサ608に、物理的デバイス情報602をファイルフォーマットに適合するように変換させ、ライブラリファイル612を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
特定の実施形態では、ライブラリファイル612は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル612は、電子設計オートメーション(EDA)ツール620とともに使用するために設けられている図1のセンス増幅器100を含むデバイスを含む半導体デバイスのライブラリを含むことができる。
ライブラリファイル612は、メモリ618に結合された1つまたは複数のプロセシングコアのようなプロセッサ617を含む設計用コンピュータ616において、EDAツール620とともに用いられ得る。EDAツール620は、設計用コンピュータ616のユーザが、ライブラリファイル612の図1のセンス増幅器100を含む回路を設計することを可能にするように、プロセッサ実行可能命令としてメモリ618に記憶され得る。たとえば、設計用コンピュータ616のユーザは、設計用コンピュータ616に結合されたユーザインターフェース624を介して、回路設計情報622を入力することができる。回路設計情報622は、センス増幅器100など、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的な特性を表す他の情報を含んでもよい。
設計用コンピュータ616は、回路設計情報622を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、およびGraphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ616は、センス増幅器100を表す情報を、他の回路を表す情報またはその他の情報とともに含むGDSIIファイル626のような変換された設計情報を含むデータファイルを生成するように構成され得る。例示すると、データファイルは、内部にさらなる電子回路および電子部品も含む、センス増幅器100を含むシステムオンチップ(SOC)に対応する情報を含んでもよい。
GDSIIファイル626は、GDSIIファイル626内の変換された情報に従ってセンス増幅器100を製造するための製造プロセス628において受け取られてもよい。たとえば、デバイス製造プロセスは、GDSIIファイル626をマスク製造業者630に提供して、代表的なマスク632として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成するステップを含み得る。マスク632は、製造プロセスの間に用いられ、1つまたは複数のウエハ634を生成することができ、ウエハ634は検査されて、代表的なダイ636のようなダイに分割され得る。ダイ636は、センス増幅器100を含むデバイスを含む回路を含む。
ダイ636をパッケージングプロセス638に供給してもよく、パッケージングプロセス638において、ダイ636は代表的なパッケージ640に組み込まれる。たとえば、パッケージ640は、システムインパッケージ(SiP)構成のような、単一のダイ636または複数のダイを含み得る。パッケージ640は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ640に関する情報は、たとえばコンピュータ646に記憶される構成要素ライブラリを介して、様々な製品設計者に配布され得る。コンピュータ646は、メモリ650に結合された1つまたは複数のプロセシングコアのようなプロセッサ648を含み得る。プリント回路基板(PCB)ツールをメモリ650にプロセッサ実行可能命令として記憶し、ユーザインターフェース644を介してコンピュータ646のユーザから受け取られたPCB設計情報642を処理してもよい。PCB設計情報642は、センス増幅器100を含むパッケージ640に対応するパッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含み得る。
コンピュータ646は、PCB設計情報642を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含む、データを有するGERBERファイル652のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、センス増幅器100を含むパッケージ640に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
GERBERファイル652は、基板組立プロセス654において受け取られ、GERBERファイル652内に記憶される設計情報に従って製造される、代表的なPCB656のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル652は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB656は、パッケージ640を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)658を形成することができる。
PCA658は、製品製造プロセス660において受け取られ、第1の代表的な電子デバイス662および第2の代表的な電子デバイス664のような、1つまたは複数の電子デバイスに統合されてもよい。例示的かつ非限定的な例として、第1の代表的な電子デバイス662、第2の代表的な電子デバイス664、またはこれら両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータというグループから選択されてもよく、その中に、センス増幅器100が統合される。別の例示的かつ非限定的な例として、電子デバイス662および664のうちの1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測機器のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せのような、遠隔ユニットであってよい。図6は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
センス増幅器100を含むデバイスは、例示的プロセス600において説明したように、製造し、処理し、電子デバイスに組み込むことができる。図1〜図5に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル612、GDSIIファイル626、GERBERファイル652内などに、様々な処理段階で含められてもよく、また、研究用コンピュータ606のメモリ610、設計用コンピュータ616のメモリ618、コンピュータ646のメモリ650、基板組立プロセス654のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク632、ダイ636、パッケージ640、PCA658、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはそれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス600は、プロセス600の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティによって実行され得る。
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、特定の用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示される実施形態に関して説明される方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に常駐し得る。ASICは、コンピューティングデバイスまたはユーザ端末に常駐し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別の構成要素として常駐し得る。
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作製または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
100 センス増幅器、第1のセンス増幅器(SA)
112 ビット線
114 ビット線
116 センスイネーブル信号、SEN0
118 ラッチ
120 第1のインバータ
122 第2のインバータ
124 インバータ入力部
126 第1のラッチ出力
128 第2のラッチ出力
130 インバータ入力部
132 電源入力部
134 第1の出力
136 電源入力部
138 第2の出力
200 第2のセンス増幅器(SA)
202 出力段
204 第1のマルチプレクサ(MUX)出力ライン
206 第2のMUX出力ライン
208 第1のマルチプレクサ
210 第1の出力デバイス
212 第1の出力デバイス
214 第2のマルチプレクサ
216 第2の出力デバイス
218 第2の出力デバイス
220 初期センスイネーブル信号
222 初期センスイネーブル信号
224 入力信号インバータ
226 ラッチ
228 第3のインバータ
230 第4のインバータ
232 入力信号インバータ
234 第2のセンスイネーブル信号、SEN1
236 交差結合インバータ
238 プルダウンデバイス
240 P型トランジスタ
242 N型トランジスタ
244 接地
250 第1の隔離デバイス
252 第2の隔離デバイス
302 コアアレイ
304 コアアレイ
306 コアアレイ
308 コアアレイ
310 マルチプレクサ
312 マルチプレクサ
314 マルチプレクサ
316 マルチプレクサ
318 センス増幅器
320 センス増幅器
322 SEN2、センスイネーブル信号
324 SEN3、センスイネーブル信号
500 デバイス
510 プロセッサ、デジタル信号プロセッサ(DSP)
522 システムインパッケージデバイスまたはシステムオンチップデバイス
526 ディスプレイコントローラ
528 ディスプレイ
530 入力デバイス
532 メモリ
534 コーダ/デコーダ(コーデック)
536 スピーカー
538 マイクロフォン
540 ワイヤレスコントローラ
542 ワイヤレスアンテナ
544 電源
552 選択的に電力供給させるインバータを有するセンス増幅器、センス増幅器
554 コントローラ
556 コンピュータ実行可能命令、実行可能命令
558 プロセッサ
600 電子デバイス製造プロセス
602 物理デバイス情報
604 ユーザインターフェース
606 研究用コンピュータ
608 プロセッサ
610 メモリ
612 ライブラリファイル
616 設計用コンピュータ
617 プロセッサ
618 メモリ
620 電子設計オートメーション(EDA)ツール
622 回路設計情報
624 ユーザインターフェース
626 GDSIIファイル
628 製造プロセス
630 マスク製造業者
632 マスク
634 ウエハ
636 ダイ
638 パッケージングプロセス
640 パッケージ
642 PCB設計情報
644 ユーザインターフェース
646 コンピュータ
648 プロセッサ
650 メモリ
652 GERBERファイル
654 基板組立プロセス
656 PCB
658 プリント回路アセンブリ(PCA)
660 製品製造プロセス
662 第1の代表的な電子デバイス
664 第2の代表的な電子デバイス

Claims (42)

  1. ラッチの第1の出力に応答する第1のインバータであって、前記第1のインバータの第1のトランジスタのソース端子がセンスイネーブル信号を受信するように構成され、前記第1のインバータの第2のトランジスタのソース端子が接地に接続されている、第1のインバータと、
    前記ラッチの第2の出力に応答する第2のインバータであって、前記第2のインバータの第1のトランジスタのソース端子が前記センスイネーブル信号を受信するように構成され、前記第2のインバータの第2のトランジスタのソース端子が接地に接続されている、第2のインバータと、
    前記センスイネーブル信号に応答する第1の隔離デバイスであって、前記第1の隔離デバイスのドレイン端子が前記ラッチの前記第1の出力に接続され、前記第1の隔離デバイスは第1のビット線に接続され、前記第1のインバータの前記第1のトランジスタの前記ソース端子が前記センスイネーブル信号を受信すると、前記第1の隔離デバイスは前記第1のインバータを前記第1のビット線から隔離する、第1の隔離デバイスと
    を含むセンス増幅器。
  2. 前記第1のインバータは、
    前記センスイネーブル信号を受信する電源入力部と、
    前記ラッチの前記第1の出力を受信するインバータ入力部と
    を含む、請求項1に記載のセンス増幅器。
  3. 前記第1のインバータは、前記電源入力部と接地との間に直列に結合されたP型トランジスタおよびN型トランジスタを含む、請求項2に記載のセンス増幅器。
  4. 前記ラッチは1対の交差結合インバータを含む、請求項1に記載のセンス増幅器。
  5. 前記第1のインバータは複数の低しきい値電圧デバイスを含む、請求項1に記載のセンス増幅器。
  6. 前記第1のインバータの出力は出力段に結合される、請求項1に記載のセンス増幅器。
  7. 前記出力段はマルチプレクサ(MUX)を含み、前記センス増幅器は、前記センスイネーブル信号を受信したことに応答して、前記第1のインバータの前記出力を前記MUXに提供するように構成される、請求項6に記載のセンス増幅器。
  8. NOT-OR(NOR)回路を使用することなく前記出力段は制御される、請求項6に記載のセンス増幅器。
  9. 前記出力段は、少なくとも1つの追加センス増幅器からの出力を受信する、請求項6に記載のセンス増幅器。
  10. 前記出力段は第2のマルチプレクサ(MUX)を含み、前記センス増幅器は、前記センスイネーブル信号を受信したことに応答して、前記第2のインバータの前記出力を前記第2のMUXに提供するように構成される、請求項6に記載のセンス増幅器。
  11. 前記センス増幅器は電圧ラッチ型センス増幅器である、請求項1に記載のセンス増幅器。
  12. 少なくとも1つの半導体ダイに統合された、請求項1に記載のセンス増幅器。
  13. 前記センス増幅器が統合されている、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうち少なくとも1つをさらに含む、請求項1に記載のセンス増幅器。
  14. 第1のインバータの第1のトランジスタのソース端子にセンスイネーブル信号を提供することによって、センス増幅器のラッチの第1の出力に応答する前記第1のインバータに選択的に電力供給するステップであって、前記第1のインバータの第2のトランジスタのソース端子が接地に接続されている、ステップと、
    第2のインバータの第1のトランジスタのソース端子にセンスイネーブル信号を提供することによって、前記センス増幅器の前記ラッチの第2の出力に応答する前記第2のインバータに選択的に電力供給するステップであって、前記第2のインバータの第2のトランジスタのソース端子が接地に接続されている、ステップと、
    前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給するときに、前記第1のインバータをビットラインから隔離するために、前記ビットラインに接続された第1の隔離デバイスに前記センスイネーブル信号を送信するステップと
    を含む方法。
  15. 前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給しないときに、前記センス増幅器からの出力を抑制するステップをさらに含む、請求項14に記載の方法。
  16. 第1のラッチの第1の出力に応答する第1のインバータおよび前記第1のラッチの第2の出力に応答する第2のインバータを含む第1のセンス増幅器であって、前記第1のインバータの第1のトランジスタのソース端子および前記第2のインバータの第1のトランジスタのソース端子は、第1のセンスイネーブル信号を受信するように構成され、前記第1のインバータの第2のトランジスタのソース端子および前記第2のインバータの第2のトランジスタのソース端子が接地に接続されている、第1のセンス増幅器と、
    前記第1のセンスイネーブル信号に応答する第1の隔離デバイスであって、前記第1の隔離デバイスのドレイン端子が前記第1のラッチの第1の出力に接続され、前記第1の隔離デバイスは第1のビット線に接続され、前記第1のインバータの前記第1のトランジスタの前記ソース端子が前記第1のセンスイネーブル信号を受信すると、前記第1の隔離デバイスは前記第1のインバータを前記第1のビット線から隔離する、第1の隔離デバイスと、
    第2のラッチの第1の出力に応答する第3のインバータおよび前記第2のラッチの第2の出力に応答する第4のインバータを含む第2のセンス増幅器であって、前記第3のインバータの第1のトランジスタのソース端子および前記第4のインバータの第1のトランジスタのソース端子は、第2のセンスイネーブル信号を受信するように構成され、前記第3のインバータの第2のトランジスタのソース端子および前記第4のインバータの第2のトランジスタのソース端子が接地に接続されている、第2のセンス増幅器と
    を含む装置。
  17. 前記第1のセンス増幅器は1対のビット線に結合される、請求項16に記載の装置。
  18. 前記第1のセンス増幅器は前記第1のセンスイネーブル信号を生成するインバータを含む、請求項16に記載の装置。
  19. 前記第1のセンス増幅器は電圧ラッチ型センス増幅器を含む、請求項16に記載の装置。
  20. 前記第1のインバータは複数の低しきい値電圧デバイスを含む、請求項16に記載の装置。
  21. 前記第1のセンスイネーブル信号が使用不能状態を示しているとき、電力は前記第1のインバータに供給されないとともに前記第2のインバータに供給されない、請求項16に記載の装置。
  22. 前記第1のセンスイネーブル信号が使用可能状態を示しているとき、電力は前記第1のインバータに供給されるとともに前記第2のインバータに供給される、請求項16に記載の装置。
  23. 少なくとも1つの半導体ダイに統合された、請求項16に記載の装置。
  24. 前記第1のセンス増幅器および前記第2のセンス増幅器が統合されている、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうち少なくとも1つをさらに含む、請求項16に記載の装置。
  25. ラッチの第1の出力を反転させるための手段であって、前記第1の出力を反転させるための手段の第1のトランジスタのソース端子がセンスイネーブル信号を受信するように構成され、前記第1の出力を反転させるための手段の第2のトランジスタのソース端子が接地に接続されている、手段と、
    前記ラッチの第2の出力を反転させるための手段であって、前記第2の出力を反転させるための手段の第1のトランジスタのソース端子がセンスイネーブル信号を受信するように構成され、前記第2の出力を反転させるための手段の第2のトランジスタのソース端子が接地に接続されている、手段と、
    前記センスイネーブル信号に応答して第1のビット線から前記ラッチの第1の出力を隔離するための手段であって、前記ラッチの第1の出力を隔離するための手段のドレイン端子が前記ラッチの前記第1の出力に接続され、前記ラッチの第1の出力を隔離するための手段は前記第1のビット線に接続され、前記ラッチの第1の出力を反転させるための手段の前記第1のトランジスタの前記ソース端子が前記センスイネーブル信号を受信すると、前記ラッチの第1の出力を隔離するための手段は前記ラッチの前記第1の出力を前記第1のビット線から隔離する、手段と
    を含む装置。
  26. 前記ラッチの前記第1の出力を反転させるための前記手段は、複数の低しきい値電圧デバイスを含む、請求項25に記載の装置。
  27. 少なくとも1つの半導体ダイに統合された、請求項25に記載の装置。
  28. 前記第1の出力を反転させるための手段と、前記第2の出力を反転させるための手段とが統合されている、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうちの少なくとも1つをさらに含む、請求項25に記載の装置。
  29. 第1のインバータの第1のトランジスタのソース端子にセンスイネーブル信号を提供することによって、センス増幅器のラッチの第1の出力に応答する前記第1のインバータに選択的に電力供給するためのステップであって、前記第1のインバータの第2のトランジスタのソース端子が接地に接続されている、ステップと、
    第2のインバータの第1のトランジスタのソース端子にセンスイネーブル信号を提供することによって、センス増幅器の前記ラッチの第2の出力に応答する前記第2のインバータに選択的に電力供給するためのステップであって、前記第2のインバータの第2のトランジスタのソース端子が接地に接続されている、ステップと、
    前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給するときに、前記第1のインバータを第1のビットラインから隔離するために、前記第1のビットラインに接続された第1の隔離デバイスに前記センスイネーブル信号を送信するステップと
    を含む方法。
  30. 前記第1のインバータに選択的に電力供給するための前記ステップ、および前記第2のインバータに選択的に電力供給するための前記ステップは、電子デバイスに統合されたプロセッサにおいて実行される、請求項29に記載の方法。
  31. コンピュータ可読記録媒体であって、プロセッサによって実行される際に前記プロセッサに、
    第1のインバータの第1のトランジスタのソース端子にセンスイネーブル信号を提供することによって、センス増幅器のラッチの第1の出力に応答する前記第1のインバータに選択的に電力供給する処理であって、前記第1のインバータの第2のトランジスタのソース端子が接地に接続されている、処理と、
    第2のインバータの第1のトランジスタのソース端子にセンスイネーブル信号を提供することによって、センス増幅器の前記ラッチの第2の出力に応答する前記第2のインバータに選択的に電力供給する処理であって、前記第2のインバータの第2のトランジスタのソース端子が接地に接続されている、処理と、
    前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給するときに、前記第1のインバータを第1のビットラインから隔離するために、前記第1のビットラインに接続された第1の隔離デバイスに前記センスイネーブル信号を送信する処理と
    をさせる命令を記録する、コンピュータ可読記録媒体。
  32. 前記命令は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうちの少なくとも1つに統合されたプロセッサによって実行可能である、請求項31に記載のコンピュータ可読記録媒体。
  33. 半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
    ラッチの第1の出力に応答する第1のインバータであって、前記第1のインバータの第1のトランジスタのソース端子がセンスイネーブル信号を受信するように構成され、前記第1のインバータの第2のトランジスタのソース端子が接地に接続されている、第1のインバータと、
    前記ラッチの第2の出力に応答する第2のインバータであって、前記第2のインバータの第1のトランジスタのソース端子が前記センスイネーブル信号を受信するように構成され、前記第2のインバータの第2のトランジスタのソース端子が接地に接続されている、第2のインバータと、
    前記センスイネーブル信号に応答する第1の隔離デバイスであって、前記第1の隔離デバイスのドレイン端子が前記ラッチの前記第1の出力に接続されている、第1の隔離デバイスと
    を含み、前記第1の隔離デバイスは第1のビット線に接続され、前記第1のインバータの前記第1のトランジスタの前記ソース端子が前記センスイネーブル信号を受信すると、前記第1の隔離デバイスは前記第1のインバータを前記第1のビット線から隔離する、ステップと、
    前記設計情報をファイルフォーマットに適合するように変換するステップと、
    前記変換された設計情報を含むデータファイルを生成するステップと
    を含む方法。
  34. 前記データファイルはGDSIIフォーマットを含む、請求項33に記載の方法。
  35. 前記データファイルはGERBERフォーマットを含む、請求項33に記載の方法。
  36. 前記センスイネーブル信号に応答する第2の隔離デバイスであって、前記第2の隔離デバイスのドレイン端子が前記ラッチの前記第2の出力に接続され、前記第2の隔離デバイスは第2のビット線に接続され、前記第2のインバータの前記第1のトランジスタの前記ソース端子が前記センスイネーブル信号を受信すると、前記第2の隔離デバイスは前記第2のインバータを前記第2のビット線から隔離する、第2の隔離デバイスをさらに含む、請求項1に記載のセンス増幅器。
  37. 前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給するときに、前記第2のインバータを第2のビットラインから隔離するために、前記第2のビットラインに接続された第2の隔離デバイスに前記センスイネーブル信号を送信するステップをさらに含む、請求項14に記載の方法。
  38. 前記第1のセンスイネーブル信号に応答する第2の隔離デバイスであって、前記第2の隔離デバイスのドレイン端子が前記第1のセンス増幅器の第2の出力に接続され、前記第2の隔離デバイスは第2のビット線に接続され、前記第2のインバータの前記第1のトランジスタの前記ソース端子が前記第1のセンスイネーブル信号を受信すると、前記第2の隔離デバイスは前記第2のインバータを前記第2のビット線から隔離する、第2の隔離デバイスと、
    前記第2のセンスイネーブル信号に応答する第3の隔離デバイスであって、前記第3の隔離デバイスのドレイン端子が前記第2のセンス増幅器の第1の出力に接続され、前記第3の隔離デバイスは第3のビット線に接続され、前記第3のインバータの前記第1のトランジスタの前記ソース端子が前記第2のセンスイネーブル信号を受信すると、前記第3の隔離デバイスは前記第3のインバータを前記第3のビット線から隔離する、第3の隔離デバイスと、
    前記第2のセンスイネーブル信号に応答する第4の隔離デバイスであって、前記第4の隔離デバイスのドレイン端子が前記第2のセンス増幅器の第2の出力に接続され、前記第4の隔離デバイスは第4のビット線に接続され、前記第4のインバータの前記第1のトランジスタの前記ソース端子が前記第2のセンスイネーブル信号を受信すると、前記第4の隔離デバイスは前記第4のインバータを前記第4のビット線から隔離する、第4の隔離デバイスと
    をさらに含む、請求項16に記載の装置。
  39. 前記センスイネーブル信号に応答して第2のビット線から前記ラッチの第2の出力を隔離するための手段であって、前記ラッチの第2の出力を隔離するための手段のドレイン端子が前記ラッチの前記第2の出力に接続され、前記ラッチの第2の出力を隔離するための手段は前記第2のビット線に接続され、前記ラッチの第2の出力を反転させるための手段の前記第1のトランジスタの前記ソース端子が前記センスイネーブル信号を受信すると、前記ラッチの第2の出力を隔離するための手段は前記ラッチの前記第2の出力を前記第2のビット線から隔離する、手段をさらに含む、請求項25に記載の装置。
  40. 前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給するときに、前記第2のインバータを第2のビットラインから隔離するために、前記第2のビットラインに接続された第2の隔離デバイスに前記センスイネーブル信号を送信するステップをさらに含む、請求項29に記載の方法。
  41. 前記命令は、前記センスイネーブル信号が前記第1のインバータおよび前記第2のインバータに電力供給するときに、前記第2のインバータを第2のビットラインから隔離するために、前記第2のビットラインに接続された第2の隔離デバイスに前記センスイネーブル信号を送信するようにプロセッサによって実行可能である、請求項31に記載のコンピュータ可読記録媒体。
  42. 前記半導体デバイスが、前記センスイネーブル信号に応答する第2の隔離デバイスであって、前記第2の隔離デバイスのドレイン端子が前記ラッチの前記第2の出力に接続され、前記第2の隔離デバイスは第2のビット線に接続され、前記第2のインバータの前記第1のトランジスタの前記ソース端子が前記センスイネーブル信号を受信すると、前記第2の隔離デバイスは前記第2のインバータを前記第1のビット線から隔離する、第2の隔離デバイスをさらに含む、請求項33に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107534455B (zh) * 2015-04-30 2020-08-07 马克西姆综合产品公司 重视低功耗的用于超宽带发射机的功率良好探测器
US9966131B2 (en) * 2015-08-21 2018-05-08 Synopsys, Inc. Using sense amplifier as a write booster in memory operating with a large dual rail voltage supply differential
CN106601287B (zh) * 2015-10-15 2020-04-07 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器单元、静态随机存取存储器及电子装置
US9570158B1 (en) * 2016-05-04 2017-02-14 Qualcomm Incorporated Output latch for accelerated memory access
CN109920461B (zh) * 2017-12-12 2021-02-02 杭州潮盛科技有限公司 一种基于薄膜晶体管的阻变存储器
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US11095273B1 (en) * 2020-07-27 2021-08-17 Qualcomm Incorporated High-speed sense amplifier with a dynamically cross-coupled regeneration stage

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843264A (en) * 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
JPH0727717B2 (ja) * 1988-07-13 1995-03-29 株式会社東芝 センス回路
US5017815A (en) 1989-12-20 1991-05-21 At&T Bell Laboratories Sense amplifier with selective pull up
US5304874A (en) 1991-05-31 1994-04-19 Thunderbird Technologies, Inc. Differential latching inverter and random access memory using same
JPH0574175A (ja) 1991-09-13 1993-03-26 Seiko Epson Corp 半導体記憶装置
JPH0574172A (ja) 1991-09-13 1993-03-26 Seiko Epson Corp 半導体記憶装置
JPH087573A (ja) 1994-06-14 1996-01-12 Mitsubishi Electric Corp 半導体記憶装置と、そのデータの読出および書込方法
JPH10255480A (ja) 1997-03-14 1998-09-25 Oki Electric Ind Co Ltd センスアンプ
US6031776A (en) * 1999-08-17 2000-02-29 United Microelectronics Corp. Sense amplifier circuit for a semiconductor memory device
US6971160B1 (en) * 2002-01-03 2005-12-06 The United States Of America As Represented By The Secretary Of The Air Force Hybrid electrical circuit method with mated substrate carrier method
JP2004213829A (ja) * 2003-01-08 2004-07-29 Renesas Technology Corp 半導体記憶装置
US7061793B2 (en) 2004-03-19 2006-06-13 International Business Machines Corporation Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices
US8411490B2 (en) 2004-07-10 2013-04-02 Bae Systems Information And Electronic Systems Integration Inc. Sense amplifier for static random access memories
US7616513B1 (en) 2004-10-29 2009-11-10 Cypress Semiconductor Corporation Memory device, current sense amplifier, and method of operating the same
US7590017B2 (en) * 2006-04-12 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. DRAM bitline precharge scheme
US7505341B2 (en) 2006-05-17 2009-03-17 Micron Technology, Inc. Low voltage sense amplifier and sensing method
JP4987896B2 (ja) 2009-03-18 2012-07-25 株式会社東芝 半導体記憶装置
FR2948809B1 (fr) * 2009-07-31 2012-08-17 St Microelectronics Rousset Amplificateur de lecture faible puissance auto-minute
FR2951575B1 (fr) * 2009-10-20 2011-12-16 St Microelectronics Rousset Amplificateur de lecture ayant des moyens de precharge de bitline rapides
US8279659B2 (en) * 2009-11-12 2012-10-02 Qualcomm Incorporated System and method of operating a memory device

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