JPH0668916B2 - 信号検出回路 - Google Patents
信号検出回路Info
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- JPH0668916B2 JPH0668916B2 JP15851485A JP15851485A JPH0668916B2 JP H0668916 B2 JPH0668916 B2 JP H0668916B2 JP 15851485 A JP15851485 A JP 15851485A JP 15851485 A JP15851485 A JP 15851485A JP H0668916 B2 JPH0668916 B2 JP H0668916B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ROMメモリ等で使用する信号検出回路に関
し、特に使用ロック数が少なく煩雑な制御を必要としな
い信号検出回路に関するものである。
し、特に使用ロック数が少なく煩雑な制御を必要としな
い信号検出回路に関するものである。
ROMのメモリセル１は、第４図に示すように、１個のト
ランジスタQMを使って構成され、ソースＳを第１の電源
２に、ドレインＤを出力端子からビット線３に、ゲート
Ｇを選択線４にそれぞれ接続して構成される。情報の記
憶方式には各種のものが考えられているが、その一つに
記憶情報に対応させてトランジスタのON抵抗の値を変え
る方式がある。この方式は、ON抵抗を多値化することに
より１セル当たりに記憶できる情報量を増やせることか
ら、大容量ROMのメモリセル形式に適している。トラン
ジスタQMのON抵抗はチャネル幅、しきい値電圧等を変え
ることにより制御できる。
ランジスタQMを使って構成され、ソースＳを第１の電源
２に、ドレインＤを出力端子からビット線３に、ゲート
Ｇを選択線４にそれぞれ接続して構成される。情報の記
憶方式には各種のものが考えられているが、その一つに
記憶情報に対応させてトランジスタのON抵抗の値を変え
る方式がある。この方式は、ON抵抗を多値化することに
より１セル当たりに記憶できる情報量を増やせることか
ら、大容量ROMのメモリセル形式に適している。トラン
ジスタQMのON抵抗はチャネル幅、しきい値電圧等を変え
ることにより制御できる。
１セルに１ビットの情報の記憶する場合を例にして、こ
の方式を使う場合の読み出し動作を第５図及び第６図を
参照して説明する。読み出しにはレファレンスセル５と
信号検出回路６を使う。この例ではセル１のトランジス
タQMをＮチャネル電界効果トランジスタとし、２種のON
抵抗R1、R2（R1＜R2）の内、R1を記憶情報“0"、R2を記
憶情報“1"に対応させる。レファレンスセル５はセル１
と同一の構造を持ち、レファレンスセル５内のトランジ
スタQR（図示せず）のON抵抗は上記抵抗R1、R2の中間値
に設定する。第５図に示すように、信号検出回路６の第
１の入力端子IN1にセル１の出力端子を接続し、信号検
出回路６の第２の入力端子IN2にレファレンスセル５の
出力端子を接続する。あらかじめ入力端子IN1、IN2をハ
イレベルに設定し、次ぎに選択線４をハイレベルにして
セル１とレファレンスセル５内のトランジスタを導通さ
せる。このとき入力端子IN1、IN2の電圧変化は、第６図
に示すようにトランジスタQM,QRのON抵抗により異な
る。従ってこの入力端子IN1、IN2の電圧を信号検出回路
６で比較すれば、トランジスタQMのON抵抗つまり記憶情
報を読み出せることになる。
の方式を使う場合の読み出し動作を第５図及び第６図を
参照して説明する。読み出しにはレファレンスセル５と
信号検出回路６を使う。この例ではセル１のトランジス
タQMをＮチャネル電界効果トランジスタとし、２種のON
抵抗R1、R2（R1＜R2）の内、R1を記憶情報“0"、R2を記
憶情報“1"に対応させる。レファレンスセル５はセル１
と同一の構造を持ち、レファレンスセル５内のトランジ
スタQR（図示せず）のON抵抗は上記抵抗R1、R2の中間値
に設定する。第５図に示すように、信号検出回路６の第
１の入力端子IN1にセル１の出力端子を接続し、信号検
出回路６の第２の入力端子IN2にレファレンスセル５の
出力端子を接続する。あらかじめ入力端子IN1、IN2をハ
イレベルに設定し、次ぎに選択線４をハイレベルにして
セル１とレファレンスセル５内のトランジスタを導通さ
せる。このとき入力端子IN1、IN2の電圧変化は、第６図
に示すようにトランジスタQM,QRのON抵抗により異な
る。従ってこの入力端子IN1、IN2の電圧を信号検出回路
６で比較すれば、トランジスタQMのON抵抗つまり記憶情
報を読み出せることになる。
従来この種の信号検出回路６は、第7a図に示すように、
７個のトランジスタQ1〜Q7、４個のプリチャージ回路P1
〜P4、３個のクロックφ１、φ２、φＰを使い、第１の
Ｎチャネル電界効果トランジスタQ1のソース、第２のＮ
チャネル電界効果トランジスタQ2のソース、第３のＮチ
ャネル電界効果トランジスタQ3のドレインをそれぞれ接
続して第１の接点（ノード）N1とし、またトランジスタ
Q1のドレイン、第４のＰチャネル電界効果トランジスタ
Q4のドレイン、第５のＮチャネル電界効果トランジスタ
Q5のドレイン、トランジスタQ2のゲート、第６のＰチャ
ネル電界効果トランジスタQ6のゲート、プリチャージ回
路P1の出力端子をそれぞれ接続して第２の接点N2とし、
トランジスタQ2のドレイン、トランジスタQ6のドレイ
ン、第７のＮチャネル電界効果トランジスタQ7のドレイ
ン、トランジスタQ1のゲートQ4のゲート、プリチャージ
回路P2の出力端子をそれぞれ接続して第３の接点N3と
し、またトランジスタQ3のソースを第１の電源に接続
し、更にトランジスタQ4のソース、トランジスタQ6のソ
ース、プリチャージ回路P1〜P4の入力端子を第２の電源
７（第１の電源電圧より高いとする）に接続し、更にト
ランジスタQ5のソース、プリチャージ回路P3の出力端子
をそれぞれ接続して第１の入力端子IN1とし、更にトラ
ンジスタQ7のソース、プリチャージ回路P4の出力端子を
それぞれ接続して第２の入力端子IN2とし、更にトラン
ジスタQ3のゲートに第１のクロックφ１、トランジスタ
Q5、Q7のゲートに第２のクロックφ２を接続し、プリチ
ャージ回路P1〜P4の制御端子をプリチャージクロックφ
Ｐに接続して構成されていた。
７個のトランジスタQ1〜Q7、４個のプリチャージ回路P1
〜P4、３個のクロックφ１、φ２、φＰを使い、第１の
Ｎチャネル電界効果トランジスタQ1のソース、第２のＮ
チャネル電界効果トランジスタQ2のソース、第３のＮチ
ャネル電界効果トランジスタQ3のドレインをそれぞれ接
続して第１の接点（ノード）N1とし、またトランジスタ
Q1のドレイン、第４のＰチャネル電界効果トランジスタ
Q4のドレイン、第５のＮチャネル電界効果トランジスタ
Q5のドレイン、トランジスタQ2のゲート、第６のＰチャ
ネル電界効果トランジスタQ6のゲート、プリチャージ回
路P1の出力端子をそれぞれ接続して第２の接点N2とし、
トランジスタQ2のドレイン、トランジスタQ6のドレイ
ン、第７のＮチャネル電界効果トランジスタQ7のドレイ
ン、トランジスタQ1のゲートQ4のゲート、プリチャージ
回路P2の出力端子をそれぞれ接続して第３の接点N3と
し、またトランジスタQ3のソースを第１の電源に接続
し、更にトランジスタQ4のソース、トランジスタQ6のソ
ース、プリチャージ回路P1〜P4の入力端子を第２の電源
７（第１の電源電圧より高いとする）に接続し、更にト
ランジスタQ5のソース、プリチャージ回路P3の出力端子
をそれぞれ接続して第１の入力端子IN1とし、更にトラ
ンジスタQ7のソース、プリチャージ回路P4の出力端子を
それぞれ接続して第２の入力端子IN2とし、更にトラン
ジスタQ3のゲートに第１のクロックφ１、トランジスタ
Q5、Q7のゲートに第２のクロックφ２を接続し、プリチ
ャージ回路P1〜P4の制御端子をプリチャージクロックφ
Ｐに接続して構成されていた。
この信号検出回路の動作を説明する。あらかじめクロッ
クφ１をロウレベルにしてトランジスタQ3をカットオフ
させ、プリチャージ回路P1〜P4により入力端子IN1、IN
2、接点N2、N3をハイレベルにプリチャージしておく。
各プリチャージ回路P1〜P4は、クロックφＰにより決め
られた期間だけ出力端子から電流を供給できるものであ
ればよく、たとえば第7b図に示すように、１個のＰチャ
ネル電界効果トランジスタを使って構成できる。またク
ロックφ２をハイレベルにしてトランジスタQ5、Q7を導
通させておく。この状態では、入力端子IN1はトランジ
スタQ5を介して接点N2と、入力端子IN2はトランジスタQ
7を介して接点N3と接続されている。
クφ１をロウレベルにしてトランジスタQ3をカットオフ
させ、プリチャージ回路P1〜P4により入力端子IN1、IN
2、接点N2、N3をハイレベルにプリチャージしておく。
各プリチャージ回路P1〜P4は、クロックφＰにより決め
られた期間だけ出力端子から電流を供給できるものであ
ればよく、たとえば第7b図に示すように、１個のＰチャ
ネル電界効果トランジスタを使って構成できる。またク
ロックφ２をハイレベルにしてトランジスタQ5、Q7を導
通させておく。この状態では、入力端子IN1はトランジ
スタQ5を介して接点N2と、入力端子IN2はトランジスタQ
7を介して接点N3と接続されている。
次に、選択線４がハイレベルになるとセル１、レファレ
ンスセル５内のトランジスタが導通して、入力端子IN
1、IN2の電圧は、第６図に示すように、降下し始める。
入力端子IN1、IN2の電圧に応じて接点N2、N3の電圧も変
化するから、その接点N2、N3に検出可能なだけ電圧差が
生じてから、クロックφ２をロウレベルにしてトランジ
スタQ5、Q7をカットオフさせ、接点N2、N3をそれぞれ入
力端子IN1、IN2から切り離す。次に、クロックφ１をハ
イレベルにしてトランジスタQ3を導通させる。こうすれ
ば接点N2、N3に生じた電圧差は、クロスカップルされた
トランジスタQ1、Q2およびトランジスタQ4、Q6により、
検出・増幅されると共にラッチされる。
ンスセル５内のトランジスタが導通して、入力端子IN
1、IN2の電圧は、第６図に示すように、降下し始める。
入力端子IN1、IN2の電圧に応じて接点N2、N3の電圧も変
化するから、その接点N2、N3に検出可能なだけ電圧差が
生じてから、クロックφ２をロウレベルにしてトランジ
スタQ5、Q7をカットオフさせ、接点N2、N3をそれぞれ入
力端子IN1、IN2から切り離す。次に、クロックφ１をハ
イレベルにしてトランジスタQ3を導通させる。こうすれ
ば接点N2、N3に生じた電圧差は、クロスカップルされた
トランジスタQ1、Q2およびトランジスタQ4、Q6により、
検出・増幅されると共にラッチされる。
以上説明したように、従来の信号検出回路においては、
動作時にφ1,φ２という２種類のクロックを使う。これ
らのクロックを使う理由を述べる。
動作時にφ1,φ２という２種類のクロックを使う。これ
らのクロックを使う理由を述べる。
φ１を使う理由…接点N2、N3に信号検出回路で検出でき
る値以上の電圧差が生じてからトランジスタQ1、Q2、Q
4、Q6で構成されるフリップフロップを動作させなけれ
ばならないからである。
る値以上の電圧差が生じてからトランジスタQ1、Q2、Q
4、Q6で構成されるフリップフロップを動作させなけれ
ばならないからである。
φ２を使う理由…第６図に示すように、入力端子IN1、I
N2の電圧は、長時間後には両方共第１の電源の電圧に一
致してしまい抵抗の違いによる電圧差は失われる。この
ためクロックφ２で分離しないと、信号の検出増幅動作
が妨害され最悪の場合誤動作を引き起こす。また、１個
のセルの出力端子に、複数の信号検出回路の入力端子が
接続される場合は、信号検出回路内の接点N2、N3の電圧
が、各信号検出回路により異なるため、クロックφ２に
より分離しないと信号検出回路相互で干渉し合うことに
より、誤動作してしまう。
N2の電圧は、長時間後には両方共第１の電源の電圧に一
致してしまい抵抗の違いによる電圧差は失われる。この
ためクロックφ２で分離しないと、信号の検出増幅動作
が妨害され最悪の場合誤動作を引き起こす。また、１個
のセルの出力端子に、複数の信号検出回路の入力端子が
接続される場合は、信号検出回路内の接点N2、N3の電圧
が、各信号検出回路により異なるため、クロックφ２に
より分離しないと信号検出回路相互で干渉し合うことに
より、誤動作してしまう。
１セルに多ビットの情報を記憶する場合、このような信
号検出回路を使うと制御が極めて複雑になる。この場合
は、QMのON抵抗値を３値以上（R1＜R2＜・・・＜Rn≧
３）必要とするため、第８図に示すように、それに応じ
て信号検出回路、レファレンスセルの数も増える。しか
も各レファレンスセル51、52…内のトランジスタQRのON
抵抗により、各信号検出回路61、62…が動作を開始すべ
きタイミングは異なるから、各信号検出回路61、62…に
対してそれぞれ専用のφ1,φ２（第８図ではφ11、φ1
2、φ21、φ22、φ31、φ32…で示す）を用意しなけれ
ばならない。このため読み出し動作時の制御は極めて複
雑なものとなり、またクロックを数多く使うため、それ
だけクロック発生回路の規模が増し、ROMのチップサイ
ズが増加してしまう。
号検出回路を使うと制御が極めて複雑になる。この場合
は、QMのON抵抗値を３値以上（R1＜R2＜・・・＜Rn≧
３）必要とするため、第８図に示すように、それに応じ
て信号検出回路、レファレンスセルの数も増える。しか
も各レファレンスセル51、52…内のトランジスタQRのON
抵抗により、各信号検出回路61、62…が動作を開始すべ
きタイミングは異なるから、各信号検出回路61、62…に
対してそれぞれ専用のφ1,φ２（第８図ではφ11、φ1
2、φ21、φ22、φ31、φ32…で示す）を用意しなけれ
ばならない。このため読み出し動作時の制御は極めて複
雑なものとなり、またクロックを数多く使うため、それ
だけクロック発生回路の規模が増し、ROMのチップサイ
ズが増加してしまう。
本発明は、上記した点に鑑みてなされたものであり、そ
の目的は、セルを多値化しても複雑なクロック制御を行
わずに動作できるようにした信号検出回路を提供するこ
とである。
の目的は、セルを多値化しても複雑なクロック制御を行
わずに動作できるようにした信号検出回路を提供するこ
とである。
本発明では、２個の入力端子に入力するそれぞれの信号
の変化に伴い、自動的に両信号を比較検出してその比較
結果をラッチし、更に検出信号を出力する２個の接点の
内のハイレベル側が対応する入力端子から電気的に切り
離されるようにして、複雑なクロック制御を不要として
いる。
の変化に伴い、自動的に両信号を比較検出してその比較
結果をラッチし、更に検出信号を出力する２個の接点の
内のハイレベル側が対応する入力端子から電気的に切り
離されるようにして、複雑なクロック制御を不要として
いる。
以下、本発明の信号検出回路の実施例について説明す
る。第１図はその一実施例の信号検出回路を示す図であ
る。なお、前記した第7a図におけるものと同様のものに
は同一の符号を附した。本実施例においては、４個のト
ランジスタQ4〜Q7、４個のプリチャージ回路P1〜P4、プ
リチャージクロックφＰを使い、トランジスタQ7のゲー
ト、トランジスタQ6のゲート、トランジスタQ4のドレイ
ン、トランジスタQ5のドレイン、プリチャージ回路P1の
出力端子を相互に接続して第１の接点（ノード）N4と
し、またトランジスタQ5のゲート、トランジスタQ4のゲ
ート、トランジスタQ6のドレイン、トランジスタQ7のド
レイン、プリチャージ回路P2の出力端子をそれぞれ接続
して第２接点N5とし、またトランジスタQ5のソース、プ
リチャージ回路P3の出力端子をそれぞれ接続して第１の
入力端子IN1、トランジスタQ7のソース、プリチャージ
回路P4の出力端子をそれぞれ接続して第２の入力端子IN
2とし、更にトランジスタQ4、Q6のソース、プリチャー
ジ回路P1〜P4の入力端子を第２の電源７に接続し、P1〜
P4の制御端子をクロックφＰに接続している。そして、
第１の接点N4が第１の出力端子に接続され（或いは第１
の出力端子となり）、第２の接点N5が第２の出力端子に
接続され（或いは第２の出力端子となり）ている。
る。第１図はその一実施例の信号検出回路を示す図であ
る。なお、前記した第7a図におけるものと同様のものに
は同一の符号を附した。本実施例においては、４個のト
ランジスタQ4〜Q7、４個のプリチャージ回路P1〜P4、プ
リチャージクロックφＰを使い、トランジスタQ7のゲー
ト、トランジスタQ6のゲート、トランジスタQ4のドレイ
ン、トランジスタQ5のドレイン、プリチャージ回路P1の
出力端子を相互に接続して第１の接点（ノード）N4と
し、またトランジスタQ5のゲート、トランジスタQ4のゲ
ート、トランジスタQ6のドレイン、トランジスタQ7のド
レイン、プリチャージ回路P2の出力端子をそれぞれ接続
して第２接点N5とし、またトランジスタQ5のソース、プ
リチャージ回路P3の出力端子をそれぞれ接続して第１の
入力端子IN1、トランジスタQ7のソース、プリチャージ
回路P4の出力端子をそれぞれ接続して第２の入力端子IN
2とし、更にトランジスタQ4、Q6のソース、プリチャー
ジ回路P1〜P4の入力端子を第２の電源７に接続し、P1〜
P4の制御端子をクロックφＰに接続している。そして、
第１の接点N4が第１の出力端子に接続され（或いは第１
の出力端子となり）、第２の接点N5が第２の出力端子に
接続され（或いは第２の出力端子となり）ている。
動作を説明する。前記した従来形の信号検出回路と同様
に入力端子IN1、IN2を、それぞれセル１、レファレンス
セル５の出力端子に接続する。セル１内のトランジスタ
QMのON抵抗はR2であるとする。あらかじめプリチャージ
回路P1〜P4により接点N4、N5、入力端子IN1、IN2をハイ
レベルに設定しておく。選択線４がハイレベルになると
セル１、レファレンスセル５内のトランジスタが導通し
て、入力端子IN1、IN2の電圧は、第６図に示すように、
降下し始める。入力端子IN2の電圧が、接点N4の電圧
（つまりトランジスタQ7のゲート電圧）よりトランジス
タQ7の閾値電圧だけ降下した時点でそのトランジスタQ7
が導通する。トランジスタQ7が導通すると、第２図に示
すように、入力端子IN2と接点N5は同電圧に設定され、
以降入力端子IN2の電圧に従って接点N3の電圧も降下す
る。一方入力端子IN1の電圧は入力端子IN2の電圧（つま
り接点N5の電圧）より常に高いから、トランジスタQ5は
カットオフのままであり、接点N4はハイレベルのまま保
たれる。このため最終的に接点N5は入力端子IN2の電圧
と同じくロウレベルに、接点N4はハイレベルに設定され
る。この状態はクロスカップされたトランジスタQ5、Q7
とトランジスタQ4,Q6によりラッチされる。
に入力端子IN1、IN2を、それぞれセル１、レファレンス
セル５の出力端子に接続する。セル１内のトランジスタ
QMのON抵抗はR2であるとする。あらかじめプリチャージ
回路P1〜P4により接点N4、N5、入力端子IN1、IN2をハイ
レベルに設定しておく。選択線４がハイレベルになると
セル１、レファレンスセル５内のトランジスタが導通し
て、入力端子IN1、IN2の電圧は、第６図に示すように、
降下し始める。入力端子IN2の電圧が、接点N4の電圧
（つまりトランジスタQ7のゲート電圧）よりトランジス
タQ7の閾値電圧だけ降下した時点でそのトランジスタQ7
が導通する。トランジスタQ7が導通すると、第２図に示
すように、入力端子IN2と接点N5は同電圧に設定され、
以降入力端子IN2の電圧に従って接点N3の電圧も降下す
る。一方入力端子IN1の電圧は入力端子IN2の電圧（つま
り接点N5の電圧）より常に高いから、トランジスタQ5は
カットオフのままであり、接点N4はハイレベルのまま保
たれる。このため最終的に接点N5は入力端子IN2の電圧
と同じくロウレベルに、接点N4はハイレベルに設定され
る。この状態はクロスカップされたトランジスタQ5、Q7
とトランジスタQ4,Q6によりラッチされる。
この信号検出回路においては、入力信号の変化に伴い回
路内部で自動的に信号を検出してラッチし、また接点N
4、N5の内のハイレベル側のノードは入力端子から電気
的に切り離されていることから、従来形で必要とした複
雑なクロック制御を一切必要としない。
路内部で自動的に信号を検出してラッチし、また接点N
4、N5の内のハイレベル側のノードは入力端子から電気
的に切り離されていることから、従来形で必要とした複
雑なクロック制御を一切必要としない。
また本実施例の信号検出回路におけるトランジスタQ4、
Q6の役割は、接点N4、N5の内のハイレベル側のノードに
対するプルアップであるから、第２の電源７と接点N4、
N5を適当な値の抵抗で接続するような回路形式であって
もよい。
Q6の役割は、接点N4、N5の内のハイレベル側のノードに
対するプルアップであるから、第２の電源７と接点N4、
N5を適当な値の抵抗で接続するような回路形式であって
もよい。
第３図は本発明の別の実施例を示す図である。この実施
例では、上記した実施例の信号検出回路の接点N4、N5に
生じた信号を加速回路８で加速してから出力端子に送出
するようにしている。
例では、上記した実施例の信号検出回路の接点N4、N5に
生じた信号を加速回路８で加速してから出力端子に送出
するようにしている。
この理由を述べる。接点N4、或いはN5をロウレベルに設
定するのはセル１のトランジスタQMであるが、そのトラ
ンジスタQMの駆動力は小さい。このため接点N4、N5に生
じた信号で直接、入力容量の大きい出力バッファ等を駆
動すると、駆動のために必要な時間が増大する。またセ
ルの形式によっては、ロウレベルが完全に第１の電源２
の電圧まで達しないことも考えられ、この場合前記した
実施例では、出力のロウレベルも第１の電源２の電圧ま
で達しないことになる。従ってこのままでは後段の回路
を十分には駆動できない。そこで加速回路８を設けて駆
動力を増すと共に信号振幅の増幅も行えば、これらの問
題を解決できる。加速回路８としては、フリップフロッ
プ回路、差動回路、インバータ回路等の基本回路を使っ
たものを用いればよく、たとえば信号検出回路として第
7a図に示したような回路を使ってもよい。
定するのはセル１のトランジスタQMであるが、そのトラ
ンジスタQMの駆動力は小さい。このため接点N4、N5に生
じた信号で直接、入力容量の大きい出力バッファ等を駆
動すると、駆動のために必要な時間が増大する。またセ
ルの形式によっては、ロウレベルが完全に第１の電源２
の電圧まで達しないことも考えられ、この場合前記した
実施例では、出力のロウレベルも第１の電源２の電圧ま
で達しないことになる。従ってこのままでは後段の回路
を十分には駆動できない。そこで加速回路８を設けて駆
動力を増すと共に信号振幅の増幅も行えば、これらの問
題を解決できる。加速回路８としては、フリップフロッ
プ回路、差動回路、インバータ回路等の基本回路を使っ
たものを用いればよく、たとえば信号検出回路として第
7a図に示したような回路を使ってもよい。
この実施例で第7a図の信号検出回路を加速回路８として
使う場合は、接点N4、N5の電圧が前述の実施例で述べた
ようにラッチされているため、セルを多値化した場合で
も、クロックφ１、φ２は最も遅く動作を開始すべき加
速回路に合わせて発生させればよい。従ってセルを多値
化して信号検出回路の数が増えても、制御クロックを増
やす必要はない。
使う場合は、接点N4、N5の電圧が前述の実施例で述べた
ようにラッチされているため、セルを多値化した場合で
も、クロックφ１、φ２は最も遅く動作を開始すべき加
速回路に合わせて発生させればよい。従ってセルを多値
化して信号検出回路の数が増えても、制御クロックを増
やす必要はない。
以上説明したように本発明の信号検出回路は、セルを多
値化しても複雑な制御を行う必要がなく、入力信号の変
化を自動的に検出して信号をラッチできることから設計
が容易である。また使用クロックの数が少ないことか
ら、ROMチップサイズを小さくでき得る。
値化しても複雑な制御を行う必要がなく、入力信号の変
化を自動的に検出して信号をラッチできることから設計
が容易である。また使用クロックの数が少ないことか
ら、ROMチップサイズを小さくでき得る。
第１図は本発明の一実施例の信号検出回路の回路図、第
２図はその実施例の信号検出回路の動作波形を示す図、
第３図は本発明の別の実施例の信号検出回路の回路図、
第４図は従来のROMのメモリセルの回路図、第５図はそ
のメモリセルから情報を読み出す場合の回路構成例を示
す回路図、第６図は信号検出回路に入力される信号の波
形を示す図、第7a図は従来の信号検出回路の回路図、第
7b図は第7a図におけるプリチャージ回路の回路図、第８
図は多値化したメモリセルから情報を読出す場合の回路
構成例を示す回路図である。 １……ROMメモリセル、２……第１の電源、３……ビッ
ト線、４……選択線、５……レファレンスセル、６……
信号検出回路、７……第２の電源、８……加速回路、 QM、QR、Q1〜Q7……電界効果トランジスタ、IN1、IN2…
…入力端子、N1〜N5……接点（ノード）、φ１、φ２…
…制御クロック、φＰ……プリチャージクロック、R1、
R2……抵抗。
２図はその実施例の信号検出回路の動作波形を示す図、
第３図は本発明の別の実施例の信号検出回路の回路図、
第４図は従来のROMのメモリセルの回路図、第５図はそ
のメモリセルから情報を読み出す場合の回路構成例を示
す回路図、第６図は信号検出回路に入力される信号の波
形を示す図、第7a図は従来の信号検出回路の回路図、第
7b図は第7a図におけるプリチャージ回路の回路図、第８
図は多値化したメモリセルから情報を読出す場合の回路
構成例を示す回路図である。 １……ROMメモリセル、２……第１の電源、３……ビッ
ト線、４……選択線、５……レファレンスセル、６……
信号検出回路、７……第２の電源、８……加速回路、 QM、QR、Q1〜Q7……電界効果トランジスタ、IN1、IN2…
…入力端子、N1〜N5……接点（ノード）、φ１、φ２…
…制御クロック、φＰ……プリチャージクロック、R1、
R2……抵抗。
Claims (2)
- 【請求項１】４個のトランジスタ及び４個のプリチャー
ジ回路を具備し、該各プリチャージ回路がプリチャージ
クロックにより制御されるようにした信号検出回路であ
って、 第１のＮチャンネル電界効果トランジスタのソースと第
１のプリチャージ回路の出力端子をそれぞれ接続して第
１の入力端子とし、 上記第１のＮチャンネル電界効果トランジスタのドレイ
ン、第２のＮチャンネル電界効果トランジスタのゲー
ト、第３のＰチャンネル電界効果トランジスタのドレイ
ン、第４のＰチャンネル電界効果トランジスタのゲー
ト、及び第２のプリチャージ回路の出力端子をそれぞれ
接続して第１の接点とし、 上記第２のＮチャンネル電界効果トランジスタのソース
と第３のプリチャージ回路の出力端子をそれぞれ接続し
て第２の入力端子とし、 上記第２のＮチャンネル電界効果トランジスタのドレイ
ン、上記第４のＰチャンネル電界効果トランジスタのド
レイン、上記第１のＮチャンネル電界効果トランジスタ
のゲート、上記第３のＰチャンネル電界効果トランジス
タのゲート、及び第４のプリチャージ回路の出力端子を
それぞれ接続して第２の接点とし、 上記第３のＰチャンネル電界効果トランジスタのソー
ス、上記第４のＰチャンネル電界効果トランジスタのソ
ース、及び上記第１から第４のプリチャージ回路の入力
端子を電源に接続し、 上記第１から第４のプリチャージ回路の制御端子をプリ
チャージクロックに接続して成り、 上記第１の接点と上記第２の接点をそれぞれ出力端子に
接続し、上記第１と第２の入力端子に入力する信号を比
較して、その比較結果に応じた相補的な出力を得るよう
にしたことを特徴とする信号検出回路。 - 【請求項２】上記それぞれの出力端子が、上記第１の接
点と上記第２の接点に対して加速回路を介在して接続さ
れていることを特徴すとる特許請求の範囲第１項記載の
信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15851485A JPH0668916B2 (ja) | 1985-07-18 | 1985-07-18 | 信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15851485A JPH0668916B2 (ja) | 1985-07-18 | 1985-07-18 | 信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218699A JPS6218699A (ja) | 1987-01-27 |
| JPH0668916B2 true JPH0668916B2 (ja) | 1994-08-31 |
Family
ID=15673398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15851485A Expired - Lifetime JPH0668916B2 (ja) | 1985-07-18 | 1985-07-18 | 信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668916B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9916904B2 (en) | 2009-02-02 | 2018-03-13 | Qualcomm Incorporated | Reducing leakage current in a memory device |
-
1985
- 1985-07-18 JP JP15851485A patent/JPH0668916B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218699A (ja) | 1987-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |