JP4240863B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路に関するもので、特にメモリ混載ロジックLSIの待機時電流削減に関する。
【0002】
【従来の技術】
従来、機能ごとにチップをわけて構成していたものを、1つのチップに集積化したシステムLSI(Large Scale Integrated Circuit)と呼ばれる半導体集積回路が重要になってきている。このシステムLSIの中で、特にメモリ回路をロジックLSIに混載したメモリ混載ロジックLSIは、近年特に注力して開発がされている。
【0003】
このメモリ混載ロジックLSIは携帯機器やモバイル製品等のデジタル民生機器に応用されることから、その利用において低消費電力を達成することが重要な課題となっている。
【0004】
メモリ混載ロジックLSIを使用するにあたり、動作時の低消費電力化が重要なのは当然であるが、それだけに留まらず待機時における低消費電力化についての重要性が近年非常に高まっている。
【0005】
図5は従来のメモリ混載ロジックLSI501を示すブロック図であり、内部はロジック部502とメモリマクロ503に分かれている。さらにメモリマクロ503内には、メモリマクロ503に使われる内部電位発生回路群504が設けられている。
【0006】
メモリマクロ503の待機時電流は、主としてメモリマクロ503内部に用いられるための電位を発生している内部電位発生回路群504で消費されている。この内部電位発生回路群504は、メモリマクロ503の内部電源として用いるワード線駆動系内部昇圧回路508、内部降圧電位発生回路509、基板電位およびウェル電位を供給する基板電位発生回路512、また、内部基準電位として用いる基準電位発生回路507などから構成されている。
【0007】
ワード線駆動系内部昇圧回路508は、たとえばワード線を駆動する電源や、シェアードセンスアンプ方式におけるセンスアンプとビット線対の接続を制御するトランジスタのゲート信号を駆動する電源に用いられる。
【0008】
内部降圧電位発生回路509は、外部電源電圧よりも低い電圧をメモリマクロ503内部で発生させて、ビット線をプリチャージする電源やメモリセルのプレート電位を供給する電源として用いている。
【0009】
基準電位発生回路507は、他の内部電圧発生回路で発生させる電位の基準となる電位を発生させる回路であり、通常温度依存係数や外部電圧依存係数の小さい回路が用いられる。
【0010】
これら内部電位発生回路群504は電源投入時には、メモリマクロ503の中にある内部回路(図示せず)、たとえばフリップフロップ、ラッチやレジスタ等を初期化させるためのリセット信号を一定期間発生させ、外部電圧がある電位レベルを動作状態の電圧を維持する外部電源電圧検知回路506より出力される信号により各内部電位が発生可能な状態となり、内部電位生成中にラッチアップ等を起こさないようなパワーオンシーケンス制御回路505により制御されている。
【0011】
【発明が解決しようとする課題】
しかし従来のメモリ混載ロジックLSI501内のメモリマクロ503において、内部電位発生回路群504はそれぞれの電位を所定の電位に制御するために多くの比較器や抵抗が利用されており、それらの回路は内部電位が発生可能な状態においては、常に数十μA程度の電流が消費されている。この電流が待機時における消費電流を大きくしているのである。従来において待機時におけるメモリマクロ503の消費電流を抑えるためにはメモリマクロ503に供給される外部電源を落とすしか手段がなく、その場合メモリマクロ503以外のロジック回路502も全ての動作が停止してしまっていた。
【0012】
そこで本発明においては、ロジック回路502等の他の回路は通常動作を維持したまま、メモリマクロ503を待機状態とした場合の消費電流を大幅に削減することを目的とする。
【0014】
上記目的を達成するため本発明の別の一態様による半導体集積回路は、メモリ内部に用いられる電位を発生させる複数の内部電位発生回路と、前記複数の内部電位発生回路毎に設けられ、第1の電源と第2の電源とに接続され、待機モードリセット信号に応じて前記複数の内部電位発生回路への電流貫通経路を遮断もしくは導通制御する電流貫通経路遮断回路と、前記複数の内部電位発生回路の各々に接続され、前記待機モードリセット信号に応じてパワーオンシーケンス制御を実行するパワーオンシーケンス制御回路と、外部電源を検知して検知信号を出力する外部電源電圧検知回路と、前記外部電源電圧検知回路と前記パワーオンシーケンス制御回路と前記複数の内部電位発生回路とに接続された待機モードリセット回路と、前記待機モードリセット回路に接続され、外部から待機モード設定信号を入力する入力端とを具備し、前記パワーオンシーケンス制御回路は、さらに前記複数の内部電位発生回路の各々から出力される電位すべてが、前記メモリが動作可能な電位に達したことを示すCHRDYp信号を出力し、前記待機モードリセット回路は、前記検知信号、前記待機モード設定信号、および前記CHRDYp信号を用いて前記待機モードリセット信号を生成することを特徴とする。
【0019】
【発明の実施の形態】
[第1の実施形態]本発明の第1の実施形態のメモリ混載ロジックLSIのブロック図を図1に示す。
【0020】
メモリ混載ロジックLSI1は、周辺回路等から構成されるロジック回路2とダイナミックランダムアクセスメモリマクロ(以下、「メモリマクロ」という。)3のブロックから構成されている。
【0021】
メモリマクロ3内部に用いる電位を発生させる内部電位発生回路群4としては、基準電位発生回路11、ワード線駆動系昇圧回路21、内部降圧電位発生回路31、ビット線プリチャージ電位用中間電位発生回路41、セルプレート電位用中間電位発生回路51および基板電位発生回路61などがある。
【0022】
これらの基準電位発生回路11等の各内部電位発生回路は、LPM設定入力端5と直接接続されている。
【0023】
またこのLPM設定入力端5はパワーオンシーケンス制御回路6と接続され、このパワーオンシーケンス制御回路6は各内部電位発生回路と接続されている。
【0024】
次に図1に示すメモリ混載ロジックLSI1のメモリマクロ3の待機状態の設定およびその解除の動作を説明する。
【0025】
ここで本発明におけるメモリマクロ3の待機状態とは、メモリマクロ3内部で発生されている電位を遮断し、メモリマクロ3のメモリ素子に蓄えられたデータの読み出しまたは書き込み並びにそのデータの保持を行えない状態という。したがって、待機状態ではメモリマクロ3の内部電流が流れないので、メモリマクロ3のデータ保持を前提とする従来の待機状態と比べて、大幅な低消費電力状態にすることが可能となる。以下、この待機状態と待機モード(LPM:Low Power Mode)という。
【0026】
待機モード(LPM)設定時において、基準電位発生回路11等の各内部電位発生回路にLPM設定入力端5から待機モード(LPM)設定信号(以下、「LPM設定信号」という。)を入力すると、各内部電位発生回路の電流貫通経路を遮断する。
【0027】
また、前記待機モード(LPM)を解除する場合、前記LPM設定入力端5から電流貫通経路遮断回路に待機モード(LPM)解除信号(以下、「LPM解除信号」という。)を入力すると、遮断されていた各内部電位発生回路への電流貫通経路が導通する。そして、LPM解除信号をパワーオンシーケンス制御回路6に入力されると、電源投入時と同様のパワーオンシーケンス制御が行われ、各内部電位発生回路は通常動作状態に戻される。すなわち、メモリマクロ3内の多くの回路がたとえば内部降圧電位で駆動されている場合には、この待機モ−ド(LPM)の設定に伴って内部降圧電位で駆動された回路が不安定となってしまうので、待機モード(LPM)の解除時には電源投入時と同様の制御を行い、内部降圧電位発生回路31の起動と内部の信号の初期化を行う必要がある。
【0028】
例えば、電源投入時の内部電源の制御としては、ラッチアップや貫通電流を抑制する目的で、例えば基準電位発生回路11を起動し、内部降圧電位発生回路31を立ち上げ、基板電位発生回路61を起動する。続けてセルプレート電位用中間電位発生回路51、ビット線プリチャージ電位用中間電位発生回路41、ワード線駆動系昇圧電位発生回路21、ラッチ回路の初期化を順次行い、すべての電位がメモリマクロ3の動作可能な電位に達した時点で動作可能な状態を指定する信号(以下、「CHRDYp信号」という。)を出力するといったパワーオンシーケンス制御を行う。
【0029】
したがって、メモリマクロ3の待機モード(LPM)の解除時には前記パワーオンシーケンス制御と同様の制御を行うため、LPM設定入力端5からLPM解除信号が入力されるとパワーオンシーケンス制御回路6を介して各内部電位発生回路の起動信号および内部信号の初期化が行われることになる。
【0030】
次に図1に示すメモリマクロ3の各内部電位発生回路について説明する。
【0031】
ワード線駆動系昇圧回路21には電流貫通経路遮断回路22を介して電源供給がされており、この電源貫通経路遮断回路22はLPM設定入力端5が接続されている。
【0032】
ワード線駆動系昇圧回路21は昇圧回路の出力電位を所定の電位に制御するための比較器と、昇圧電位の検出のために使用される抵抗分圧回路等の電流貫通経路がある。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード(LPM)時にワード線駆動系昇圧回路21の動作を停止させる。すなわち、LPM設定入力端5からLPM設定信号を電流貫通経路遮断回路22に入力して、ワード線駆動系昇圧回路21への電位供給を遮断する。なお、LPM設定入力端5からLPM解除信号が入力されると、前記遮断された電流貫通経路遮断回路22が導通し、ワード線駆動系昇圧回路21へ電源が供給される。
【0033】
また、ワード線駆動系昇圧回路21の出力はLPM出力電位設定回路23に接続されている。このLPM出力電位設定回路23はスイッチ素子等からなり、ワード線駆動系昇圧回路21の待機モード(LPM)時における出力電位を一義的に設定することができる。この場合の出力電位の設定としてはフローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、または接地電位などがある。
【0034】
次にビット線プリチャージ電位用中間電位発生回路41について説明する。ビット線プリチャージ電位用中間電位発生回路41も電流貫通経路遮断回路42を介して電源供給がされており、この電源貫通経路遮断回路42はLPM設定入力端5が接続されている。
【0035】
ビット線プリチャージ電位用中間電位発生回路41は、いわゆる中間電位発生回路が用いられ、例えば2個の比較器を用いて所定の電位より高い場合には出力ノードと接地電位間に接続されたMOSトランジスタをオンさせて電位を下げ、所定の電位より低い場合には出力ノードと高電位間に接続されたMOSトランジスタをオンさせて電位を下げるような回路が用いられる。この場合も上述したワード線駆動系昇圧回路と同様に比較器や抵抗分圧回路等の電流貫通経路が構成されている。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード(LPM)時にビット線プリチャージ電位用中間電位発生回路41の動作を停止させる。すなわち、LPM設定入力端5から待機モード(LPM)設定信号を電流貫通経路遮断回路42に入力して、ビット線プリチャージ電位用中間電位発生回路41への電位供給を遮断する。なお、LPM設定入力端5からLPM解除信号が入力されると、前記遮断された電流貫通経路遮断回路42が導通し、ビット線プリチャージ電位用中間電位発生回路41へ電源が供給される。
【0036】
またビット線プリチャージ電位用中間電位発生回路41の出力もLPM時出力電位設定回路43に接続されている。したがって、ビット線プリチャージ電位用中間電位発生回路41の出力設定電位は、フローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、若しくは接地電位などがある。
【0037】
次にセルプレート電位用中間電位発生回路51について説明する。セルプレート電位用中間電位発生回路51も電流貫通経路遮断回路52を介して電源供給がされており、この電源貫通経路遮断回路52はLPM設定入力端5が接続されている。
【0038】
セルプレート電位用中間電位発生回路51は、前記ビット線プリチャージ電位用中間電位発生回路41と同様の回路が用いられる。したがって、セルプレート電位用中間電位発生回路51も比較器や抵抗分圧回路の電流貫通経路が構成されている。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード(LPM)時にセルプレート電位用中間電位発生回路51の動作を停止させる。すなわち、LPM設定入力端5からLPM設定信号を電流貫通経路遮断回路52に入力して、セルプレート電位用中間電位発生回路51への電位供給を遮断する。なお、LPM設定入力端5からLPM解除信号が入力されると、前記遮断された電流貫通経路遮断回路52が導通し、セルプレート電位用中間電位発生回路51へ電源が供給される。
【0039】
またセルプレート電位用中間電位発生回路51の出力もLPM時出力電位設定回路53に接続されている。したがって、セルプレート電位用中間電位発生回路51の出力設定電位は、フローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、若しくは接地電位などがある。
【0040】
次に基板電位発生回路61について説明する。基板電位発生回路61も電流貫通経路遮断回路62を介して電源供給がされており、この電源貫通経路遮断回路62はLPM設定入力端5が接続されている。
【0041】
基板電位発生回路61は、基板電位発生回路61の出力電位を所定の電位に制御するための比較器と、基板電位発生回路の検出のために使用される抵抗分圧回路等の電流貫通経路がある。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード(LPM)時に基板電位発生回路61の動作を停止させる。すなわち、LPM設定入力端5からLPM設定信号を電流貫通経路遮断回路62に入力して、基板電位発生回路61への電位供給を遮断する。なお、LPM設定入力端5からLPM解除信号が入力されると、前記遮断された電流貫通遮断回路62が導通し、基板電位発生回路61へ電源が供給される。
【0042】
また基板電位発生回路61の出力もLPM時出力電位設定回路63に接続されている。したがって、基板電位発生回路61の出力設定電位は、フローティング状態若しくは接地電位などがある。
【0043】
基準電位発生回路11や内部降圧電位発生回路31も比較器や抵抗分圧回路等の電流貫通経路が構成されているため、上述した電位発生回路と同様に電流貫通経路遮断回路12およびLPM時出力電位設定回路13を設けることによって、待機モード(LPM)に設定することができる。
【0044】
したがって、これらの各内部電位発生回路の電流貫通経路の遮断を組み合わせれば、大幅な電流削減効果を得ることが可能となる。
【0045】
なお、1つの電流貫通経路遮断回路を介して各内部電位発生回路に電位を供給する場合、この電流貫通経路遮断回路はドライブ能力の非常に高い素子を使用する必要があり、回路規模が大きくなる。したがって、上記実施形態のように、各内部電位発生回路毎に電流貫通経路遮断回路を設けることによって回路規模を小さくすることができる。
【0046】
また、上述した実施形態を応用した他の実施形態を図2に示す。
【0047】
これは、LPM設定入力端5と各内部電位発生回路との間にセレクタ7を挿入する。その他の構成は全て図1の実施形態と同じなので説明を省略する。セレクタ7にはLPM設定入力端5からLPM設定信号若しくはLPM解除信号を入力する。このセレクタ7によって複数の内部電位発生回路のうち選択された内部電位発生回路のみの電流貫通経路を遮断し、若しくは導通させることをすることができる。
【0048】
[第2の実施形態]次に本発明の第2の実施形態のメモリ混載ロジックLSIのブロック図を図3に示す。
【0049】
第2の実施形態は、図1に示す第1の実施形態に対してLPMリセット回路300を追加した実施形態である。
【0050】
このLPMリセット回路300は、LPM設定入力端5、外部電源電圧検知回路8、基準電位発生回路11等のメモリマクロ3の各内部電位発生回路およびパワーオンシーケンス回路6に接続されている。LPM設定入力端から入力されるLPM信号(LPM設定信号若しくはLPM解除信号)、外部電源電圧検知回路8から出力される検知信号、パワーオンシーケンス制御回路6から出力されるCHRDYp信号を入力信号とし、LPMリセット信号として出力され、このLPMリセット信号は各内部電位発生回路およびパワーオンシーケンス制御回路6に入力される。
【0051】
LPMリセット回路300は、LPM信号の反転信号とCHRDYp信号はAND1に接続され、また、LPM信号とCHRDYp信号の反転信号はAND2に接続されている。AND1の出力はラッチ回路のNOR1に接続され、AND2の出力はNOR2に接続されている。NOR2の出力の反転信号と外部電源電圧検知回路8の出力信号がAND3に接続されている。このAND3の出力がLPMリセット信号となり、パワーオンシーケンス制御回路6や各内部電位発生回路へと入力される。
【0052】
次にこのLPMリセット回路300の動作を電源投入時における動作と待機モード(LPM)の設定を指定する信号を入力した時における動作とにわけて説明する。なお、この実施形態では待機モード(LPM)の解除を指定する指定する信号のレベルをHレベル、待機モード(LPM)の設定を指定する信号のレベルをLレベルとする。
【0053】
電源投入時は、外部電源が投入されると外部電源電圧検知回路8が起動し、外部電圧がある一定の電圧レベルを超えると外部電源電圧検知回路8は外部電圧と同レベルの信号を検知出力する。このときLPM信号はHレベルで固定されている。外部電源電圧検知回路8が外部電圧を検知、すなわちHレベルとなると、その出力はLPMリセット回路300のAND3に入力する。ここで、LPMリセット回路300は電源投入時、メモリマクロがCHRDYp信号はLレベル、またLPM信号はHレベルであるため、AND1はLレベルを出力し、AND2はHレベルを出力する。よって、NOR1、NOR2で構成されるラッチ回路の出力を反転させた信号ノード313はHレベルとなり、AND3の一方に入力される。したがって、AND3へはともにHレベルが入力されるため、AND3はHレベルが出力し、LPMリセット信号は解除を指定する信号をパワーオンシーケンス制御回路6および各内部電位発生回路へ入力される。
【0054】
次に待機モード(LPM)の設定を指定するときの動作について説明する。待機モード(LPM)を設定する場合、メモリマクロ3は動作可能状態であるので外部電源電圧検知回路8はHレベル、さらにCHRDYp信号もHレベルとなっている。LPM信号によりLレベルが入力されると、AND1の出力はHレベルを出力し、AND2はLレベルを出力する。よってNOR1、NOR2で構成されるラッチ回路の出力を反転させた信号ノード313はLレベルとなり、AND3の一方に入力される。したがって、AND3はLレベルを出力し、LPMリセット信号は待機モード(LPM)の設定を指定する信号、すなわちLレベルをパワーオンシーケンス制御回路6および各内部電位発生回路へ入力され、各内部電位発生回路の電流貫通経路を遮断する。
【0055】
なお、待機モード(LPM)の設定中においてLPM信号がチャタリングやノイズ等の影響によってHレベルとなった場合でも、内部電位の状態が安定するまでの間は影響をうけることがない。
【0056】
[第3の実施形態]次に本発明の第3の実施形態のメモリ混載ロジックLSIのブロック図を図4に示す。
【0057】
第3の実施形態は図3に示す第2の実施形態のLPMリセット回路300を図4のようにLPMリセット回路400に置き換えた実施形態であり、その他の回路は同じであるので説明を省略する。また、LPMリセット回路400のAND1、AND2、INV1乃至INV3およびNOR1、NOR2からなるラッチ回路の接続は第2の実施形態のLPMリセット回路300と同じなので説明を省略する。
【0058】
NA1とNA2はラッチ回路を構成しており、NA1にはLPM信号はINV4を介して接続され、また、NA2には外部電源電圧検知回路8の出力が接続されている。NA2の出力はINV5を介してAND3に接続され、AND3のもう一方の入力端子はNOR1、NOR2からなるラッチ回路の出力がINV3を介して接続される。このAND3の出力がLPMリセット信号となりパワーオンシーケンス制御回路6および各内部電位発生回路に入力される。
【0059】
次にこのLPMリセット回路400の動作を電源投入時における動作について説明する。電源投入時、LPM信号がHレベルであるなら、NOR1、NOR2からなるラッチ回路の出力を反転させた信号ノード413は第2の実施形態と同様にHレベルとなりAND3に入力される。また、NA1、NA2からなるラッチ回路の出力はLレベルに固定され、この信号がINV5によって反転しHレベルとなってAND3のもう一方の入力端子に入力される。したがって、AND3の出力はHレベルが出力し、LPMリセット信号は解除を指定する信号をパワーオンシーケンス制御回路6および各内部電位発生回路へ入力されて第2の実施形態と同様の動作を行う。
【0060】
一方、電源投入時、LPM信号がLレベルに固定されているなら、外部電源電圧検知回路8はある一定の電圧レベルを超えるまではLレベルであるのでNA1、NA2から構成されるラッチ回路はHレベルが出力される。この信号がINV5で反転しLレベルとなってAND3に入力されるので、AND3の出力はLレベルとなり待機モ−ド(LPM)を指定する信号をパワーオンシーケンス制御回路6および各内部電位発生回路に入力される。なお、その後外部電源がある一定のレベルを超えて外部電源電圧検知回路8がHレベルを出力してもNA1、NA2からなるラッチ回路の出力はHレベルを維持するので、待機モード(LPM)が解除されることはない。よって、この場合LPM信号をHレベルとしなければ待機モード(LPM)を解除することができない。
【0061】
したがって、第3の実施形態では電源投入時においてもLPM信号でメモリマクロ3の待機モード(LPM)の制御を可能とすることができる。
【0062】
なお、実施形態1乃至3におけるLPM設定信号若しくはLPM解除信号はロジック回路2において生成してもよく、また、メモリ混載ロジックLSI1の外部から直接メモリマクロに入力しても本発明の実施は可能である。したがって、LPM設定入力端5は、メモリ混載ロジックLSI1の内部にあってもよく、また外部端子とすることもできる。
【0063】
【発明の効果】
以上詳述したように本発明は、メモリマクロの待機モード(LPM)を設定することによって,待機時の消費電流を大幅に削減することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態のメモリ混載ロジックLSIを示すブロック図である。
【図2】 本発明の第1の実施形態のメモリ混載ロジックLSIを示すブロック図である。
【図3】 本発明の第2の実施形態のメモリ混載ロジックLSIを示すブロック図である。
【図4】 本発明の第3の実施形態のメモリ混載ロジックLSIを示すブロック図である。
【図5】 従来発明のメモリ混載ロジックLSIを示すブロック図である。
【符号の説明】
1…メモリ混載ロジックLSI、2…ロジック回路、3…メモリマクロ、4…内部電位発生回路群、5…LPM設定入力端、6…パワーオンシーケンス制御回路、7…セレクタ、8…外部電源電圧検知回路、11…基準電位発生回路、21…ワード線駆動系昇圧回路、31…内部降圧電位発生回路、41…ビット線プリチャージ電位用中間電位発生回路、51…セルプレート電位用中間電位発生回路、61…基板電位発生回路、12,22,32,42,52,62…電流貫通経路遮断回路、13,23,33,43,53,63…LPM時出力電位設定回路、300,400…LPMリセット回路
Claims (2)
- メモリ内部に用いられる電位を発生させる複数の内部電位発生回路と、
前記複数の内部電位発生回路毎に設けられ、第1の電源と第2の電源とに接続され、待機モードリセット信号に応じて前記複数の内部電位発生回路への電流貫通経路を遮断もしくは導通制御する電流貫通経路遮断回路と、
前記複数の内部電位発生回路の各々に接続され、前記待機モードリセット信号に応じてパワーオンシーケンス制御を実行するパワーオンシーケンス制御回路と、
外部電源を検知して検知信号を出力する外部電源電圧検知回路と、
前記外部電源電圧検知回路と前記パワーオンシーケンス制御回路と前記複数の内部電位発生回路とに接続された待機モードリセット回路と、
前記待機モードリセット回路に接続され、外部から待機モード設定信号を入力する入力端とを具備し、
前記パワーオンシーケンス制御回路は、さらに前記複数の内部電位発生回路の各々から出力される電位すべてが、前記メモリが動作可能な電位に達したことを示すCHRDYp信号を出力し、
前記待機モードリセット回路は、前記検知信号、前記待機モード設定信号、および前記CHRDYp信号を用いて前記待機モードリセット信号を生成することを特徴とする半導体集積回路。 - 前記待機モードリセット回路は、前記外部電源が投入され所定のレベルを超えた以降においても、前記待機モード設定信号に応じてのみ前記待機モードリセット信号のレベルが変化することを特徴とする請求項1記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001281398A JP4240863B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体集積回路 |
US10/235,488 US6700830B2 (en) | 2001-09-17 | 2002-09-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001281398A JP4240863B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003091990A JP2003091990A (ja) | 2003-03-28 |
JP4240863B2 true JP4240863B2 (ja) | 2009-03-18 |
Family
ID=19105229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001281398A Expired - Fee Related JP4240863B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6700830B2 (ja) |
JP (1) | JP4240863B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4529028B2 (ja) * | 2004-12-24 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4746038B2 (ja) * | 2005-06-08 | 2011-08-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置および電子機器 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5825648A (en) * | 1996-03-26 | 1998-10-20 | Casio Phonemate, Inc. | Backup system for a time of day clock in an electronic device |
JP2001093275A (ja) | 1999-09-20 | 2001-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
2001
- 2001-09-17 JP JP2001281398A patent/JP4240863B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-06 US US10/235,488 patent/US6700830B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003091990A (ja) | 2003-03-28 |
US20030053363A1 (en) | 2003-03-20 |
US6700830B2 (en) | 2004-03-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050401 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080123 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080331 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081219 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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