JP4240863B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関するもので、特にメモリ混載ロジックＬＳＩの待機時電流削減に関する。
【０００２】
【従来の技術】
従来、機能ごとにチップをわけて構成していたものを、１つのチップに集積化したシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と呼ばれる半導体集積回路が重要になってきている。このシステムＬＳＩの中で、特にメモリ回路をロジックＬＳＩに混載したメモリ混載ロジックＬＳＩは、近年特に注力して開発がされている。
【０００３】
このメモリ混載ロジックＬＳＩは携帯機器やモバイル製品等のデジタル民生機器に応用されることから、その利用において低消費電力を達成することが重要な課題となっている。
【０００４】
メモリ混載ロジックＬＳＩを使用するにあたり、動作時の低消費電力化が重要なのは当然であるが、それだけに留まらず待機時における低消費電力化についての重要性が近年非常に高まっている。
【０００５】
図５は従来のメモリ混載ロジックＬＳＩ５０１を示すブロック図であり、内部はロジック部５０２とメモリマクロ５０３に分かれている。さらにメモリマクロ５０３内には、メモリマクロ５０３に使われる内部電位発生回路群５０４が設けられている。
【０００６】
メモリマクロ５０３の待機時電流は、主としてメモリマクロ５０３内部に用いられるための電位を発生している内部電位発生回路群５０４で消費されている。この内部電位発生回路群５０４は、メモリマクロ５０３の内部電源として用いるワード線駆動系内部昇圧回路５０８、内部降圧電位発生回路５０９、基板電位およびウェル電位を供給する基板電位発生回路５１２、また、内部基準電位として用いる基準電位発生回路５０７などから構成されている。
【０００７】
ワード線駆動系内部昇圧回路５０８は、たとえばワード線を駆動する電源や、シェアードセンスアンプ方式におけるセンスアンプとビット線対の接続を制御するトランジスタのゲート信号を駆動する電源に用いられる。
【０００８】
内部降圧電位発生回路５０９は、外部電源電圧よりも低い電圧をメモリマクロ５０３内部で発生させて、ビット線をプリチャージする電源やメモリセルのプレート電位を供給する電源として用いている。
【０００９】
基準電位発生回路５０７は、他の内部電圧発生回路で発生させる電位の基準となる電位を発生させる回路であり、通常温度依存係数や外部電圧依存係数の小さい回路が用いられる。
【００１０】
これら内部電位発生回路群５０４は電源投入時には、メモリマクロ５０３の中にある内部回路（図示せず）、たとえばフリップフロップ、ラッチやレジスタ等を初期化させるためのリセット信号を一定期間発生させ、外部電圧がある電位レベルを動作状態の電圧を維持する外部電源電圧検知回路５０６より出力される信号により各内部電位が発生可能な状態となり、内部電位生成中にラッチアップ等を起こさないようなパワーオンシーケンス制御回路５０５により制御されている。
【００１１】
【発明が解決しようとする課題】
しかし従来のメモリ混載ロジックＬＳＩ５０１内のメモリマクロ５０３において、内部電位発生回路群５０４はそれぞれの電位を所定の電位に制御するために多くの比較器や抵抗が利用されており、それらの回路は内部電位が発生可能な状態においては、常に数十μＡ程度の電流が消費されている。この電流が待機時における消費電流を大きくしているのである。従来において待機時におけるメモリマクロ５０３の消費電流を抑えるためにはメモリマクロ５０３に供給される外部電源を落とすしか手段がなく、その場合メモリマクロ５０３以外のロジック回路５０２も全ての動作が停止してしまっていた。
【００１２】
そこで本発明においては、ロジック回路５０２等の他の回路は通常動作を維持したまま、メモリマクロ５０３を待機状態とした場合の消費電流を大幅に削減することを目的とする。
【００１４】
上記目的を達成するため本発明の別の一態様による半導体集積回路は、メモリ内部に用いられる電位を発生させる複数の内部電位発生回路と、前記複数の内部電位発生回路毎に設けられ、第１の電源と第２の電源とに接続され、待機モードリセット信号に応じて前記複数の内部電位発生回路への電流貫通経路を遮断もしくは導通制御する電流貫通経路遮断回路と、前記複数の内部電位発生回路の各々に接続され、前記待機モードリセット信号に応じてパワーオンシーケンス制御を実行するパワーオンシーケンス制御回路と、外部電源を検知して検知信号を出力する外部電源電圧検知回路と、前記外部電源電圧検知回路と前記パワーオンシーケンス制御回路と前記複数の内部電位発生回路とに接続された待機モードリセット回路と、前記待機モードリセット回路に接続され、外部から待機モード設定信号を入力する入力端とを具備し、前記パワーオンシーケンス制御回路は、さらに前記複数の内部電位発生回路の各々から出力される電位すべてが、前記メモリが動作可能な電位に達したことを示すＣＨＲＤＹｐ信号を出力し、前記待機モードリセット回路は、前記検知信号、前記待機モード設定信号、および前記ＣＨＲＤＹｐ信号を用いて前記待機モードリセット信号を生成することを特徴とする。
【００１９】
【発明の実施の形態】
［第１の実施形態］本発明の第１の実施形態のメモリ混載ロジックＬＳＩのブロック図を図１に示す。
【００２０】
メモリ混載ロジックＬＳＩ１は、周辺回路等から構成されるロジック回路２とダイナミックランダムアクセスメモリマクロ（以下、「メモリマクロ」という。）３のブロックから構成されている。
【００２１】
メモリマクロ３内部に用いる電位を発生させる内部電位発生回路群４としては、基準電位発生回路１１、ワード線駆動系昇圧回路２１、内部降圧電位発生回路３１、ビット線プリチャージ電位用中間電位発生回路４１、セルプレート電位用中間電位発生回路５１および基板電位発生回路６１などがある。
【００２２】
これらの基準電位発生回路１１等の各内部電位発生回路は、ＬＰＭ設定入力端５と直接接続されている。
【００２３】
またこのＬＰＭ設定入力端５はパワーオンシーケンス制御回路６と接続され、このパワーオンシーケンス制御回路６は各内部電位発生回路と接続されている。
【００２４】
次に図１に示すメモリ混載ロジックＬＳＩ１のメモリマクロ３の待機状態の設定およびその解除の動作を説明する。
【００２５】
ここで本発明におけるメモリマクロ３の待機状態とは、メモリマクロ３内部で発生されている電位を遮断し、メモリマクロ３のメモリ素子に蓄えられたデータの読み出しまたは書き込み並びにそのデータの保持を行えない状態という。したがって、待機状態ではメモリマクロ３の内部電流が流れないので、メモリマクロ３のデータ保持を前提とする従来の待機状態と比べて、大幅な低消費電力状態にすることが可能となる。以下、この待機状態と待機モード（ＬＰＭ：Ｌｏｗ Ｐｏｗｅｒ Ｍｏｄｅ）という。
【００２６】
待機モード（ＬＰＭ）設定時において、基準電位発生回路１１等の各内部電位発生回路にＬＰＭ設定入力端５から待機モード（ＬＰＭ）設定信号（以下、「ＬＰＭ設定信号」という。）を入力すると、各内部電位発生回路の電流貫通経路を遮断する。
【００２７】
また、前記待機モード（ＬＰＭ）を解除する場合、前記ＬＰＭ設定入力端５から電流貫通経路遮断回路に待機モード（ＬＰＭ）解除信号（以下、「ＬＰＭ解除信号」という。）を入力すると、遮断されていた各内部電位発生回路への電流貫通経路が導通する。そして、ＬＰＭ解除信号をパワーオンシーケンス制御回路６に入力されると、電源投入時と同様のパワーオンシーケンス制御が行われ、各内部電位発生回路は通常動作状態に戻される。すなわち、メモリマクロ３内の多くの回路がたとえば内部降圧電位で駆動されている場合には、この待機モ−ド（ＬＰＭ）の設定に伴って内部降圧電位で駆動された回路が不安定となってしまうので、待機モード（ＬＰＭ）の解除時には電源投入時と同様の制御を行い、内部降圧電位発生回路３１の起動と内部の信号の初期化を行う必要がある。
【００２８】
例えば、電源投入時の内部電源の制御としては、ラッチアップや貫通電流を抑制する目的で、例えば基準電位発生回路１１を起動し、内部降圧電位発生回路３１を立ち上げ、基板電位発生回路６１を起動する。続けてセルプレート電位用中間電位発生回路５１、ビット線プリチャージ電位用中間電位発生回路４１、ワード線駆動系昇圧電位発生回路２１、ラッチ回路の初期化を順次行い、すべての電位がメモリマクロ３の動作可能な電位に達した時点で動作可能な状態を指定する信号（以下、「ＣＨＲＤＹｐ信号」という。）を出力するといったパワーオンシーケンス制御を行う。
【００２９】
したがって、メモリマクロ３の待機モード（ＬＰＭ）の解除時には前記パワーオンシーケンス制御と同様の制御を行うため、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されるとパワーオンシーケンス制御回路６を介して各内部電位発生回路の起動信号および内部信号の初期化が行われることになる。
【００３０】
次に図１に示すメモリマクロ３の各内部電位発生回路について説明する。
【００３１】
ワード線駆動系昇圧回路２１には電流貫通経路遮断回路２２を介して電源供給がされており、この電源貫通経路遮断回路２２はＬＰＭ設定入力端５が接続されている。
【００３２】
ワード線駆動系昇圧回路２１は昇圧回路の出力電位を所定の電位に制御するための比較器と、昇圧電位の検出のために使用される抵抗分圧回路等の電流貫通経路がある。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時にワード線駆動系昇圧回路２１の動作を停止させる。すなわち、ＬＰＭ設定入力端５からＬＰＭ設定信号を電流貫通経路遮断回路２２に入力して、ワード線駆動系昇圧回路２１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通経路遮断回路２２が導通し、ワード線駆動系昇圧回路２１へ電源が供給される。
【００３３】
また、ワード線駆動系昇圧回路２１の出力はＬＰＭ出力電位設定回路２３に接続されている。このＬＰＭ出力電位設定回路２３はスイッチ素子等からなり、ワード線駆動系昇圧回路２１の待機モード（ＬＰＭ）時における出力電位を一義的に設定することができる。この場合の出力電位の設定としてはフローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、または接地電位などがある。
【００３４】
次にビット線プリチャージ電位用中間電位発生回路４１について説明する。ビット線プリチャージ電位用中間電位発生回路４１も電流貫通経路遮断回路４２を介して電源供給がされており、この電源貫通経路遮断回路４２はＬＰＭ設定入力端５が接続されている。
【００３５】
ビット線プリチャージ電位用中間電位発生回路４１は、いわゆる中間電位発生回路が用いられ、例えば２個の比較器を用いて所定の電位より高い場合には出力ノードと接地電位間に接続されたＭＯＳトランジスタをオンさせて電位を下げ、所定の電位より低い場合には出力ノードと高電位間に接続されたＭＯＳトランジスタをオンさせて電位を下げるような回路が用いられる。この場合も上述したワード線駆動系昇圧回路と同様に比較器や抵抗分圧回路等の電流貫通経路が構成されている。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時にビット線プリチャージ電位用中間電位発生回路４１の動作を停止させる。すなわち、ＬＰＭ設定入力端５から待機モード（ＬＰＭ）設定信号を電流貫通経路遮断回路４２に入力して、ビット線プリチャージ電位用中間電位発生回路４１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通経路遮断回路４２が導通し、ビット線プリチャージ電位用中間電位発生回路４１へ電源が供給される。
【００３６】
またビット線プリチャージ電位用中間電位発生回路４１の出力もＬＰＭ時出力電位設定回路４３に接続されている。したがって、ビット線プリチャージ電位用中間電位発生回路４１の出力設定電位は、フローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、若しくは接地電位などがある。
【００３７】
次にセルプレート電位用中間電位発生回路５１について説明する。セルプレート電位用中間電位発生回路５１も電流貫通経路遮断回路５２を介して電源供給がされており、この電源貫通経路遮断回路５２はＬＰＭ設定入力端５が接続されている。
【００３８】
セルプレート電位用中間電位発生回路５１は、前記ビット線プリチャージ電位用中間電位発生回路４１と同様の回路が用いられる。したがって、セルプレート電位用中間電位発生回路５１も比較器や抵抗分圧回路の電流貫通経路が構成されている。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時にセルプレート電位用中間電位発生回路５１の動作を停止させる。すなわち、ＬＰＭ設定入力端５からＬＰＭ設定信号を電流貫通経路遮断回路５２に入力して、セルプレート電位用中間電位発生回路５１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通経路遮断回路５２が導通し、セルプレート電位用中間電位発生回路５１へ電源が供給される。
【００３９】
またセルプレート電位用中間電位発生回路５１の出力もＬＰＭ時出力電位設定回路５３に接続されている。したがって、セルプレート電位用中間電位発生回路５１の出力設定電位は、フローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、若しくは接地電位などがある。
【００４０】
次に基板電位発生回路６１について説明する。基板電位発生回路６１も電流貫通経路遮断回路６２を介して電源供給がされており、この電源貫通経路遮断回路６２はＬＰＭ設定入力端５が接続されている。
【００４１】
基板電位発生回路６１は、基板電位発生回路６１の出力電位を所定の電位に制御するための比較器と、基板電位発生回路の検出のために使用される抵抗分圧回路等の電流貫通経路がある。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時に基板電位発生回路６１の動作を停止させる。すなわち、ＬＰＭ設定入力端５からＬＰＭ設定信号を電流貫通経路遮断回路６２に入力して、基板電位発生回路６１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通遮断回路６２が導通し、基板電位発生回路６１へ電源が供給される。
【００４２】
また基板電位発生回路６１の出力もＬＰＭ時出力電位設定回路６３に接続されている。したがって、基板電位発生回路６１の出力設定電位は、フローティング状態若しくは接地電位などがある。
【００４３】
基準電位発生回路１１や内部降圧電位発生回路３１も比較器や抵抗分圧回路等の電流貫通経路が構成されているため、上述した電位発生回路と同様に電流貫通経路遮断回路１２およびＬＰＭ時出力電位設定回路１３を設けることによって、待機モード（ＬＰＭ）に設定することができる。
【００４４】
したがって、これらの各内部電位発生回路の電流貫通経路の遮断を組み合わせれば、大幅な電流削減効果を得ることが可能となる。
【００４５】
なお、１つの電流貫通経路遮断回路を介して各内部電位発生回路に電位を供給する場合、この電流貫通経路遮断回路はドライブ能力の非常に高い素子を使用する必要があり、回路規模が大きくなる。したがって、上記実施形態のように、各内部電位発生回路毎に電流貫通経路遮断回路を設けることによって回路規模を小さくすることができる。
【００４６】
また、上述した実施形態を応用した他の実施形態を図２に示す。
【００４７】
これは、ＬＰＭ設定入力端５と各内部電位発生回路との間にセレクタ７を挿入する。その他の構成は全て図１の実施形態と同じなので説明を省略する。セレクタ７にはＬＰＭ設定入力端５からＬＰＭ設定信号若しくはＬＰＭ解除信号を入力する。このセレクタ７によって複数の内部電位発生回路のうち選択された内部電位発生回路のみの電流貫通経路を遮断し、若しくは導通させることをすることができる。
【００４８】
[第２の実施形態]次に本発明の第２の実施形態のメモリ混載ロジックＬＳＩのブロック図を図３に示す。
【００４９】
第２の実施形態は、図１に示す第１の実施形態に対してＬＰＭリセット回路３００を追加した実施形態である。
【００５０】
このＬＰＭリセット回路３００は、ＬＰＭ設定入力端５、外部電源電圧検知回路８、基準電位発生回路１１等のメモリマクロ３の各内部電位発生回路およびパワーオンシーケンス回路６に接続されている。ＬＰＭ設定入力端から入力されるＬＰＭ信号（ＬＰＭ設定信号若しくはＬＰＭ解除信号）、外部電源電圧検知回路８から出力される検知信号、パワーオンシーケンス制御回路６から出力されるＣＨＲＤＹｐ信号を入力信号とし、ＬＰＭリセット信号として出力され、このＬＰＭリセット信号は各内部電位発生回路およびパワーオンシーケンス制御回路６に入力される。
【００５１】
ＬＰＭリセット回路３００は、ＬＰＭ信号の反転信号とＣＨＲＤＹｐ信号はＡＮＤ１に接続され、また、ＬＰＭ信号とＣＨＲＤＹｐ信号の反転信号はＡＮＤ２に接続されている。ＡＮＤ１の出力はラッチ回路のＮＯＲ１に接続され、ＡＮＤ２の出力はＮＯＲ２に接続されている。ＮＯＲ２の出力の反転信号と外部電源電圧検知回路８の出力信号がＡＮＤ３に接続されている。このＡＮＤ３の出力がＬＰＭリセット信号となり、パワーオンシーケンス制御回路６や各内部電位発生回路へと入力される。
【００５２】
次にこのＬＰＭリセット回路３００の動作を電源投入時における動作と待機モード(ＬＰＭ)の設定を指定する信号を入力した時における動作とにわけて説明する。なお、この実施形態では待機モード（ＬＰＭ）の解除を指定する指定する信号のレベルをＨレベル、待機モード(ＬＰＭ)の設定を指定する信号のレベルをＬレベルとする。
【００５３】
電源投入時は、外部電源が投入されると外部電源電圧検知回路８が起動し、外部電圧がある一定の電圧レベルを超えると外部電源電圧検知回路８は外部電圧と同レベルの信号を検知出力する。このときＬＰＭ信号はＨレベルで固定されている。外部電源電圧検知回路８が外部電圧を検知、すなわちＨレベルとなると、その出力はＬＰＭリセット回路３００のＡＮＤ３に入力する。ここで、ＬＰＭリセット回路３００は電源投入時、メモリマクロがＣＨＲＤＹｐ信号はＬレベル、またＬＰＭ信号はＨレベルであるため、ＡＮＤ１はＬレベルを出力し、ＡＮＤ２はＨレベルを出力する。よって、ＮＯＲ１、ＮＯＲ２で構成されるラッチ回路の出力を反転させた信号ノード３１３はＨレベルとなり、ＡＮＤ３の一方に入力される。したがって、ＡＮＤ３へはともにＨレベルが入力されるため、ＡＮＤ３はＨレベルが出力し、ＬＰＭリセット信号は解除を指定する信号をパワーオンシーケンス制御回路６および各内部電位発生回路へ入力される。
【００５４】
次に待機モード（ＬＰＭ）の設定を指定するときの動作について説明する。待機モード(ＬＰＭ)を設定する場合、メモリマクロ３は動作可能状態であるので外部電源電圧検知回路８はＨレベル、さらにＣＨＲＤＹｐ信号もＨレベルとなっている。ＬＰＭ信号によりＬレベルが入力されると、ＡＮＤ１の出力はＨレベルを出力し、ＡＮＤ２はＬレベルを出力する。よってＮＯＲ１、ＮＯＲ２で構成されるラッチ回路の出力を反転させた信号ノード３１３はＬレベルとなり、ＡＮＤ３の一方に入力される。したがって、ＡＮＤ３はＬレベルを出力し、ＬＰＭリセット信号は待機モード（ＬＰＭ）の設定を指定する信号、すなわちＬレベルをパワーオンシーケンス制御回路６および各内部電位発生回路へ入力され、各内部電位発生回路の電流貫通経路を遮断する。
【００５５】
なお、待機モード（ＬＰＭ）の設定中においてＬＰＭ信号がチャタリングやノイズ等の影響によってＨレベルとなった場合でも、内部電位の状態が安定するまでの間は影響をうけることがない。
【００５６】
[第３の実施形態]次に本発明の第３の実施形態のメモリ混載ロジックＬＳＩのブロック図を図４に示す。
【００５７】
第３の実施形態は図３に示す第２の実施形態のＬＰＭリセット回路３００を図４のようにＬＰＭリセット回路４００に置き換えた実施形態であり、その他の回路は同じであるので説明を省略する。また、ＬＰＭリセット回路４００のＡＮＤ１、ＡＮＤ２、ＩＮＶ１乃至ＩＮＶ３およびＮＯＲ１、ＮＯＲ２からなるラッチ回路の接続は第２の実施形態のＬＰＭリセット回路３００と同じなので説明を省略する。
【００５８】
ＮＡ１とＮＡ２はラッチ回路を構成しており、ＮＡ１にはＬＰＭ信号はＩＮＶ４を介して接続され、また、ＮＡ２には外部電源電圧検知回路８の出力が接続されている。ＮＡ２の出力はＩＮＶ５を介してＡＮＤ３に接続され、ＡＮＤ３のもう一方の入力端子はＮＯＲ１、ＮＯＲ２からなるラッチ回路の出力がＩＮＶ３を介して接続される。このＡＮＤ３の出力がＬＰＭリセット信号となりパワーオンシーケンス制御回路６および各内部電位発生回路に入力される。
【００５９】
次にこのＬＰＭリセット回路４００の動作を電源投入時における動作について説明する。電源投入時、ＬＰＭ信号がＨレベルであるなら、ＮＯＲ１、ＮＯＲ２からなるラッチ回路の出力を反転させた信号ノード４１３は第２の実施形態と同様にＨレベルとなりＡＮＤ３に入力される。また、ＮＡ１、ＮＡ２からなるラッチ回路の出力はＬレベルに固定され、この信号がＩＮＶ５によって反転しＨレベルとなってＡＮＤ３のもう一方の入力端子に入力される。したがって、ＡＮＤ３の出力はＨレベルが出力し、ＬＰＭリセット信号は解除を指定する信号をパワーオンシーケンス制御回路６および各内部電位発生回路へ入力されて第２の実施形態と同様の動作を行う。
【００６０】
一方、電源投入時、ＬＰＭ信号がＬレベルに固定されているなら、外部電源電圧検知回路８はある一定の電圧レベルを超えるまではＬレベルであるのでＮＡ１、ＮＡ２から構成されるラッチ回路はＨレベルが出力される。この信号がＩＮＶ５で反転しＬレベルとなってＡＮＤ３に入力されるので、ＡＮＤ３の出力はＬレベルとなり待機モ−ド（ＬＰＭ）を指定する信号をパワーオンシーケンス制御回路６および各内部電位発生回路に入力される。なお、その後外部電源がある一定のレベルを超えて外部電源電圧検知回路８がＨレベルを出力してもＮＡ１、ＮＡ２からなるラッチ回路の出力はＨレベルを維持するので、待機モード（ＬＰＭ）が解除されることはない。よって、この場合ＬＰＭ信号をＨレベルとしなければ待機モード（ＬＰＭ）を解除することができない。
【００６１】
したがって、第３の実施形態では電源投入時においてもＬＰＭ信号でメモリマクロ３の待機モード（ＬＰＭ）の制御を可能とすることができる。
【００６２】
なお、実施形態１乃至３におけるＬＰＭ設定信号若しくはＬＰＭ解除信号はロジック回路２において生成してもよく、また、メモリ混載ロジックＬＳＩ１の外部から直接メモリマクロに入力しても本発明の実施は可能である。したがって、ＬＰＭ設定入力端５は、メモリ混載ロジックＬＳＩ１の内部にあってもよく、また外部端子とすることもできる。
【００６３】
【発明の効果】
以上詳述したように本発明は、メモリマクロの待機モード（ＬＰＭ）を設定することによって，待機時の消費電流を大幅に削減することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図２】 本発明の第１の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図３】 本発明の第２の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図４】 本発明の第３の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図５】 従来発明のメモリ混載ロジックＬＳＩを示すブロック図である。
【符号の説明】
１…メモリ混載ロジックＬＳＩ、２…ロジック回路、３…メモリマクロ、４…内部電位発生回路群、５…ＬＰＭ設定入力端、６…パワーオンシーケンス制御回路、７…セレクタ、８…外部電源電圧検知回路、１１…基準電位発生回路、２１…ワード線駆動系昇圧回路、３１…内部降圧電位発生回路、４１…ビット線プリチャージ電位用中間電位発生回路、５１…セルプレート電位用中間電位発生回路、６１…基板電位発生回路、１２，２２，３２，４２，５２，６２…電流貫通経路遮断回路、１３，２３，３３，４３，５３，６３…ＬＰＭ時出力電位設定回路、３００，４００…ＬＰＭリセット回路
【発明の属する技術分野】
本発明は、半導体集積回路に関するもので、特にメモリ混載ロジックＬＳＩの待機時電流削減に関する。
【０００２】
【従来の技術】
従来、機能ごとにチップをわけて構成していたものを、１つのチップに集積化したシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と呼ばれる半導体集積回路が重要になってきている。このシステムＬＳＩの中で、特にメモリ回路をロジックＬＳＩに混載したメモリ混載ロジックＬＳＩは、近年特に注力して開発がされている。
【０００３】
このメモリ混載ロジックＬＳＩは携帯機器やモバイル製品等のデジタル民生機器に応用されることから、その利用において低消費電力を達成することが重要な課題となっている。
【０００４】
メモリ混載ロジックＬＳＩを使用するにあたり、動作時の低消費電力化が重要なのは当然であるが、それだけに留まらず待機時における低消費電力化についての重要性が近年非常に高まっている。
【０００５】
図５は従来のメモリ混載ロジックＬＳＩ５０１を示すブロック図であり、内部はロジック部５０２とメモリマクロ５０３に分かれている。さらにメモリマクロ５０３内には、メモリマクロ５０３に使われる内部電位発生回路群５０４が設けられている。
【０００６】
メモリマクロ５０３の待機時電流は、主としてメモリマクロ５０３内部に用いられるための電位を発生している内部電位発生回路群５０４で消費されている。この内部電位発生回路群５０４は、メモリマクロ５０３の内部電源として用いるワード線駆動系内部昇圧回路５０８、内部降圧電位発生回路５０９、基板電位およびウェル電位を供給する基板電位発生回路５１２、また、内部基準電位として用いる基準電位発生回路５０７などから構成されている。
【０００７】
ワード線駆動系内部昇圧回路５０８は、たとえばワード線を駆動する電源や、シェアードセンスアンプ方式におけるセンスアンプとビット線対の接続を制御するトランジスタのゲート信号を駆動する電源に用いられる。
【０００８】
内部降圧電位発生回路５０９は、外部電源電圧よりも低い電圧をメモリマクロ５０３内部で発生させて、ビット線をプリチャージする電源やメモリセルのプレート電位を供給する電源として用いている。
【０００９】
基準電位発生回路５０７は、他の内部電圧発生回路で発生させる電位の基準となる電位を発生させる回路であり、通常温度依存係数や外部電圧依存係数の小さい回路が用いられる。
【００１０】
これら内部電位発生回路群５０４は電源投入時には、メモリマクロ５０３の中にある内部回路（図示せず）、たとえばフリップフロップ、ラッチやレジスタ等を初期化させるためのリセット信号を一定期間発生させ、外部電圧がある電位レベルを動作状態の電圧を維持する外部電源電圧検知回路５０６より出力される信号により各内部電位が発生可能な状態となり、内部電位生成中にラッチアップ等を起こさないようなパワーオンシーケンス制御回路５０５により制御されている。
【００１１】
【発明が解決しようとする課題】
しかし従来のメモリ混載ロジックＬＳＩ５０１内のメモリマクロ５０３において、内部電位発生回路群５０４はそれぞれの電位を所定の電位に制御するために多くの比較器や抵抗が利用されており、それらの回路は内部電位が発生可能な状態においては、常に数十μＡ程度の電流が消費されている。この電流が待機時における消費電流を大きくしているのである。従来において待機時におけるメモリマクロ５０３の消費電流を抑えるためにはメモリマクロ５０３に供給される外部電源を落とすしか手段がなく、その場合メモリマクロ５０３以外のロジック回路５０２も全ての動作が停止してしまっていた。
【００１２】
そこで本発明においては、ロジック回路５０２等の他の回路は通常動作を維持したまま、メモリマクロ５０３を待機状態とした場合の消費電流を大幅に削減することを目的とする。
【００１４】
上記目的を達成するため本発明の別の一態様による半導体集積回路は、メモリ内部に用いられる電位を発生させる複数の内部電位発生回路と、前記複数の内部電位発生回路毎に設けられ、第１の電源と第２の電源とに接続され、待機モードリセット信号に応じて前記複数の内部電位発生回路への電流貫通経路を遮断もしくは導通制御する電流貫通経路遮断回路と、前記複数の内部電位発生回路の各々に接続され、前記待機モードリセット信号に応じてパワーオンシーケンス制御を実行するパワーオンシーケンス制御回路と、外部電源を検知して検知信号を出力する外部電源電圧検知回路と、前記外部電源電圧検知回路と前記パワーオンシーケンス制御回路と前記複数の内部電位発生回路とに接続された待機モードリセット回路と、前記待機モードリセット回路に接続され、外部から待機モード設定信号を入力する入力端とを具備し、前記パワーオンシーケンス制御回路は、さらに前記複数の内部電位発生回路の各々から出力される電位すべてが、前記メモリが動作可能な電位に達したことを示すＣＨＲＤＹｐ信号を出力し、前記待機モードリセット回路は、前記検知信号、前記待機モード設定信号、および前記ＣＨＲＤＹｐ信号を用いて前記待機モードリセット信号を生成することを特徴とする。
【００１９】
【発明の実施の形態】
［第１の実施形態］本発明の第１の実施形態のメモリ混載ロジックＬＳＩのブロック図を図１に示す。
【００２０】
メモリ混載ロジックＬＳＩ１は、周辺回路等から構成されるロジック回路２とダイナミックランダムアクセスメモリマクロ（以下、「メモリマクロ」という。）３のブロックから構成されている。
【００２１】
メモリマクロ３内部に用いる電位を発生させる内部電位発生回路群４としては、基準電位発生回路１１、ワード線駆動系昇圧回路２１、内部降圧電位発生回路３１、ビット線プリチャージ電位用中間電位発生回路４１、セルプレート電位用中間電位発生回路５１および基板電位発生回路６１などがある。
【００２２】
これらの基準電位発生回路１１等の各内部電位発生回路は、ＬＰＭ設定入力端５と直接接続されている。
【００２３】
またこのＬＰＭ設定入力端５はパワーオンシーケンス制御回路６と接続され、このパワーオンシーケンス制御回路６は各内部電位発生回路と接続されている。
【００２４】
次に図１に示すメモリ混載ロジックＬＳＩ１のメモリマクロ３の待機状態の設定およびその解除の動作を説明する。
【００２５】
ここで本発明におけるメモリマクロ３の待機状態とは、メモリマクロ３内部で発生されている電位を遮断し、メモリマクロ３のメモリ素子に蓄えられたデータの読み出しまたは書き込み並びにそのデータの保持を行えない状態という。したがって、待機状態ではメモリマクロ３の内部電流が流れないので、メモリマクロ３のデータ保持を前提とする従来の待機状態と比べて、大幅な低消費電力状態にすることが可能となる。以下、この待機状態と待機モード（ＬＰＭ：Ｌｏｗ Ｐｏｗｅｒ Ｍｏｄｅ）という。
【００２６】
待機モード（ＬＰＭ）設定時において、基準電位発生回路１１等の各内部電位発生回路にＬＰＭ設定入力端５から待機モード（ＬＰＭ）設定信号（以下、「ＬＰＭ設定信号」という。）を入力すると、各内部電位発生回路の電流貫通経路を遮断する。
【００２７】
また、前記待機モード（ＬＰＭ）を解除する場合、前記ＬＰＭ設定入力端５から電流貫通経路遮断回路に待機モード（ＬＰＭ）解除信号（以下、「ＬＰＭ解除信号」という。）を入力すると、遮断されていた各内部電位発生回路への電流貫通経路が導通する。そして、ＬＰＭ解除信号をパワーオンシーケンス制御回路６に入力されると、電源投入時と同様のパワーオンシーケンス制御が行われ、各内部電位発生回路は通常動作状態に戻される。すなわち、メモリマクロ３内の多くの回路がたとえば内部降圧電位で駆動されている場合には、この待機モ−ド（ＬＰＭ）の設定に伴って内部降圧電位で駆動された回路が不安定となってしまうので、待機モード（ＬＰＭ）の解除時には電源投入時と同様の制御を行い、内部降圧電位発生回路３１の起動と内部の信号の初期化を行う必要がある。
【００２８】
例えば、電源投入時の内部電源の制御としては、ラッチアップや貫通電流を抑制する目的で、例えば基準電位発生回路１１を起動し、内部降圧電位発生回路３１を立ち上げ、基板電位発生回路６１を起動する。続けてセルプレート電位用中間電位発生回路５１、ビット線プリチャージ電位用中間電位発生回路４１、ワード線駆動系昇圧電位発生回路２１、ラッチ回路の初期化を順次行い、すべての電位がメモリマクロ３の動作可能な電位に達した時点で動作可能な状態を指定する信号（以下、「ＣＨＲＤＹｐ信号」という。）を出力するといったパワーオンシーケンス制御を行う。
【００２９】
したがって、メモリマクロ３の待機モード（ＬＰＭ）の解除時には前記パワーオンシーケンス制御と同様の制御を行うため、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されるとパワーオンシーケンス制御回路６を介して各内部電位発生回路の起動信号および内部信号の初期化が行われることになる。
【００３０】
次に図１に示すメモリマクロ３の各内部電位発生回路について説明する。
【００３１】
ワード線駆動系昇圧回路２１には電流貫通経路遮断回路２２を介して電源供給がされており、この電源貫通経路遮断回路２２はＬＰＭ設定入力端５が接続されている。
【００３２】
ワード線駆動系昇圧回路２１は昇圧回路の出力電位を所定の電位に制御するための比較器と、昇圧電位の検出のために使用される抵抗分圧回路等の電流貫通経路がある。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時にワード線駆動系昇圧回路２１の動作を停止させる。すなわち、ＬＰＭ設定入力端５からＬＰＭ設定信号を電流貫通経路遮断回路２２に入力して、ワード線駆動系昇圧回路２１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通経路遮断回路２２が導通し、ワード線駆動系昇圧回路２１へ電源が供給される。
【００３３】
また、ワード線駆動系昇圧回路２１の出力はＬＰＭ出力電位設定回路２３に接続されている。このＬＰＭ出力電位設定回路２３はスイッチ素子等からなり、ワード線駆動系昇圧回路２１の待機モード（ＬＰＭ）時における出力電位を一義的に設定することができる。この場合の出力電位の設定としてはフローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、または接地電位などがある。
【００３４】
次にビット線プリチャージ電位用中間電位発生回路４１について説明する。ビット線プリチャージ電位用中間電位発生回路４１も電流貫通経路遮断回路４２を介して電源供給がされており、この電源貫通経路遮断回路４２はＬＰＭ設定入力端５が接続されている。
【００３５】
ビット線プリチャージ電位用中間電位発生回路４１は、いわゆる中間電位発生回路が用いられ、例えば２個の比較器を用いて所定の電位より高い場合には出力ノードと接地電位間に接続されたＭＯＳトランジスタをオンさせて電位を下げ、所定の電位より低い場合には出力ノードと高電位間に接続されたＭＯＳトランジスタをオンさせて電位を下げるような回路が用いられる。この場合も上述したワード線駆動系昇圧回路と同様に比較器や抵抗分圧回路等の電流貫通経路が構成されている。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時にビット線プリチャージ電位用中間電位発生回路４１の動作を停止させる。すなわち、ＬＰＭ設定入力端５から待機モード（ＬＰＭ）設定信号を電流貫通経路遮断回路４２に入力して、ビット線プリチャージ電位用中間電位発生回路４１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通経路遮断回路４２が導通し、ビット線プリチャージ電位用中間電位発生回路４１へ電源が供給される。
【００３６】
またビット線プリチャージ電位用中間電位発生回路４１の出力もＬＰＭ時出力電位設定回路４３に接続されている。したがって、ビット線プリチャージ電位用中間電位発生回路４１の出力設定電位は、フローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、若しくは接地電位などがある。
【００３７】
次にセルプレート電位用中間電位発生回路５１について説明する。セルプレート電位用中間電位発生回路５１も電流貫通経路遮断回路５２を介して電源供給がされており、この電源貫通経路遮断回路５２はＬＰＭ設定入力端５が接続されている。
【００３８】
セルプレート電位用中間電位発生回路５１は、前記ビット線プリチャージ電位用中間電位発生回路４１と同様の回路が用いられる。したがって、セルプレート電位用中間電位発生回路５１も比較器や抵抗分圧回路の電流貫通経路が構成されている。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時にセルプレート電位用中間電位発生回路５１の動作を停止させる。すなわち、ＬＰＭ設定入力端５からＬＰＭ設定信号を電流貫通経路遮断回路５２に入力して、セルプレート電位用中間電位発生回路５１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通経路遮断回路５２が導通し、セルプレート電位用中間電位発生回路５１へ電源が供給される。
【００３９】
またセルプレート電位用中間電位発生回路５１の出力もＬＰＭ時出力電位設定回路５３に接続されている。したがって、セルプレート電位用中間電位発生回路５１の出力設定電位は、フローティング状態、外部電源電位若しくは外部電源電圧から閾値落ちした電位、内部降圧電位若しくは内部降圧電位から閾値落ちした電位、若しくは接地電位などがある。
【００４０】
次に基板電位発生回路６１について説明する。基板電位発生回路６１も電流貫通経路遮断回路６２を介して電源供給がされており、この電源貫通経路遮断回路６２はＬＰＭ設定入力端５が接続されている。
【００４１】
基板電位発生回路６１は、基板電位発生回路６１の出力電位を所定の電位に制御するための比較器と、基板電位発生回路の検出のために使用される抵抗分圧回路等の電流貫通経路がある。従来、これらの比較器や抵抗分圧回路は外部電源が投入されている限りは常に動作していたため、これらに流れる電流の消費は避けられなかった。本実施形態では待機モード（ＬＰＭ）時に基板電位発生回路６１の動作を停止させる。すなわち、ＬＰＭ設定入力端５からＬＰＭ設定信号を電流貫通経路遮断回路６２に入力して、基板電位発生回路６１への電位供給を遮断する。なお、ＬＰＭ設定入力端５からＬＰＭ解除信号が入力されると、前記遮断された電流貫通遮断回路６２が導通し、基板電位発生回路６１へ電源が供給される。
【００４２】
また基板電位発生回路６１の出力もＬＰＭ時出力電位設定回路６３に接続されている。したがって、基板電位発生回路６１の出力設定電位は、フローティング状態若しくは接地電位などがある。
【００４３】
基準電位発生回路１１や内部降圧電位発生回路３１も比較器や抵抗分圧回路等の電流貫通経路が構成されているため、上述した電位発生回路と同様に電流貫通経路遮断回路１２およびＬＰＭ時出力電位設定回路１３を設けることによって、待機モード（ＬＰＭ）に設定することができる。
【００４４】
したがって、これらの各内部電位発生回路の電流貫通経路の遮断を組み合わせれば、大幅な電流削減効果を得ることが可能となる。
【００４５】
なお、１つの電流貫通経路遮断回路を介して各内部電位発生回路に電位を供給する場合、この電流貫通経路遮断回路はドライブ能力の非常に高い素子を使用する必要があり、回路規模が大きくなる。したがって、上記実施形態のように、各内部電位発生回路毎に電流貫通経路遮断回路を設けることによって回路規模を小さくすることができる。
【００４６】
また、上述した実施形態を応用した他の実施形態を図２に示す。
【００４７】
これは、ＬＰＭ設定入力端５と各内部電位発生回路との間にセレクタ７を挿入する。その他の構成は全て図１の実施形態と同じなので説明を省略する。セレクタ７にはＬＰＭ設定入力端５からＬＰＭ設定信号若しくはＬＰＭ解除信号を入力する。このセレクタ７によって複数の内部電位発生回路のうち選択された内部電位発生回路のみの電流貫通経路を遮断し、若しくは導通させることをすることができる。
【００４８】
[第２の実施形態]次に本発明の第２の実施形態のメモリ混載ロジックＬＳＩのブロック図を図３に示す。
【００４９】
第２の実施形態は、図１に示す第１の実施形態に対してＬＰＭリセット回路３００を追加した実施形態である。
【００５０】
このＬＰＭリセット回路３００は、ＬＰＭ設定入力端５、外部電源電圧検知回路８、基準電位発生回路１１等のメモリマクロ３の各内部電位発生回路およびパワーオンシーケンス回路６に接続されている。ＬＰＭ設定入力端から入力されるＬＰＭ信号（ＬＰＭ設定信号若しくはＬＰＭ解除信号）、外部電源電圧検知回路８から出力される検知信号、パワーオンシーケンス制御回路６から出力されるＣＨＲＤＹｐ信号を入力信号とし、ＬＰＭリセット信号として出力され、このＬＰＭリセット信号は各内部電位発生回路およびパワーオンシーケンス制御回路６に入力される。
【００５１】
ＬＰＭリセット回路３００は、ＬＰＭ信号の反転信号とＣＨＲＤＹｐ信号はＡＮＤ１に接続され、また、ＬＰＭ信号とＣＨＲＤＹｐ信号の反転信号はＡＮＤ２に接続されている。ＡＮＤ１の出力はラッチ回路のＮＯＲ１に接続され、ＡＮＤ２の出力はＮＯＲ２に接続されている。ＮＯＲ２の出力の反転信号と外部電源電圧検知回路８の出力信号がＡＮＤ３に接続されている。このＡＮＤ３の出力がＬＰＭリセット信号となり、パワーオンシーケンス制御回路６や各内部電位発生回路へと入力される。
【００５２】
次にこのＬＰＭリセット回路３００の動作を電源投入時における動作と待機モード(ＬＰＭ)の設定を指定する信号を入力した時における動作とにわけて説明する。なお、この実施形態では待機モード（ＬＰＭ）の解除を指定する指定する信号のレベルをＨレベル、待機モード(ＬＰＭ)の設定を指定する信号のレベルをＬレベルとする。
【００５３】
電源投入時は、外部電源が投入されると外部電源電圧検知回路８が起動し、外部電圧がある一定の電圧レベルを超えると外部電源電圧検知回路８は外部電圧と同レベルの信号を検知出力する。このときＬＰＭ信号はＨレベルで固定されている。外部電源電圧検知回路８が外部電圧を検知、すなわちＨレベルとなると、その出力はＬＰＭリセット回路３００のＡＮＤ３に入力する。ここで、ＬＰＭリセット回路３００は電源投入時、メモリマクロがＣＨＲＤＹｐ信号はＬレベル、またＬＰＭ信号はＨレベルであるため、ＡＮＤ１はＬレベルを出力し、ＡＮＤ２はＨレベルを出力する。よって、ＮＯＲ１、ＮＯＲ２で構成されるラッチ回路の出力を反転させた信号ノード３１３はＨレベルとなり、ＡＮＤ３の一方に入力される。したがって、ＡＮＤ３へはともにＨレベルが入力されるため、ＡＮＤ３はＨレベルが出力し、ＬＰＭリセット信号は解除を指定する信号をパワーオンシーケンス制御回路６および各内部電位発生回路へ入力される。
【００５４】
次に待機モード（ＬＰＭ）の設定を指定するときの動作について説明する。待機モード(ＬＰＭ)を設定する場合、メモリマクロ３は動作可能状態であるので外部電源電圧検知回路８はＨレベル、さらにＣＨＲＤＹｐ信号もＨレベルとなっている。ＬＰＭ信号によりＬレベルが入力されると、ＡＮＤ１の出力はＨレベルを出力し、ＡＮＤ２はＬレベルを出力する。よってＮＯＲ１、ＮＯＲ２で構成されるラッチ回路の出力を反転させた信号ノード３１３はＬレベルとなり、ＡＮＤ３の一方に入力される。したがって、ＡＮＤ３はＬレベルを出力し、ＬＰＭリセット信号は待機モード（ＬＰＭ）の設定を指定する信号、すなわちＬレベルをパワーオンシーケンス制御回路６および各内部電位発生回路へ入力され、各内部電位発生回路の電流貫通経路を遮断する。
【００５５】
なお、待機モード（ＬＰＭ）の設定中においてＬＰＭ信号がチャタリングやノイズ等の影響によってＨレベルとなった場合でも、内部電位の状態が安定するまでの間は影響をうけることがない。
【００５６】
[第３の実施形態]次に本発明の第３の実施形態のメモリ混載ロジックＬＳＩのブロック図を図４に示す。
【００５７】
第３の実施形態は図３に示す第２の実施形態のＬＰＭリセット回路３００を図４のようにＬＰＭリセット回路４００に置き換えた実施形態であり、その他の回路は同じであるので説明を省略する。また、ＬＰＭリセット回路４００のＡＮＤ１、ＡＮＤ２、ＩＮＶ１乃至ＩＮＶ３およびＮＯＲ１、ＮＯＲ２からなるラッチ回路の接続は第２の実施形態のＬＰＭリセット回路３００と同じなので説明を省略する。
【００５８】
ＮＡ１とＮＡ２はラッチ回路を構成しており、ＮＡ１にはＬＰＭ信号はＩＮＶ４を介して接続され、また、ＮＡ２には外部電源電圧検知回路８の出力が接続されている。ＮＡ２の出力はＩＮＶ５を介してＡＮＤ３に接続され、ＡＮＤ３のもう一方の入力端子はＮＯＲ１、ＮＯＲ２からなるラッチ回路の出力がＩＮＶ３を介して接続される。このＡＮＤ３の出力がＬＰＭリセット信号となりパワーオンシーケンス制御回路６および各内部電位発生回路に入力される。
【００５９】
次にこのＬＰＭリセット回路４００の動作を電源投入時における動作について説明する。電源投入時、ＬＰＭ信号がＨレベルであるなら、ＮＯＲ１、ＮＯＲ２からなるラッチ回路の出力を反転させた信号ノード４１３は第２の実施形態と同様にＨレベルとなりＡＮＤ３に入力される。また、ＮＡ１、ＮＡ２からなるラッチ回路の出力はＬレベルに固定され、この信号がＩＮＶ５によって反転しＨレベルとなってＡＮＤ３のもう一方の入力端子に入力される。したがって、ＡＮＤ３の出力はＨレベルが出力し、ＬＰＭリセット信号は解除を指定する信号をパワーオンシーケンス制御回路６および各内部電位発生回路へ入力されて第２の実施形態と同様の動作を行う。
【００６０】
一方、電源投入時、ＬＰＭ信号がＬレベルに固定されているなら、外部電源電圧検知回路８はある一定の電圧レベルを超えるまではＬレベルであるのでＮＡ１、ＮＡ２から構成されるラッチ回路はＨレベルが出力される。この信号がＩＮＶ５で反転しＬレベルとなってＡＮＤ３に入力されるので、ＡＮＤ３の出力はＬレベルとなり待機モ−ド（ＬＰＭ）を指定する信号をパワーオンシーケンス制御回路６および各内部電位発生回路に入力される。なお、その後外部電源がある一定のレベルを超えて外部電源電圧検知回路８がＨレベルを出力してもＮＡ１、ＮＡ２からなるラッチ回路の出力はＨレベルを維持するので、待機モード（ＬＰＭ）が解除されることはない。よって、この場合ＬＰＭ信号をＨレベルとしなければ待機モード（ＬＰＭ）を解除することができない。
【００６１】
したがって、第３の実施形態では電源投入時においてもＬＰＭ信号でメモリマクロ３の待機モード（ＬＰＭ）の制御を可能とすることができる。
【００６２】
なお、実施形態１乃至３におけるＬＰＭ設定信号若しくはＬＰＭ解除信号はロジック回路２において生成してもよく、また、メモリ混載ロジックＬＳＩ１の外部から直接メモリマクロに入力しても本発明の実施は可能である。したがって、ＬＰＭ設定入力端５は、メモリ混載ロジックＬＳＩ１の内部にあってもよく、また外部端子とすることもできる。
【００６３】
【発明の効果】
以上詳述したように本発明は、メモリマクロの待機モード（ＬＰＭ）を設定することによって，待機時の消費電流を大幅に削減することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図２】 本発明の第１の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図３】 本発明の第２の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図４】 本発明の第３の実施形態のメモリ混載ロジックＬＳＩを示すブロック図である。
【図５】 従来発明のメモリ混載ロジックＬＳＩを示すブロック図である。
【符号の説明】
１…メモリ混載ロジックＬＳＩ、２…ロジック回路、３…メモリマクロ、４…内部電位発生回路群、５…ＬＰＭ設定入力端、６…パワーオンシーケンス制御回路、７…セレクタ、８…外部電源電圧検知回路、１１…基準電位発生回路、２１…ワード線駆動系昇圧回路、３１…内部降圧電位発生回路、４１…ビット線プリチャージ電位用中間電位発生回路、５１…セルプレート電位用中間電位発生回路、６１…基板電位発生回路、１２，２２，３２，４２，５２，６２…電流貫通経路遮断回路、１３，２３，３３，４３，５３，６３…ＬＰＭ時出力電位設定回路、３００，４００…ＬＰＭリセット回路
Claims (2)
- メモリ内部に用いられる電位を発生させる複数の内部電位発生回路と、
前記複数の内部電位発生回路毎に設けられ、第１の電源と第２の電源とに接続され、待機モードリセット信号に応じて前記複数の内部電位発生回路への電流貫通経路を遮断もしくは導通制御する電流貫通経路遮断回路と、
前記複数の内部電位発生回路の各々に接続され、前記待機モードリセット信号に応じてパワーオンシーケンス制御を実行するパワーオンシーケンス制御回路と、
外部電源を検知して検知信号を出力する外部電源電圧検知回路と、
前記外部電源電圧検知回路と前記パワーオンシーケンス制御回路と前記複数の内部電位発生回路とに接続された待機モードリセット回路と、
前記待機モードリセット回路に接続され、外部から待機モード設定信号を入力する入力端とを具備し、
前記パワーオンシーケンス制御回路は、さらに前記複数の内部電位発生回路の各々から出力される電位すべてが、前記メモリが動作可能な電位に達したことを示すＣＨＲＤＹｐ信号を出力し、
前記待機モードリセット回路は、前記検知信号、前記待機モード設定信号、および前記ＣＨＲＤＹｐ信号を用いて前記待機モードリセット信号を生成することを特徴とする半導体集積回路。 - 前記待機モードリセット回路は、前記外部電源が投入され所定のレベルを超えた以降においても、前記待機モード設定信号に応じてのみ前記待機モードリセット信号のレベルが変化することを特徴とする請求項１記載の半導体集積回路。
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