<主要構成>
図1はこの発明の実施の形態である半導体記憶装置の内部降圧電源電位周辺部分の構成を示すブロック図である。同図に示すように、電源電圧降圧回路としてスタンバイ降圧回路1及びアクティブ降圧回路2が設けられる。
スタンバイ降圧回路1は基準電圧発生回路11より定電流源制御信号VNCONSTにより活性/非活性が制御され、基準電圧VREFに基づき設定される内部降圧電源電位VDDを発生する。
アクティブ降圧回路2は、プリセット信号PRESET、パワーアップ信号PUP_ACT及び活性化信号VACTを受け、活性化信号VACTにより活性/非活性が制御され、基準電圧VREFに基づき設定される内部降圧電源電位VDDを発生する。
基準電圧発生回路11は定電流源制御信号VNCONST及び基準電圧VREFを出力する。
昇圧電源回路4は基準電圧VREFに基づき設定される昇圧電位VPPを発生するとともに、発振起動信号RENをカウンタリセット回路5に出力する。
カウンタリセット回路5は発振起動信号RENの“H”立ち上がり回数(活性状態遷移回数)をカウントし、カウント数が所定回数に達するまでは活性状態(“L”)のカウント信号バーCOUNTを出力し、所定回数に達すると非活性状態(“H”)のカウント信号バーCOUNTを出力する。
パワーオンリセット信号発生回路6は基準電圧VREF、内部降圧電源電位VDD及びメモリセルプレート電源電位VCPを受け、電源投入後の所定期間のみ活性状態(“L”)となるパワーオンリセット信号バーPORを出力する。
入力制御回路7は装置外部よりチップセレクト信号バーCS及び外部アドレス信号A<1:n>を受け、内部信号としてチップ選択信号バーCSW、内部アドレス信号ADD<1:n>を出力する。
アドレス遷移検出信号発生回路8は内部アドレス信号ADD<1:n>を受け、内部アドレス信号ADD<1:n>の変化検出時に活性状態(“H”)となるアドレス遷移検出信号ATDを出力する。
アクティブ降圧回路用制御回路3はカウント信号バーCOUNT、パワーオンリセット信号バーPOR、チップ選択信号バーCSW及びアドレス遷移検出信号を受け、これらの信号に基づき、活性化信号VACT、パワーアップ信号PUP_ACT及びプリセット信号PRESETをアクティブ降圧回路2に出力する。
<各部の構成>
(基準電圧発生回路11)
図2は図1で示した基準電圧発生回路11の内部構成を示す回路図である。同図に示すように、PMOSトランジスタQ1〜Q3はソースが(外部)電源exVddに接続され、ゲートが共通に接続される。さらに、PMOSトランジスタQ1のドレインは自身及びPMOSトランジスタQ2及びQ3のゲートに接続される。
ゲートが共通のNMOSトランジスタQ4及びQ5において、NMOSトランジスタQ4はドレインがPMOSトランジスタQ1のドレインに接続され、ソースが抵抗R1(基準抵抗値Rref)を介して設置される。一方、NMOSトランジスタQ5のドレインは自身のゲートとの間が短絡されるとともに、PMOSトランジスタQ2のドレインに接続され、ソースが接地される。
そして、PMOSトランジスタQ1〜Q3は同一トランジスタサイズで設けられ、NMOSトランジスタQ4とNMOSトランジスタQ5とはトランジスタサイズ比がA(A>1):1に設定される。
PMOSトランジスタQ3のドレインは、ドレイン・ゲート共有のPMOSトランジスタQ6のソースに接続され、PMOSトランジスタQ6はドレイン・ゲートが共通に接続されるともに、ドレインが接地される。
このような構成において、PMOSトランジスタQ1〜Q3はカレントミラーを構成するため、それぞれのドレイン電流は共通の定電流ioとなる。また、NMOSトランジスタQ4及びQ5のゲートが共通であるため、NMOSトランジスタQ4のソース電位は接地電位(GND)からΔV上昇し、サイズ比(A:1)の違いが相殺される。その結果、定電流ioの値がΔV/Rrefで決定する。
その結果、基準電圧VREFは、PMOSトランジスタQ6の閾値電圧をVth6、PMOSトランジスタQ6のチャネル抵抗をRC6とすると、(Vth6+io・RC6)で決定する。一方、定電流源制御信号VNCONST(NMOSトランジスタQ5のゲート電位)は、NMOSトランジスタQ5を流れる電流が(io/A)となるように設定される。
図3は外部より供給される電源(電位)exVddと、定電流源制御信号VNCONST及び基準電圧VREFとの関係を示すグラフである。同図に示すように、基準電圧VREFは電源電位exVddの増加と共に上昇し、電源電位exVddが2.6V程度の安定状態になった後しばらく経過すると、基準電圧VREFがほぼ一定値となる。一方、定電流源制御信号VNCONSTは電源電位exVddが1.3V程度以上になるとほぼ一定値となる。なお、図4中の「volt(lin)」及び「sec(lin)」の(lin)は線形を意味する。
(昇圧電源回路)
図4は図1で示した昇圧電源回路4の内部構成を示すブロック図である。同図に示すように、昇圧電源回路4は基準電圧発生回路11より基準電圧VREFを受ける。
昇圧電位検出回路12は基準電圧発生回路11より受ける基準電圧VREFと、昇圧チャージポンプ14より受ける昇圧電位VPPとを受け、両者の比較結果に基づき発振起動信号RENを出力する。
図5は図4で示した昇圧電位検出回路12の内部構成を示す回路図である。同図に示すように、ゲート及びドレインが共通のPMOSトランジスタQ7はソースに昇圧電位VPPを受け、ゲート及びドレインが共通のPMOSトランジスタQ8のソースはPMOSトランジスタQ7のドレインに接続され、ドレインが接地される。
そして、PMOSトランジスタQ7のドレインとPMOSトランジスタQ8のソースとの間のノードN1がコンパレータ21の反転入力に接続される。コンパレータ21は非反転入力に基準電圧VREFを受け、比較結果を発振起動信号RENとして発振回路13及び昇圧電源回路4の外部に出力する。ノードN1より得られる分圧電圧SIGは昇圧電位VPPを1/2に分圧した電圧であるため、コンパレータ21の出力である発振起動信号RENは、昇圧電位VPPが基準電圧VREFの2倍を上回った場合は“L”、昇圧電位VPPが基準電圧VREFの2倍を下回った場合に“H”となる。
図6は図4で示した昇圧電位検出回路12による発振起動信号RENの発生タイミングを示すタイミング図である。同図に示すように、昇圧電位VPPに基づき、昇圧電位VPPが所定レベル(基準電圧VREFの2倍レベル)以下の期間に“H”パルスとなる発振起動信号RENが間欠的に発生する。
図4に戻って、発振回路13は発振起動信号RENに基づき発振信号ROSCを発生する。図7は図4で示した発振回路13の内部構成を示す回路図である。同図に示すように、NANDゲートG1は一方入力に発振起動信号RENを受ける。直列に接続されるインバータG2〜G4の初段のインバータG2の入力がNANDゲートG1の出力に接続され、最終段のインバータG4の出力が発振信号ROSCとなる。そして、インバータG3の出力がNANDゲートG1の他方入力となる。
このような構成の発振回路13は発振起動信号RENが“H”の期間に発振状態となり、“H”,“L”が交互に発生する発振信号ROSCを発生し、発振起動信号RENが“L”の期間は非発振状態となり、“L”の発振信号ROSCを発生する。すなわち、発振起動信号RENは昇圧チャージポンプ14を活性/非活性を制御する信号として機能する。このように、昇圧電位検出回路12及び発振回路13はチャージポンプ活性化回路部として機能する。
図4に戻って、昇圧チャージポンプ14は発振信号ROSCに基づき、電源電位exVddを昇圧して得られる昇圧電位VPPを発生する。
図8は図4で示した昇圧チャージポンプ14の内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路22は発振信号ROSCを受け、発振信号ROSCが発振している際、インバータG11〜G13にそれぞれ駆動信号D1〜D3を出力する。
インバータG11の出力はキャパシタC1の一方電極C1Eに接続され、キャパシタC1の他方電極C1BはNMOSトランジスタQ10のソース及びNMOSトランジスタQ11及びQ12のゲートに接続される。
NMOSトランジスタQ10はドレイン及びゲートが共通に電源exVddに接続され、NMOSトランジスタQ11及びQ12のドレインは共に電源exVddに接続される。
インバータG12の出力はキャパシタC2の一方電極C2Eに接続され、キャパシタC2の他方電極C2BはNMOSトランジスタQ12のソース及びNMOSトランジスタQ13のゲートに共通接続される。
インバータG13の出力はキャパシタC3の一方電極C3Eに接続され、キャパシタC3の他方電極C3BはNMOSトランジスタQ11のソース及びNMOSトランジスタQ13のドレインに共通接続される。
図9は図8で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ROSCに基づきチャージポンプ駆動信号発生回路22より生成される駆動信号D1〜D3(図9には図示せず)によってキャパシタC1〜C3の一方電極C1E〜C3Eの電位を設定し、キャパシタC1〜C3の容量結合を利用してそれぞれの他方電極C1B〜C3Bを変化させることにより、電源exVdd(図9の例では3.0V程度を想定)が昇圧された昇圧電位VPP(4.5V程度)を発生させている。
このように、基準電圧発生回路11、昇圧電位検出回路12、発振回路13及び昇圧チャージポンプ14によって構成される昇圧電源回路4は、間欠的に“H”パルスを発生する発振起動信号RENとともに、昇圧電位VPPを発生する。
この昇圧電位VPPは外部より供給される電源(電位)Vddを高レベル方向(所定方向)にレベルシフトさせて得られる第1の内部電位であり、このような昇圧チャージポンプ14を有する昇圧電源回路4は昇圧電位exVPPを第1の内部電位として発生する内部電位発生回路として機能することができる。
(カウンタリセット回路)
図10は図1で示したカウンタリセット回路5の内部構成を示すブロック図である。同図に示すように、計数信号発生回路30はパワーオンリセット信号バーPOR及びカウント信号バーCOUNTにより活性/非活性が制御され、活性状態時に発振起動信号RENに基づく計数信号Lと計数確定信号T(ストローブ信号STRB)を出力する。
計数回路31はパワーオンリセット信号バーPORにより活性/非活性が制御され、計数信号Lを入力信号X1として受け、出力信号X2を次段の計数回路32に出力するとともに、出力信号X2に基づき、“H”(第1レベル)あるいは“L”(第2レベル)の選択信号SEL<1>をデコード回路15に出力する。
計数回路32はパワーオンリセット信号バーPORにより活性/非活性が制御され、計数回路31の出力信号X2を自身の入力信号X1として受け、自身の出力信号X2に基づく選択信号SEL<2>をデコード回路15に出力する。
図11は図10で示した計数信号発生回路30の内部構成を示す回路図である。同図に示すように、NANDゲートG61は一方入力に発振起動信号RENを受け、他方入力にパワーオンリセット信号バーPORを受ける。NANDゲートG62は一方入力にパワーオンリセット信号バーPORを受け、他方入力にカウント信号バーCOUNTを受ける。インバータG63はNANDゲートG62の出力信号(反転出力信号バーX3)を反転して出力信号X3を得る。
スイッチドインバータG64は出力信号X3を第1制御入力、反転出力信号バーX3を第2制御入力として受ける。図12はスイッチドインバータG64で代表されるスイッチドインバータの内部構成を示す回路図である。
同図に示すように、電源exVdd,接地レベル間にPMOSトランジスタQ64,Q65,NMOSトランジスタQ66,Q67が直列に接続され、PMOSトランジスタQ64はゲートに入力信号Aを受け、PMOSトランジスタQ65はゲート(第1制御入力)に出力信号X3を受け、NMOSトランジスタQ66はゲート(第2制御入力)に反転出力信号バーX3を受け、NMOSトランジスタQ67はゲートに入力信号Aを受ける。そして、PMOSトランジスタQ65,NMOSトランジスタQ66のドレイン間より得られる信号が出力信号Bとなる。
このような構成において、スイッチドインバータG64は第1制御入力となる出力信号X3が“L”(第2制御入力となる反転出力信号バーX3が“H”)のとき、活性状態となり信号反転動作を行い、入力信号Aの反転値を出力信号Bとして出力する。
図11に戻って、インバータG65,スイッチドインバータG66よりループが構成され、インバータG65の入力(スイッチドインバータG66の出力)がスイッチドインバータG64の出力に接続される。スイッチドインバータG66は第1制御入力に反転出力信号バーX3を受け、第2制御入力に出力信号X3を受ける。
インバータG65の出力が、直列に接続された4段のインバータG6〜G9の初段のインバータG6の入力に接続されるとともに、1段のインバータG10の入力に接続される。
NANDゲートG16は一方入力にインバータG9の出力を受け、他方入力にインバータG65の出力を受ける。NANDゲートG17は一方入力にインバータG8の出力を受け、他方入力にインバータG10の出力を受ける。そして、NANDゲートG16の出力がインバータG18を介して計数信号Lとして出力され、NANDゲートG17の出力がインバータG19を介して計数確定信号Tとして出力される。
このような構成において、計数信号発生回路30はパワーオンリセット信号バーPOR及びカウント信号バーCOUNTが共に“H”のときは、出力信号X3は“H”となり、スイッチドインバータG64が非活性状態、スイッチドインバータG66が活性状態となるため、回路としては非活性状態となり、インバータG65,G66にラッチされたデータに基づき計数信号L及び計数確定信号Tは固定値となる。
一方、計数信号発生回路30はパワーオンリセット信号バーPOR及びカウント信号バーCOUNTのうち少なくとも一方が“L”のときは、出力信号X3は“L”となり、スイッチドインバータG64が活性状態、スイッチドインバータG66が非活性状態となるため、回路としては活性状態となる。その結果、計数信号発生回路30は、発振起動信号RENの“H”“L”変化に伴い、“H”“L”が変化する計数信号L及び計数確定信号T(計数信号Lと計数確定信号Tとは信号値が反対の関係)が出力される。但し、計数信号Lと計数確定信号Tとの間には“H”“L”変化に時間差が生じる。
図13は図10で示した計数回路31(32)の内部構成を示す回路図である。同図において、図10で示したように、計数回路31は自身の入力を入力信号X1で示し、自身の出力を出力信号X2としている。
なお、入力信号反転信号バーX1は入力信号X1を(図示しない)インバータ等で反転させて得られる信号を意味する。パワーオンリセット信号PORはパワーオンリセット信号バーPORを(図示しない)インバータ等で反転させて得られる信号を意味する。
インバータG22及びスイッチドインバータG23によりループを構成し、インバータG22の入力にスイッチドインバータG21が設けられる。インバータG22の出力はスイッチドインバータG24を介してインバータG25の入力に接続される。
インバータG25はスイッチドインバータG26とループを構成し、インバータG25の出力がインバータG27及びG28を介して出力信号X2として出力される。また、インバータG27の出力がスイッチドインバータG21を介してインバータG22の入力に接続される。
スイッチドインバータG23,G24は第1制御入力となる入力信号X1が“L”(第2制御入力となる入力反転信号バーX1が“H”)のとき動作状態となり、スイッチドインバータG21,G26は第2制御入力である入力信号X1が“H”(第1制御入力となる入力反転信号バーX1が“L”)のとき動作状態となる。
スイッチドインバータG67は出力信号X2を入力し、インバータG68の入力はスイッチドインバータG67の出力に接続され、インバータG68はスイッチドインバータG69とループを構成する。
NANDゲートG70は一方入力に出力信号X2を受け、他方入力がインバータG68の出力に接続される。NANDゲートG71は一方入力に出力信号X2を受け、他方入力がNANDゲートG70の出力に接続される。NANDゲートG72は一方入力がNANDゲートG70の出力に接続され、他方入力がインバータG68の出力に接続される。NANDゲートG73は一方入力がNANDゲートG71の出力に接続され、他方入力がNANDゲートG72の出力に接続される。このNANDゲートG73の出力が選択信号SEL<1>(SEL<2>)となる。
スイッチドインバータG67は第1制御入力となるパワーオンリセット信号バーPORが“L”(第2制御入力となるパワーオンリセット信号PORが“H”)のとき動作状態となり、スイッチドインバータG69は第2制御入力であるパワーオンリセット信号バーPORが“H”(第1制御入力となるパワーオンリセット信号PORが“L”)のとき動作状態となる。
このような構成において、計数回路31はパワーオンリセット信号バーPORが“L”のときは非活性状態となり、出力信号X2の値に関係なく、選択信号SEL<1>として固定値“L”を出力する。
計数回路31は、パワーオンリセット信号バーPORが“H”になると活性状態となり、入力信号X1の“H”立ち上がりをトリガとして、出力信号X2が信号レベルが“L”,“H”間で変化する。すなわち、入力信号X1の“L”及び“H”により規定される1周期毎に、出力信号X2が“L”“H”変化(“L”立ち下がり、あるいは“H”立ち上がり)が1回発生することになる。
デコード回路15はストローブ信号STRB及び選択信号SEL<1:2>に基づきカウント信号バーCOUNTを出力する。
図14は図10で示したデコード回路15の内部構成を示す回路図である。同図に示すように、ORゲートG31は一方入力に選択信号SEL<1>、他方入力に選択信号SEL<2>を受け、インバータG33はストローブ信号STRBを受ける。ANDゲートG34は一方入力にORゲートG31の出力反転信号を受け、他方入力にインバータG33の出力反転信号を受ける。そして、ANDゲートG34の出力がカウント信号バーCOUNTとなる。
図15は図10で示したカウンタリセット回路5の動作を示すタイミング図である。同図に示すように、パワーオンリセット信号バーPORが“L”の期間は、計数信号発生回路30は非活性状態であるためカウント動作は行わない。すなわち、計数信号Lは“H”に、計数確定信号Tは“L”に固定され、計数回路31,32の選択信号SEL<1>は“L”に固定される。
時刻t1にいてパワーオンリセット信号バーPORが“H”に立ち上がることにより、パワーオンリセット信号バーPORによるリセット期間RT1は終了する。このとき、計数信号発生回路30は活性状態となるため、発振起動信号RENの“H”,“L”変化に応じて計数信号L及び計数確定信号Tが変化し、計数信号Lの“L”立ち下がりをトリガとして選択信号SEL<1>が“L”,“H”間で信号変化し、計数回路31の出力信号X2(選択信号SEL<1>)の“L”立ち下がりをトリガとして選択信号SEL<2>が“L”,“H”間で信号変化する。
そして、時刻t2に計数確定信号T(ストローブ信号STRB)に“H”の立ち上がり時に、選択信号SEL<1:2>が共に“L”であることがデコード回路15で検知されるため、カウント信号バーCOUNTが“H”に立ち上がる。このとき、時刻t1〜時刻t2間のカウンタリセット回路5による追加リセット期間RT2が終了する。
このように、デコード回路15は、動作時における初期状態としてリセット状態を指示する活性状態(“L”)のカウント信号バーCOUNTを出力し、活性状態時に発振起動信号RENの“H”立ち上がり(活性状態遷移)を4回検出すると、選択信号SEL<1>及び選択信号SEL<2>が共に“L”となり、この状態でストローブ信号STRBが“H”になった段階で、はじめてカウント信号バーCOUNTをリセット期間終了を指示する“H”(非活性状態)に立ち上げる。このカウント信号バーCOUNTはリセット期間設定用信号として機能する。
(パワーオンリセット信号発生回路)
図16は図1で示したパワーオンリセット信号発生回路6の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ21,Q22のソースが共通に電源exVddに接続され、PMOSトランジスタQ21のドレインが自身のゲート及びNMOSトランジスタQ25のドレインに接続され、PMOSトランジスタQ22のドレインはNMOSトランジスタQ27のドレイン及びPMOSトランジスタQ23及びNMOSトランジスタQ24のゲートに接続される。
NMOSトランジスタQ25のゲートは電源exVddに接続され、ソースはNMOSトランジスタQ26のドレインに接続される。NMOSトランジスタQ26のゲートに基準電圧VREFを受け、ソースに内部降圧電源電位VDDを受ける。
NMOSトランジスタQ27はゲートに内部降圧電源電位VDDを受け、ソースがNMOSトランジスタQ28のドレインに接続され、NMOSトランジスタQ28はゲートにメモリセルプレート電源電位VCPを受け、ソースが接地される。
PMOSトランジスタQ23及びNMOSトランジスタQ24によりCMOS構成のインバータを構成する。すなわち、PMOSトランジスタQ23のソースは電源exVddに接続され、NMOSトランジスタQ24のソースは接地され、PMOSトランジスタQ23のドレイン、NMOSトランジスタQ24のドレイン間のノードN2より得られる信号がパワーオンリセット信号バーPORとなる。
なお、メモリセルプレート電源電位VCPは内部降圧電源電位VDDの1/2の電位であり、図16において示したNMOSトランジスタQ24〜Q28の閾値電圧をnVthとする。また、PMOSトランジスタQ21,Q22のトランジスタサイズはNMOSトランジスタQ27,Q28のトランジスタサイズに比べて十分大きなサイズで形成される。
このような構成において、パワーオンリセット信号発生回路6は、「(VREF−VDD)>nVth」(第1条件)あるいは「VCP<nVth」(第2条件)のときリセット状態を指示する“L”のパワーオンリセット信号バーPORを出力する。
上記第1条件を満足する場合、NMOSトランジスタQ26がオン状態となり、トランジスタサイズが比較的大きいPMOSトランジスタQ21,Q22より構成されるカレントミラー回路による電源供給されるため、PMOSトランジスタQ23,NMOSトランジスタQ24より構成されるCMOSインバータの入力であるノードN20電位は“H”となる。仮に、NMOSトランジスタQ27,Q28が共にオン状態である場合でも、PMOSトランジスタQ22とNMOSトランジスタQ27,Q28とのトランジスタサイズの違いによって、ノードN20の電位は“H”となる。したがって、パワーオンリセット信号バーPORは“L”となる。
上記第2条件を満足する場合、NMOSトランジスタQ28はオフ状態となる。この場合、NMOSトランジスタQ26がオフで上記カレントミラー回路による電源供給が行われていなくとも、PMOSトランジスタQ22を流れるリーク電流によってノードN20は“H”に充電される。したがって、パワーオンリセット信号バーPORは“L”となる。
図17は図16で示したパワーオンリセット信号発生回路6の動作説明用のタイミング図である。同図に示すように、外部電源電圧である電源exVddの立ち上がり時及び安定状態となる時刻t1に至るまでは、上記第1条件及び第2条件の少なくとも一つは満足するため、パワーオンリセット信号バーPORは“L”信号を維持する。そして、時刻t1以降は、上記第1条件及び第2条件共に満足しなくなるため、パワーオンリセット信号バーPORは“H”に立ち上がる。
(アクティブ降圧回路用制御回路)
図18は図1で示したアクティブ降圧回路用制御回路3の内部構成を示す回路図である。同図に示すように、インバータG41はパワーオンリセット信号バーPORを受け、出力信号としてパワーアップ信号PUP_ACTを出力する。
インバータG43はチップ選択信号バーCSWを受ける。NORゲートG44は一方入力にインバータG43の出力を受け、他方入力にアドレス遷移検出信号ATDを受ける。3入力のORゲートG42は、第1入力にパワーオンリセット信号バーPORの反転信号、第2入力にカウント信号バーCOUNTの反転信号、第3入力にNORゲートG44の出力反転信号を受ける。このORゲートG42の出力信号が活性化信号VACTとなる。
インバータG45の入力はORゲートG42の出力に接続され、インバータG46の入力はインバータG45の出力に接続される。
遅延機能付きインバータ35はPMOSトランジスタQ31、NMOSトランジスタQ32、抵抗R11及びキャパシタC21から構成される。PMOSトランジスタQ31,抵抗R11及びNMOSトランジスタQ32は電源,接地間に直列に接続され、入力部となるPMOSトランジスタQ31及びNMOSトランジスタQ32のゲートがインバータG46の出力に接続される。また、PMOSトランジスタQ31のドレイン,接地間にキャパシタC21が設けられる。
このような構成の遅延機能付きインバータ35はインバータG46の出力信号を抵抗R11及びキャパシタC21のRC時定数で決定される遅延時間遅延させた後、PMOSトランジスタQ31のドレインであるノードN3より得られる出力信号として、インバータG46の出力信号の反転値を出力する。
NORゲートG47は一方入力がインバータG45の出力に接続され、他方入力が遅延機能付きインバータ35の出力(ノードN3)に接続される。ANDゲートG48は一方入力にインバータG45の出力反転信号を受け、他方入力にNORゲートG47の反転信号を受ける。このANDゲートG48の出力信号がプリセット信号PRESETとなる。
このような構成において、パワーオンリセット信号バーPOR、カウント信号バーCOUNT、チップ選択信号バーCSW及びアドレス遷移検出信号ATDのうち、少なくとも一つが活性状態(パワーオンリセット信号バーPOR、カウント信号バーCOUNT及びチップ選択信号バーCSWの場合は“L”状態、アドレス遷移検出信号ATDの場合は“H”状態)のとき、活性化信号VACTは活性状態(“H”)となる。
一方、プリセット信号PRESETは通常は“L”であり、活性化信号VACTの“L”から“H”への遷移をトリガとして、遅延機能付きインバータ35の遅延時間分、“H”となるショートパルスを発生する。
また、パワーアップ信号PUP_ACTは、パワーオンリセット信号バーPORが“L”のとき、活性状態(“H”)となる。
(スタンバイ降圧回路)
図19は図1で示したスタンバイ降圧回路1の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ41及びQ42はソースが共通に電源exVddに接続され、PMOSトランジスタQ42のゲート,ドレイン間は共通に接続される。
一方、ゲート電極に基準電圧VREF及び分圧信号VFBSを受け、ソースがノードN4で共通接続されるNMOSトランジスタQ43及びQ44は互いに差動対を構成し、NMOSトランジスタQ43のドレインはPMOSトランジスタQ41のドレインに接続され、NMOSトランジスタQ44のドレインはPMOSトランジスタQ42のドレインに接続される。また、ノードN4,接地間にNMOSトランジスタQ45が介挿され、NMOSトランジスタQ45のゲートに定電流源制御信号VNCONSTを受ける。
一方、電源exVdd,接地間に、PMOSトランジスタQ46、抵抗R12及び抵抗R13が直列に接続される。PMOSトランジスタQ46のゲートはNMOSトランジスタQ43のドレインに接続され、抵抗R12,R13間のノードN5より得られる信号が分圧信号VFBSとなる。そして、PMOSトランジスタQ46のドレイン,抵抗R12間のノードN6より得られる電圧が内部降圧電源電位VDD(第2の内部電位)となる。
このような構成のスタンバイ降圧回路1は、定電流源制御信号VNCONSTが“H”のとき活性状態となり、内部降圧電源電位VDDは電源exVddが降圧された所望の設定電位に設定される。すなわち、基準電圧VREFと分圧信号VFBSとが一致するレベルになるようにPMOSトランジスタQ46のゲート電位が制御される。このように、スタンバイ降圧回路1は第2の内部電位発生回路(その1)として機能する。
(アクティブ降圧回路)
図20は図1で示したアクティブ降圧回路2の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ51及びQ52はソースが共通に電源exVddに接続され、PMOSトランジスタQ52のゲート,ドレイン間は共通に接続される。また、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ53及びQ54はソースが共通に電源exVddに接続され、PMOSトランジスタQ53のゲート,ドレイン間は共通に接続される。
一方、ゲート電極に基準電圧VREF及び分圧信号VFBSを受け、ソースがノードN7で共通接続されるNMOSトランジスタQ55及びQ56は互いに差動対を構成し、NMOSトランジスタQ55のドレインはPMOSトランジスタQ52のドレインに接続され、NMOSトランジスタQ56のドレインはPMOSトランジスタQ53のドレインに接続される。また、ノードN7,接地間にNMOSトランジスタQ61〜Q63が並列に介挿され、NMOSトランジスタQ61はゲートにプリセット信号PRESETを受け、NMOSトランジスタQ62はゲートにパワーアップ信号PUP_ACTを受け、NMOSトランジスタQ63はゲートに活性化信号VACTを受ける。
さらに、ゲートを共有しカレントミラーを構成するNMOSトランジスタQ57及びQ58はソースが共通に接地され、NMOSトランジスタQ57のゲート,ドレイン間は共通に接続される。そして、NMOSトランジスタQ57のドレインがPMOSトランジスタQ51のドレインに接続され、NMOSトランジスタQ58のドレインがPMOSトランジスタQ54のドレインに接続される。
一方、電源exVdd,接地間に、PMOSトランジスタQ59、抵抗R14、抵抗R15及びNMOSトランジスタQ60が直列に接続される。PMOSトランジスタQ59のゲートはPMOSトランジスタQ54のドレインに接続され、抵抗R14,R15間のノードN8より得られる信号が分圧信号VFBAとなる。そして、PMOSトランジスタQ59のドレイン,抵抗R14間のノードN9より得られる電圧が内部降圧電源電位VDDとなる。なお、PMOSトランジスタQ59のトランジスタサイズは、図19で示したスタンバイ降圧回路1の内部降圧電源電位VDD供給用のPMOSトランジスタQ46のトランジスタサイズに比べ、十分大きく設定される。
このような構成のアクティブ降圧回路2は、活性化信号VACTが“H”のとき活性状態となり、内部降圧電源電位VDDは電源exVddが降圧された所定の設定電位に設定される。すなわち、基準電圧VREFと分圧信号VFBAとが一致するレベルになるようにPMOSトランジスタQ59のゲート電位が制御される。このように、アクティブ降圧回路2は、スタンバイ降圧回路1と共に第2の内部電位発生回路(その2)として機能する。
例えば、基準電圧VREFより分圧信号VFBAが低下すると、PMOSトランジスタQ53,Q54のゲート電位が上昇するため、PMOSトランジスタQ53,Q54より構成される第1のカレントミラー回路による電流は減少し、その結果、PMOSトランジスタQ54のドレイン電流が減少する。
一方、PMOSトランジスタQ51,Q52のゲート電位は低下するため、PMOSトランジスタQ51,Q52より構成される第2のカレントミラー回路による電流は増加し、NMOSトランジスタQ57,Q58より構成される第2のカレントミラー回路によってNMOSトランジスタQ58のドレイン電流は上昇する。
その結果、PMOSトランジスタQ59のゲート電位は低下するため、PMOSトランジスタQ59はより強くオン状態となるため、内部降圧電源電位VDDは上昇し、分圧信号VFBAも上昇し、基準電圧VREFに近づく方向に制御される。このように、基準電圧VREFと分圧信号VFBAとが一致するレベルになるようにPMOSトランジスタQ59のゲート電位が制御されながら、内部降圧電源電位VDDが供給される。
なお、プリセット信号PRESET及びパワーアップ信号PUP_ACTは、ノードN7を流れる定電流量の増加させるため一時的に“H”となる。例えば、プリセット信号PRESETはチップ選択時等に一時的に“H”となり、パワーアップ信号PUP_ACTは電源投入直後等に一時的に“H”となる。
図21〜図23は本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。
これらの図に示すように、電源投入直後からパワーオンリセット信号バーPORは“L”に立ち下がる若しくはカウント信号バーCOUNT“L”となるため、活性化信号VACTが“H”となり、アクティブ降圧回路2は電源投入直後に速やかに活性化される。
そして、電源exVddが安定状態となった後の時刻t1(図21参照)において、メモリセルプレート電源電位VCPがNMOSトランジスタQ28(図16参照)の閾値電圧nVthを超えるため、パワーオンリセット信号バーPORが“H”(2.6V程度)に立ち上がる。
しかしながら、図23に示すように、時刻t1には発振起動信号RENの“H”パルスは発生しておらず、カウント信号バーCOUNTが“L”(0V)を維持する。したがって、活性化信号VACTは“H”を維持することによりアクティブ降圧回路2の活性化は維持される。
その後、発振起動信号RENの4回目の“H”パルス発生がカウンタリセット回路5によってカウントされると、カウント信号バーCOUNTが“H”に立ち上がる。その結果、電源投入直後のスタンバイ時にはチップ選択信号バーCSWは“H”、アドレス遷移検出信号ATDは“L”であるため、活性化信号VACTが“L”に立ち下がるため、アクティブ降圧回路2は非活性状態となる。
このように、本実施の形態では、電源投入直後に必ず発生する発振起動信号RENの“H”パルス数が4回カウントされるまでカウント信号バーCOUNTは“L”を維持する。したがって、発振起動信号RENを4回カウントするのに要する期間をアクティブ降圧回路2によって内部降圧電源電位VDDが所望の設定電位に確実に達する期間に設定することにより、電源投入後においてパワーオンリセット信号バーPORによるリセット期間RT1に関係なく、必ず内部降圧電源電位VDDを所望の設定電位に設定することができる。
カウント信号バーCOUNTが“L”を出力し続ける期間(“L”維持期間)は、発振起動信号RENの周期、つまり、昇圧電位VPPの電圧降下率と昇圧チャージポンプ14の電流変換効率(本効率が高いと発振起動信号RENの発生周期が長くなる傾向有り)とにより決定されるため、カウント信号バーCOUNTの“L”維持期間がバラつくことが予想される。
しかし、本実施の形態に適用した低消費電力の半導体記憶装置では、長期間に渡り半導体記憶装置の消費電流が抑えられていれば良いため、アクティブ降圧回路2の活性期間が長期化する場合を想定しても、せいぜい数μ秒〜数秒の範囲と考えられるため、実用上の大きな問題とならない。
また、特許文献1のように、パワーオンリセット信号バーPORに基づくリセット信号を長期間出力し続けるために、遅延回路を採用することが考えられるが、前述したように、パワーオンリセット信号バーPORはその発生において確実性に欠ける問題がある。
さらに加えて、長時間の遅延時間を設定するためには、比較的大きな遅延回路を形成する必要が生じる。例えば、抵抗Rと容量Cとによって遅延回路を構成する場合、その遅延時間は単純に抵抗値と容量値との積で与えられる。この場合、遅延時間を2倍に増やすために、抵抗値と容量値との積を2倍、つまり抵抗素子もしくは容量素子形成用に2倍の素子面積が必要となり、集積度を大きく損ねることになるという別の問題が生じてしまう。
一方、本実施の形態では、カウンタリセット回路5によって“L”維持期間を設定しているため、“L”維持期間を長期化する場合は、カウンタリセット回路5内の計数回数を増やすことにより、回路面積の大幅の増大なく実現できる。
例えば、図10で示した回路構成において、パワーオンリセット信号バーPORにより活性/非活性が制御され、計数回路32の出力信号X2を自身の入力信号X1とする計数回路33(破線で示す)を追加して、計数回路33より選択信号SEL<3>を出力するように変更し、デコード回路15がストローブ信号STRBが“H”、選択信号SEL<1:3>が全て“L”のときカウント信号バーCOUNTを“L”にするように変更することにより、簡単に2倍の“L”維持期間を設定することができる。
また、計数回路33及びデコード回路15は共に単純な論理ゲートにより形成できるため、上記変更による回路面積の増加は、抵抗素子や容量素子の面積増加に比べて無視可能なレベルであるため、何ら問題はない。
このように、本実施の形態では、抵抗素子や容量素子等に比べ小さな回路面積で実現可能なカウンタリセット回路5のカウント信号バーCOUNTによって、電源投入直後において、アクティブ降圧回路2による内部降圧電源電位VDDが所望の設定電位に達するに十分な期間、アクティブ降圧回路2を確実に活性状態にできるリセット期間を確保することができる。
すなわち、本実施の形態の半導体記憶装置は、カウンタリセット回路5を有することにより、電源投入後において最低限必要なリセット期間を確実に設定することができる。
前述したように、最悪のケースとして、パワーオンリセット信号発生回路6から“L”のパワーオンリセット信号バーPORが全く発生しないことも考えられる。この場合も、カウント信号バーCOUNTが“L”の期間中においてアクティブ降圧回路2を活性状態にすることができるため、前述したように、カウンタリセット回路5の“L”維持期間をアクティブ降圧回路2による内部降圧電源電位VDDが所望の設定電位に十分達成可能な期間に設定しておくことにより、確実に内部降圧電源電位VDDを所望の設定電位に設定することができる。
また、カウンタリセット回路5の追加のみによって実現できるため、別途、抵抗素子及び容量素子による遅延回路や定電流源を用いた遅延回路を設ける場合に比べて、消費電力の増加も低く抑えることができる。
<降圧電源回路系への適用>
上述した実施の形態では、昇圧電位VPPを発生する昇圧電源回路4から発振起動信号RENを出力する例を示したが、昇圧電源回路4に置き換えて降圧電位VBBを発生する降圧電源回路系を設ける構成も考えられる。すなわち、降圧電位VBBは外部より供給される接地電位を低レベル方向にレベルシフトさせて得られる内部電位であり、このような降圧電位VBBを内部電位として発生する内部電位発生回路部として機能する降圧電源回路系を昇圧電源回路4に置き換えることが可能である。
図24は昇圧電源回路4の昇圧電位検出回路12に対応する降圧電源回路系における降圧電位検出回路の内部構成を示す回路図である。
同図に示すように、降圧電位検出回路はPMOSトランジスタQ15,Q16、NMOSトランジスタQ17〜Q19及びコンパレータ23から構成される。ゲート共通のPMOSトランジスタQ15,Q16のソースは共に電源exVddに接続される。PMOSトランジスタQ15のドレインであるノードN21はNMOSトランジスタQ17のドレインに接続され、PMOSトランジスタQ16はゲート,ドレインは共通接続され、ドレインであるノードN22はNMOSトランジスタQ18のドレインに接続される。
NMOSトランジスタQ17及びQ18はゲートに共通のバイアス信号BIASBが付与され、NMOSトランジスタQ17のソースはゲート,ドレイン共通のNMOSトランジスタQ19のドレインに接続され、NMOSトランジスタQ19のソースに降圧電位VBBが設定される。一方、NMOSトランジスタQ18のソースは接地される。
そして、ノードN21がコンパレータ23の正入力にノードN22がコンパレータ23の負入力に接続され、コンパレータ23の出力が発振起動信号REN2となる。
このような構成において、バイアス信号BIASBとしてNMOSトランジスタQ17及びQ18がオンするレベルの電位(低消費電力で駆動する場合はNMOSトランジスタQ17及びQ18の閾値電圧より若干高めの電位)を付与すると、PMOSトランジスタQ15及びQ16はカレントミラー回路を構成するため、ノードN21及びN22には同一電流量が流れる。したがって、ノードN21は電源exVdd,降圧電位VBB間の所定電位に分圧されるためノードN21の電位は降圧電位VBBの変動に伴い変動し、一方、ノードN22は電源exVdd,接地電位間の所定の基準電位に設定される。
したがって、降圧電位VBBが十分降圧しノードN21の電位がノードN22の基準電位より低い場合は発振起動信号REN2は“L”となり、降圧電位VBBの降圧レベルが不十分でノードN21の電位がノードN22の基準電位より高い場合は発振起動信号REN2は“H”となる。その結果、発振起動信号REN2は、昇圧電位検出回路12の発振起動信号REN同様、間欠的に“H”パルスを発生する信号となる。
図25は降圧電位VBB発生用の降圧チャージポンプの内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路24は発振信号ROSCを受け、発振信号ROSCが発振している際、インバータG51〜G53にそれぞれ駆動信号D11〜D13を出力する。
インバータG51の出力はキャパシタC11の一方電極C11Eに接続され、キャパシタC11の他方電極C11BはPMOSトランジスタQ70のドレイン及びPMOSトランジスタQ71及びQ72のゲートに接続される。
PMOSトランジスタQ70はソース及びゲートが共通に接地電位に接続され、PMOSトランジスタQ71及びQ72のソースは接地電位に接続される。
インバータG52の出力はキャパシタC12の一方電極C12Eに接続され、キャパシタC12の他方電極C12BはPMOSトランジスタQ72のドレイン及びPMOSトランジスタQ73のゲートに共通接続される。
インバータG53の出力はキャパシタC13の一方電極C13Eに接続され、キャパシタC13の他方電極C13BはPMOSトランジスタQ71のドレイン及びPMOSトランジスタQ73のソースに共通接続される。
図26は図25で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ROSCに基づき生成される駆動信号D11〜D13(図26には図示せず)によってキャパシタC11〜C13の一方電極C11E〜C13Eの電位を設定し、キャパシタC11〜C13の容量結合を利用してそれぞれの他方電極C11B〜C13Bを変化させることにより、接地電位(0V)が降圧された降圧電位VBB(−1.2V程度)を発生させている。
このような降圧電位検出回路及び降圧チャージポンプを内部に有する降圧電源回路系を設けることにより、昇圧電源回路4と同様に、電源投入直後に間欠的に“H”パルスを発生する発振起動信号REN2を生成することができるため、昇圧電源回路4に置き換えて降圧電位VBBを発生する降圧電源回路系を設けても同様な効果を奏する。
なお、本実施の形態では、半導体記憶装置について記載したが、電源投入後において最低限必要なリセット期間を確実に設定することが要求される半導体装置全般において本発明が適用可能であることは勿論である。
1 スタンバイ降圧回路、2 アクティブ降圧回路、3 アクティブ降圧回路用制御回路、4 昇圧電源回路、5 カウンタリセット回路、6 パワーオンリセット信号発生回路、7 入力制御回路、8 アドレス遷移検出信号発生回路、11 基準電圧発生回路、12 昇圧電位検出回路、13 発振回路、14 昇圧チャージポンプ、15 デコード回路、30 計数信号発生回路、31〜33 計数回路。