JP2008187476A

JP2008187476A - パワーオンリセット回路

Info

Publication number: JP2008187476A
Application number: JP2007019657A
Authority: JP
Inventors: Shinji Oshima; 真治大島
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2007-01-30
Filing date: 2007-01-30
Publication date: 2008-08-14

Abstract

【課題】電源ラインに印加されたノイズによる誤動作を防止することのできるパワーオンリセット回路を提供する。
【解決手段】パワーオンリセット回路１は、ロジック用正電圧電源ＶＤＤと出力端子との間に接続されてＬＣＤパネル用正電圧電源ＶＧＧがゲート電極に接続されるＰＭＯＳトランジスタＰ１、出力端子と接地電位電源ＧＮＤとの間に接続されてＶＧＧがゲート電極に接続されるＮＭＯＳトランジスタＮ１、および出力端子とＧＮＤとの間に接続されるＮＭＯＳトランジスタＮ２を有するインバータ１１と、ＶＧＧが入力端子に接続され、出力端子がＮＭＯＳトランジスタＮ２のゲート電極へ接続される遅延回路１２と、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ３により形成され、インバータ１１の出力端子が入力端子に接続され、内部回路用リセット信号を生成するインバータ１３と、を備える。
【選択図】図１

Description

本発明は、パワーオンリセット回路に関する。

ＬＣＤ（液晶表示）パネルの走査線駆動回路を集積した半導体集積回路は、垂直シフトデータおよび垂直シフトクロックにもとづいて、ＬＣＤパネルの内部の複数の走査線をそれぞれ駆動する複数の駆動信号を生成する。このため、走査線駆動回路には、垂直シフトクロックに同期して垂直シフトデータを転送するシフトレジスタが設けられている。

このシフトレジスタは、低電圧の正電圧電源ＶＤＤと接地電位（基準電位）電源ＧＮＤで動作するが、ＬＣＤパネルは、高電圧の正電圧電源ＶＧＧと負電圧電源ＶＥＥで駆動されるため、走査線駆動回路を集積した半導体集積回路にはレベル変換回路も設けられる。

すなわち、走査線駆動回路を集積した半導体集積回路には、ロジック回路用電源としての正電圧電源ＶＤＤと基準電位電源ＧＮＤ、およびＬＣＤパネル用電源としての正電圧電源ＶＧＧと負電圧電源ＶＥＥが入力される。

この半導体集積回路へ電源を投入するときは、最初に、ロジック用正電圧電源ＶＤＤを投入し、その後、ＬＣＤパネル用正電圧電源ＶＧＧおよび負電圧電源ＶＥＥを投入する。

また、走査線駆動回路を集積した半導体集積回路には、電源投入時のシフトレジスタの初期値を固定させるためのリセット信号を発生するパワーオンリセット回路が設けられている。

従来、このパワーオンリセット回路として、上述の半導体集積回路への電源投入順序を利用した回路が提案されている（例えば、特許文献１参照。）。この従来のパワーオンリセット回路は、ロジック用正電圧電源ＶＤＤと基準電位電源ＧＮＤとの間に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるインバータを有し、このインバータへＬＣＤパネル用正電圧電源ＶＧＧを入力することにより、ロジック用正電圧電源ＶＤＤの立ち上りからＬＣＤパネル用正電圧電源ＶＧＧの立ち上がりまでの間、リセット信号を出力する。

このようなパワーオンリセット回路を設けることにより、走査線駆動回路のシフトレジスタは電源投入時にリセットされ、その初期状態の出力レベルが固定される。

ところが、近年のＬＣＤパネルの大画面化による走査線駆動回路の負荷の増大、また、半導体集積回路の微細化の進展による電源ラインの抵抗増加、などにより、半導体集積回路の電源ラインにノイズが増大し、その影響を受けて、従来のパワーオンリセット回路に誤動作が発生しやすくなったことが問題となっている。

この誤動作は、パワーオンリセット回路のインバータの入力であるＬＣＤパネル用正電圧電源ＶＧＧにノイズが印加され、インバータのしきい値よりもその電位が低下すると、インバータの出力が反転し、リセット信号が出力されることにより発生する。
特開２００６−２４１２２号公報（第４ページ、図１）

そこで、本発明の目的は、電源ラインに印加されたノイズによる誤動作を防止することのできるパワーオンリセット回路を提供することにある。

本発明の一態様によれば、第１の電源、第２の電源の順に投入される電源投入シーケンスを有する半導体集積回路に搭載されるパワーオンリセット回路であって、前記第１の電源と出力端子との間に接続されて前記第２の電源がゲート電極に接続される第１のＰＭＯＳトランジスタ、前記出力端子と前記接地電位電源との間に接続されて前記第２の電源がゲート電極に接続される第１のＮＭＯＳトランジスタ、および前記出力端子と前記接地電位電源との間に接続される第２のＮＭＯＳトランジスタを有する第１のインバータと、前記第２の電源が入力端子に接続され、出力端子が前記第２のＮＭＯＳトランジスタのゲート電極へ接続される遅延回路と、前記第１の電源と前記接地電位電源との間に直列に接続された第２のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタにより形成され、前記第１のインバータの前記出力端子が入力端子に接続され、内部回路用リセット信号を生成する第２のインバータと、を備え、前記第２のインバータのしきい値が、前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタが同時に導通したときの前記第１のインバータの前記出力端子の電位よりも高く設定されていることを特徴とするパワーオンリセット回路が提供される。

本発明によれば、電源ラインにノイズが印加されたときの半導体集積回路の誤動作を防止することができる。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の実施例に係るパワーオンリセット回路の構成の例を示す回路図である。

本実施例のパワーオンリセット回路１は、ＬＣＤパネルの走査線駆動回路を集積した半導体集積回路に設けられる。この走査線駆動回路を集積した半導体集積回路には、ロジック回路用電源としての正電圧電源ＶＤＤと接地電位電源ＧＮＤ、およびＬＣＤパネル用電源としての正電圧電源ＶＧＧと負電圧電源ＶＥＥ（図示せず）が入力されるものとする。また、この半導体集積回路へ電源が投入されるときは、先に、ロジック用正電圧電源ＶＤＤが投入され、その後、ＬＣＤパネル用負電圧電源ＶＥＥが投入されるものとする。

本実施例のパワーオンリセット回路１は、ロジック用正電圧電源ＶＤＤと出力端子との間に接続されてＬＣＤパネル用正電圧電源ＶＧＧがゲート電極に接続されるＰＭＯＳトランジスタＰ１、出力端子と接地電位電源ＧＮＤとの間に接続されてＬＣＤパネル用正電圧電源ＶＧＧがゲート電極に接続されるＮＭＯＳトランジスタＮ１、および出力端子と接地電位電源ＧＮＤとの間に接続されるＮＭＯＳトランジスタＮ２を有するインバータ１１と、ＬＣＤパネル用正電圧電源ＶＧＧが入力端子に接続され、出力端子がＮＭＯＳトランジスタＮ２のゲート電極へ接続される遅延回路１２と、ロジック用正電圧電源ＶＤＤと接地電位電源ＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ３により形成され、インバータ１１の出力端子が入力端子に接続され、内部回路用リセット信号を生成するインバータ１３と、を備える。ただし、ここでは、従来と信号極性を合わせるため、内部回路用リセット信号は、インバータ１３で生成された信号をインバータＩＶ３で反転して出力する。

遅延回路１２は、ＬＣＤパネル用正電圧電源ＶＧＧが入力されるインバータＩＶ１と、抵抗Ｒ１およびキャパシタＣ１で形成され、インバータＩＶ１の出力が入力されるＣＲ積分回路１２１と、ＣＲ積分回路１２１の出力が入力されるインバータＩＶ２を有する。インバータＩＶ２の出力が、遅延回路１２の出力として、ＮＭＯＳトランジスタＮ２のゲート電極へ接続される。

ノイズの印加によりＬＣＤパネル用正電圧電源ＶＧＧの電位が変動した場合、この遅延回路１２によりその変化が遅延されて、ＮＭＯＳトランジスタＮ２のゲートへ伝達される。

そのため、ＬＣＤパネル用正電圧電源ＶＧＧの電位が大きく低下して、インバータ１１のＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳトランジスタＮ１がオフしたときにも、ＮＭＯＳトランジスタＮ２のゲート電位は高電位のままで、ＮＭＯＳトランジスタＮ２がオン状態のままとなる。すなわち、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２がともにオン状態となり、インバータ１１の出力が中間電位となる。

そこで、この中間電位を低くするために、ＮＭＯＳトランジスタＮ２のオン抵抗が、ＰＭＯＳトランジスタＰ１のオン抵抗よりも小さくなるように、そのトランジスタ特性を設計する。

また、インバータ１１から出力された中間電位を高電位レベルと感知しないように、インバータ１３のしきい値をこの中間電位よりも高く設定する。インバータ１３のしきい値は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ３のトランジスタ寸法比を変更することにより調整できる。

また、遅延回路１２の遅延時間は、ＣＲ積分回路１２１のＣＲ時定数を変更することにより調整することができる。これにより、ＬＣＤパネル用正電圧電源ＶＧＧに印加されるノイズの、想定される時間幅に応じて、遅延回路１２の遅延時間の設定を行う。

次に、本実施例のパワーオンリセット回路１の動作について図２および図３を用いて説明する。

図２は、電源投入直後のパワーオンリセット回路１の動作の様子を示す波形図である。

まず、最初にロジック用正電圧電源ＶＤＤが投入され、その電位が上昇すると、遅延回路１２のインバータＩＶ１は、その入力のＬＣＤパネル用正電圧電源ＶＧＧの電位が未だＧＮＤレベルであるので、出力がＶＤＤレベルまで上昇する。

これにより、ＣＲ積分回路１２１のキャパシタＣ１は充電され、その出力端であるＡ点の電位はＣＲ時定数に従って上昇する。その電位が遅延回路１２のインバータＩＶ２のしきい値を超えると、インバータＩＶ２の出力はＧＮＤレベルへ低下する。その結果、インバータ１１のＮＭＯＳトランジスタＮ２は、オフする。

また、ロジック用正電圧電源ＶＤＤが投入され、その電位が上昇した後、ＬＣＤパネル用正電圧電源ＶＧＧの電位が未だＧＮＤレベルである期間は、インバータ１１のＰＭＯＳトランジスタＰ１がオンし、ＮＭＯＳトランジスタＮ１がオフしているので、インバータ１１の出力は、ＶＤＤレベルとなる。

したがって、インバータ１１の出力が入力されるインバータ１３の出力はＧＮＤレベルとなり、それを反転したインバータＩＶ３の出力、すなわち、内部回路用リセット信号はＶＤＤレベルとなる。

次に、ＬＣＤパネル用正電圧電源ＶＧＧが投入され、その電位がインバータＩＶ１のしきい値を超えると、インバータＩＶ１の出力は、ＧＮＤレベルへ変化する。

これにより、ＣＲ積分回路１２１のキャパシタＣ１は放電され、Ａ点の電位は、ＣＲ時定数に従って下降する。その電位が遅延回路１２のインバータＩＶ２のしきい値より下がると、インバータＩＶ２の出力はＶＤＤレベルへ上昇する。その結果、インバータ１１のＮＭＯＳトランジスタＮ２は、オンする。

また、ＬＣＤパネル用正電圧電源ＶＧＧが上昇すると、インバータ１１のＰＭＯＳトランジスタＰ１はオフし、ＮＭＯＳトランジスタＮ１はオンする。このＮＭＯＳトランジスタＮ１はオン状態への変化は、ＮＭＯＳトランジスタＮ２のオン状態への変化よりも早く起きる。したがって、ＮＭＯＳトランジスタＮ１がオン状態へ変化した時点で、インバータ１１の出力は、ＧＮＤレベルへ変化する。

この変化を受けて、インバータ１３の出力はＶＤＤレベルとなり、それを反転したインバータＩＶ３の出力である内部回路用リセット信号はＧＮＤレベルとなる。

このように、本実施例のパワーオンリセット回路１は、電源投入時には、従来回路と同様、ロジック用正電圧電源ＶＤＤが立ち上がってから、ＬＣＤパネル用正電圧電源ＶＧＧの電位が上昇するまでの間、ＶＤＤレベルとなる、内部回路用リセット信号を出力する。

図３は、電源投入後に、ＬＣＤパネル用正電圧電源ＶＧＧに電源ノイズが印加されたときのパワーオンリセット回路１の動作の様子を示す波形図である。

ＬＣＤパネル用正電圧電源ＶＧＧにノイズが印加され、その電位が、遅延回路１２のインバータＩＶ１のしきい値以下となると、インバータＩＶ１の出力は反転し、ＶＤＤレベルが出力される。

これにより、ＣＲ積分回路１２１のキャパシタＣ１は充電され、その出力端であるＡ点の電位はＣＲ時定数に従って上昇する。その電位が遅延回路１２のインバータＩＶ２のしきい値を超えると、インバータＩＶ２の出力はＧＮＤレベルへ低下する。

このとき、ＣＲ積分回路１２１のＣＲ時定数を調整し、インバータＩＶ２の出力のＧＮＤレベルへの変化が、ＬＣＤパネル用正電圧電源ＶＧＧへのノイズ印加終了後に現れるように、遅延回路１２の遅延時間を設定しておく。

その結果、インバータ１１のＮＭＯＳトランジスタＮ２は、ＬＣＤパネル用正電圧電源ＶＧＧへノイズ印加されているときはオンしており、ＬＣＤパネル用正電圧電源ＶＧＧへのノイズ印加終了後にオフする。

一方、上述のノイズが印加されているときは、インバータ１１のＰＭＯＳトランジスタＰ１がオンする。したがって、ＬＣＤパネル用正電圧電源ＶＧＧへノイズ印加されているときは、インバータ１１のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２が、ともにオン状態となる。その結果、インバータ１１の出力は、中間電位となる。

ここで、ＮＭＯＳトランジスタＮ２のオン抵抗は、ＰＭＯＳトランジスタＰ１のオン抵抗よりも小さくなるように、そのトランジスタ特性が設計されているので、インバータ１１から出力される中間電位は、通常のインバータよりも低目となる。

また、インバータ１３のしきい値は、この中間電位よりも高く設定されているため、インバータ１３は、この中間電位を低電位レベルと認識する。

したがって、インバータ１３の出力は、ＬＣＤパネル用正電圧電源ＶＧＧのノイズの印加期間も、ＶＤＤレベルのままである。

その後、ＬＣＤパネル用正電圧電源ＶＧＧのノイズが消えると、インバータ１１のＰＭＯＳトランジスタＰ１がオフし、ＮＭＯＳトランジスタＮ１がオンするので、インバータ１１の出力は、ＧＮＤレベルとなる。したがって、インバータ１３の出力は、ＶＤＤレベルを継続する。

その結果、インバータ１３の出力をインバータＩＶ３で反転させた出力である、内部回路用リセット信号は、ＬＣＤパネル用正電圧電源ＶＧＧへのノイズの印加の影響を受けることなく、ＧＮＤレベルを出力し続ける。

上述したように、本実施例のパワーオンリセット回路１において、ＬＣＤパネル用正電圧電源ＶＧＧのノイズの影響を除去するためには、インバータＩＶ２の出力レベルへの変化が、ＬＣＤパネル用正電圧電源ＶＧＧへのノイズ印加終了後に現れるように、ＣＲ積分回路１２１のＣＲ時定数を調整すればよい。

図４に、ＬＣＤパネル用正電圧電源ＶＧＧのノイズの時間幅と、ＣＲ積分回路１２１のＣＲ時定数との関係を示す。

図４（ａ）に示すように、ＬＣＤパネル用正電圧電源ＶＧＧのノイズの時間幅が小さいときは、ＣＲ積分回路１２１のＣＲ時定数は小さくてもよい。

一方、図４（ｂ）に示すように、ＬＣＤパネル用正電圧電源ＶＧＧのノイズの時間幅が大きいときは、ＣＲ積分回路１２１のＣＲ時定数を大きくして、遅延回路１２の遅延時間を十分に大きくする。

このような本実施例によれば、電源ラインにノイズが印加されても、内部回路用リセット信号が誤発生することがないので、半導体集積回路が誤動作することを防止することができる。

本発明の実施例に係るパワーオンリセット回路の構成の例を示す回路図。本発明の実施例に係るパワーオンリセット回路の動作タイミングの例を示す波形図。本発明の実施例に係るパワーオンリセット回路の電源ノイズ印加時の動作の例を示す波形図。本発明の実施例に係るパワーオンリセット回路のＣＲ積分回路の時定数と電源ノイズの時間幅の関係を示す図。

符号の説明

１パワーオンリセット回路
１１、１３、ＩＶ１〜ＩＶ３インバータ
１２遅延回路
１２１ＣＲ積分回路
Ｐ１、Ｐ２ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ＮＭＯＳトランジスタ
Ｒ１抵抗
Ｃ１キャパシタ
ＶＤＤロジック用正電圧電源
ＶＧＧＬＣＤパネル用正電圧電源
ＧＮＤ接地電位電源

Claims

第１の電源、第２の電源の順に投入される電源投入シーケンスを有する半導体集積回路に搭載されるパワーオンリセット回路であって、
前記第１の電源と出力端子との間に接続されて前記第２の電源がゲート電極に接続される第１のＰＭＯＳトランジスタ、前記出力端子と前記接地電位電源との間に接続されて前記第２の電源がゲート電極に接続される第１のＮＭＯＳトランジスタ、および前記出力端子と前記接地電位電源との間に接続される第２のＮＭＯＳトランジスタを有する第１のインバータと、
前記第２の電源が入力端子に接続され、出力端子が前記第２のＮＭＯＳトランジスタのゲート電極へ接続される遅延回路と、
前記第１の電源と前記接地電位電源との間に直列に接続された第２のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタにより形成され、前記第１のインバータの前記出力端子が入力端子に接続され、内部回路用リセット信号を生成する第２のインバータと、
を備え、
前記第２のインバータのしきい値が、前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタが同時に導通したときの前記第１のインバータの前記出力端子の電位よりも高く設定されていることを特徴とするパワーオンリセット回路。
前記第２のＮＭＯＳトランジスタのオン抵抗が、前記第１のＰＭＯＳトランジスタのオン抵抗よりも小さいことを特徴とする請求項１に記載のパワーオンリセット回路。
前記遅延回路は、キャパシタと抵抗により形成されるＣＲ積分回路を有することを特徴とする請求項１に記載のパワーオンリセット回路。
前記遅延回路は、前記第２の電源に印加されるノイズの時間幅に応じて遅延時間が設定されることを特徴とする請求項３に記載のパワーオンリセット回路。
前記遅延回路は、前記遅延時間の設定に応じて前記ＣＲ積分回路の時定数が調整されることを特徴とする請求項４に記載のパワーオンリセット回路。