JP5533156B2 - パワーオンリセット回路、集積回路装置及び電子機器 - Google Patents

Description

本発明は、パワーオンリセット回路、集積回路装置及び電子機器等に関する。

集積回路装置などにおいては、電源が投入されてから一定の期間に、パワーオンリセット信号により内部回路をリセットすることが行われている。このパワーオンリセット信号を生成するための回路として、例えば特許文献１には、ＣＲ時定数回路を用いる手法が開示されている。

しかしながらこの手法では、電源電圧の立ち上がりが緩やかな場合には、適正なリセット信号が出力されないなどの課題があった。

特開２００５−３９６３５号公報

本発明の幾つかの態様によれば、電源投入時に初期状態を確実に設定できる電子回路、パワーオンリセット回路、集積回路装置及び電子機器等を提供できる。

本発明の一態様は、各回路素子がトランジスターで構成される複数の回路素子と、第１の高電位電源電圧が供給され、前記第１の高電位電源電圧が所定の電圧レベルになるまでは、低電位電圧レベルに設定され、前記第１の高電位電源電圧が所定の電圧レベルを越えると、前記第１の高電位電源電圧に追従して電圧レベルが上昇する第２の高電位電源電圧を出力する電源出力回路とを含み、前記複数の回路素子のうち、初期状態においてその出力ノードが高電位電圧レベルになる回路素子である第１のグループの回路素子には、前記第１の高電位電源電圧が供給され、前記複数の回路素子のうち、初期状態においてその出力ノードが前記低電位電圧レベルになる回路素子である第２のグループの回路素子には、前記電源出力回路からの前記第２の高電位電源電圧が供給される電子回路に関係する。

本発明の一態様によれば、初期状態において、第１のグループの回路素子の出力ノードを高電位電圧レベルに設定し、第２のグループの回路素子の出力ノードを低電位電圧レベルに設定することができる。その結果、初期状態における各回路素子の出力ノードを高電位電圧レベル又は低電位電圧レベルに設定することができるから、回路の初期状態を確定させることなどが可能になる。

また本発明の一態様では、前記電源出力回路は、トランジスターを含み、前記所定の電圧レベルは、前記トランジスターのしきい値電圧に対応する電圧レベルであってもよい。

このようにすれば、第１の高電位電源電圧が所定の電圧レベルになるまではトランジスターはオフ状態であり、第１の高電位電源電圧が所定の電圧レベルを越えると、トランジスターはオン状態になる。その結果、第２の高電位電源電圧は、トランジスターがオフ状態の期間では低電位電圧レベルに設定され、トランジスターがオン状態の期間では高電位電圧レベルに設定される。

また本発明の一態様では、前記電源出力回路は、そのソースに前記第１の高電位電源電圧が供給され、そのゲートが低電位電源電圧に設定され、そのドレインに前記第２の高電位電源電圧を出力する第１のトランジスターを含んでもよい。

このようにすれば、第１の高電位電源電圧が所定の電圧レベルになるまでは、第１のトランジスターのゲート・ソース間電圧の絶対値はしきい値電圧の絶対値より小さいから、第１のトランジスターをオフ状態にすることができる。そして第１の高電位電源電圧が所定の電圧レベルを越えると、第１のトランジスターのゲート・ソース間電圧の絶対値はしきい値電圧の絶対値より大きくなるから、第１のトランジスターをオン状態にすることができる。

また本発明の一態様では、前記電源出力回路は、前記第２の高電位電源電圧の出力ノードと前記低電位電源電圧の供給ノードとの間に設けられて、前記第１のトランジスターに流れるリーク電流を放電する放電回路を含んでもよい。

このようにすれば、第１のトランジスターに流れるリーク電流を放電することができるから、第１のトランジスターに流れるリーク電流により第２の高電位電源電圧の出力ノードの電圧レベルが上昇することを抑制することができる。その結果、初期状態において、第２のグループの回路素子の出力ノードを確実に低電位電圧レベルに設定することが可能になる。

また本発明の一態様では、前記第１のグループの回路素子を構成するトランジスターは、第１のウェルに形成され、前記第２のグループの回路素子を構成するトランジスターは、前記第１のウェルと物理的に分離された第２のウェルに形成されてもよい。

このようにすれば、第２のグループの回路素子を構成するトランジスターのドレインと第２のウェルとの間に形成されるダイオードを介して、第１の高電位電源から第２のグループの回路素子の出力ノードへ電流が流れることを抑制できる。その結果、第２のグループの回路素子の出力ノードの電圧レベルの上昇を抑制することができるから、初期状態において確実に低電位電圧レベルに設定することが可能になる。

本発明の他の態様は第１の高電位電源電圧の供給ノードと第２のノードとの間に設けられ、そのゲートが低電位電源電圧に設定される第１のトランジスターと、第１のノードと前記第２のノードとの間に設けられる抵抗素子と、前記第１のノードと前記低電位電源電圧の供給ノードとの間に設けられるキャパシターと、前記第１のノードの電圧レベルが入力され、パワーオンリセット信号を出力する出力回路とを含むパワーオンリセット回路に関係する。

本発明の他の態様によれば、第１の高電位電源電圧が、第１のトランジスターのしきい値電圧に対応する所定の電圧レベルになるまでは、第２のノードは低電位電圧レベルに設定され、第１の高電位電源電圧が所定の電圧レベルを越えると、第２のノードは第１の高電位電源電圧に追従して電圧レベルが上昇する。こうすることで、初期状態において、第１のノードを低電位電圧レベルに設定することができるから、確実にパワーオンリセット信号を出力することができる。

また本発明の他の態様では、前記第２のノードと前記第１のノードとの間に設けられ、リセット期間においてオフ状態になり、リセット解除後にオン状態になる第２のトランジスターを含んでもよい。

このようにすれば、第２のトランジスターがオン状態になることで、リセット解除後の第１のノードを高電位電圧レベルに設定することができる。その結果、確実にリセット解除を行うことができる。

また本発明の他の態様では、前記第１のトランジスターと前記第２のトランジスターとは、異なるウェルに形成されてもよい。

このようにすれば、第２のトランジスターのドレインとウェルとの間に形成されるダイオードを介して、第１の高電位電源から第１のノードへ電流が流れることを抑制できる。その結果、第１のノードの電圧レベルの上昇を抑制することができるから、初期状態において第１のノードを確実に低電位電圧レベルに設定することが可能になる。

また本発明の他の態様では、前記出力回路は、ソースに前記第１の高電位電源電圧が供給される第３のトランジスターを含み、前記第１のトランジスターと前記第３のトランジスターとは、同じウェルに形成されてもよい。

このようにすれば、初期状態において、第３のトランジスターのドレインを高電位電圧レベルに設定することができる。また、第１の高電位電源電圧が供給される第１、第３のトランジスターを同じウェルに形成することで、効率の良い回路配置などが可能になる。

また本発明の他の態様では、前記出力回路は、前記第１のノードの電圧レベルが入力されるバッファー回路と、前記バッファー回路の出力信号をラッチする第１のラッチ回路とを含み、前記第１のラッチ回路は第１のインバーター及び第２のインバーターにより構成され、前記第１のインバーターには前記第１の高電位電源電圧が供給され、前記第２のインバーターには前記第２のノードの電圧が供給されてもよい。

このようにすれば、初期状態において、第１のインバーターの出力ノードを高電位電圧レベルに設定し、第２のインバーターの出力ノードを低電位電圧レベルに設定することができる。その結果、初期状態において第１のラッチ回路の各ノードの電圧レベルを確定することができるから、ノイズ等の影響を受けずに確実にリセット信号を出力することなどが可能になる。

また本発明の他の態様では、前記出力回路は、前記バッファー回路の出力信号をラッチする第２のラッチ回路をさらに含み、前記第２のラッチ回路は第３のインバーター及び第４のインバーターにより構成され、前記第３のインバーターには前記第２のノードの電圧が供給され、前記第４のインバーターには前記第１の高電位電源電圧が供給されてもよい。

このようにすれば、初期状態において、第３のインバーターの出力ノードを低電位電圧レベルに設定し、第４のインバーターの出力ノードを項電位電圧レベルに設定することができる。また、互いに逆の動作をする第１、第２のラッチ回路を設けることで、トランジスターの特性ばらつき等によるリセット期間のばらつきなどを低減することが可能になる。

本発明の他の態様は、上記のいずれかに記載の電子回路を含む集積回路装置に関係する。

本発明の他の態様は、上記のいずれかに記載のパワーオンリセット回路を含む集積回路装置に関係する。

本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。

電子回路の基本的な構成例。 パワーオンリセット回路の比較例。 図３（Ａ）、図３（Ｂ）は、比較例の動作波形の一例。 パワーオンリセット回路の第１の構成例。 トランジスターの断面構造の一例。 図６（Ａ）、図６（Ｂ）は、第１の構成例の動作波形の一例。 図７（Ａ）、図７（Ｂ）は、パワーオンリセット回路の変形例。 パワーオンリセット回路の第２の構成例。 パワーオンリセット回路の第３の構成例。 図１０（Ａ）、図１０（Ｂ）は、集積回路装置及び電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電子回路
図１に本実施形態の電子回路の基本的な構成例を示す。本実施形態の電子回路は、複数の回路素子ＸＡ１、ＸＡ２、ＸＢ１、ＸＢ２及び電源出力回路１００を含む。なお、本実施形態の電子回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、複数の回路素子は図１に示す４個の回路素子に限定されるものではなく、５個以上の回路素子であってもよい。

各回路素子ＸＡ１、ＸＡ２、ＸＢ１、ＸＢ２は、トランジスターで構成される。例えばＣＭＯＳ回路の場合では、各回路素子は、Ｐ型トランジスターとＮ型トランジスターとで構成される。

電源出力回路１００は、第１の高電位電源電圧ＶＤＤが供給され、第２の高電位電源電圧ＶＩＮＴを出力する。ＶＩＮＴは、ＶＤＤが所定の電圧レベルＶＡになるまでは、低電位電圧レベル（Ｌレベル、ＶＳＳレベル）に設定され、ＶＤＤが所定の電圧レベルＶＡを越えると、ＶＤＤに追従して電圧レベルが上昇する電源電圧である。

複数の回路素子のうち、第１のグループの回路素子ＸＡ１、ＸＡ２は、ＶＤＤの投入後の初期状態において、その出力ノードが高電位電圧レベル（Ｈレベル、ＶＤＤレベル）になる回路素子である。この第１のグループの回路素子には、第１の高電位電源電圧ＶＤＤが供給される。具体的には、第１のグループの回路素子ＸＡ１、ＸＡ２には電源電圧としてＶＤＤが供給され、初期状態において出力ノードＮＡ１、ＮＡ２はＨレベルに設定される。

なお、第１の高電位電源電圧ＶＤＤが規定の電圧値に達するまでは、出力ノードＮＡ１、ＮＡ２はＨレベル（ＶＤＤレベル）より低い電圧レベルであるから、厳密には初期状態において直ちにＨレベルに設定されるわけではない。しかし以下の説明では、電源投入直後からＶＤＤに追従して電圧レベルが上昇し、最終的にはＨレベル（ＶＤＤレベル）まで到達するノードについては、便宜的に、そのノードは初期状態においてＨレベルに設定されると表現する。

複数の回路素子のうち、第２のグループの回路素子ＸＢ１、ＸＢ２は、ＶＤＤの投入後の初期状態において、その出力ノードが低電位電圧レベル（Ｌレベル、ＶＳＳレベル）になる回路素子である。この第２のグループの回路素子には、第２の高電位電源電圧ＶＩＮＴが供給される。具体的には、第２のグループの回路素子ＸＢ１、ＸＢ２には電源電圧としてＶＩＮＴが供給され、初期状態において出力ノードＮＢ１、ＮＢ２はＬレベルに設定される。

電源出力回路１００は、トランジスターを含む。具体的には、電源出力回路１００は、第１のトランジスターＴＡ１を含み、例えばＴＡ１はＰ型トランジスターであって、そのゲートが低電位電源電圧ＶＳＳに設定され、そのドレインに第２の高電位電源電圧ＶＩＮＴを出力する。

所定の電圧レベルＶＡは、電源出力回路１００に含まれる第１のトランジスターＴＡ１のしきい値電圧に対応する電圧レベルである。例えば、ＴＡ１のしきい値電圧の絶対値をＶＴＨとした場合に、ＶＤＤが立ち上がりを開始してから、ＶＤＤの電圧レベルがＶＴＨになるまでは、ＴＡ１はオフ状態である。そしてＶＤＤの電圧レベルがＶＴＨを越えると、ＴＡ１はオン状態になる。従って、第２の高電位電源電圧ＶＩＮＴは、ＶＤＤが所定の電圧レベルＶＡ（＝ＶＴＨ）になるまでは、Ｌレベル（ＶＳＳレベル）に設定され、ＶＤＤが所定の電圧レベルＶＡを越えると、ＶＤＤに追従して電圧レベルが上昇する。

電源出力回路１００は、放電回路１１０を含んでもよい。放電回路１１０は、第２の高電位電源電圧ＶＩＮＴの出力ノードと低電位電源ＶＳＳのノードとの間に設けられて、第１のトランジスターＴＡ１に流れるリーク電流を放電する。具体的には、放電回路１１０は、例えばゲートがＶＳＳに接続されるＮ型トランジスターＴＡ２で構成することができる。

このようにすれば、ＶＤＤの電圧レベルが所定の電圧レベルＶＡに達するまでの期間、すなわちＴＡ１がオフ状態である期間に生じるＴＡ１のリーク電流を、ＴＡ２のオフ状態でのリーク電流によりＶＳＳノードに放電することができる。その結果、ＴＡ１のリーク電流によりＶＩＮＴの電圧レベルが上昇することを抑制できる。

第１のグループの回路素子ＸＡ１、ＸＡ２を構成するトランジスターは、第１のウェルに形成される。一方、第２のグループの回路素子ＸＢ１、ＸＢ２を構成するトランジスターは、第１のウェルと物理的に分離された第２のウェルに形成される。具体的には、例えば図１に示すように、第１のグループの回路素子ＸＡ１、ＸＡ２を構成するＰ型トランジスターは、第１のＮウェルＮＷ１に形成される。また、第２のグループの回路素子ＸＢ１、ＸＢ２を構成するＰ型トランジスターは、第１のＮウェルＮＷ１と物理的に分離された第２のＮウェルＮＷ２に形成される。ＮＷ１はＶＤＤに電気的に接続され、ＮＷ２はＶＩＮＴに電気的に接続される。

なお、第１のＮウェルＮＷ１及び第２のＮウェルＮＷ２については、図５に示すトランジスターの断面構造を用いて詳細に説明する。

このようにすれば、第２のグループの回路素子ＸＢ１、ＸＢ２を構成するＰ型トランジスターのドレインと第２のＮウェルＮＷ２との間に形成されるダイオードの逆方向電流によって、ＶＤＤノードから出力ノードＮＢ１、ＮＢ２へ電流が流れることを防止できる。その結果、出力ノードＮＢ１、ＮＢ２の電圧レベルが上昇することを防止できる。

以上説明したように、本実施形態の電子回路によれば、第２の高電位電源電圧ＶＩＮＴは、第１の高電位電源電圧ＶＤＤが所定の電圧レベルになるまでは、低電位電圧レベル（Ｌレベル）に設定される。そしてＶＤＤが所定の電圧レベルを越えると、ＶＩＮＴはＶＤＤに追従して電圧レベルが上昇する。このようにすることで、電源投入後の初期状態において、ＶＤＤが供給される回路素子の出力ノードをＨレベルに設定し、ＶＩＮＴが供給される回路素子の出力ノードをＬレベルに設定することができる。その結果、初期状態における各回路素子の出力レベルをＬレベル又はＨレベルに確定することができるから、電源投入後の初期状態に依存する回路（例えばパワーオンリセット回路など）を確実に動作させることができる。

本実施形態の電源出力回路１００を設けずに、第１のグループの回路素子ＸＡ１、ＸＡ２及び第２のグループの回路素子ＸＢ１、ＸＢ２に対して共通の高電位電源電圧ＶＤＤを供給する電子回路では、第１、第２のグループの回路素子の電源電圧が同時に立ち上がる。そのために電源投入後の初期状態において、各回路素子の出力ノードの電圧レベルを確定することが難しくなる。これについては、以下でパワーオンリセット回路を例に挙げて具体的に説明する。

２．パワーオンリセット回路
上述したように、本実施形態の電子回路によれば、パワーオンリセット回路などの電源投入後の初期状態に依存する回路を確実に動作させることができる。以下では、本実施形態の電子回路を含むパワーオンリセット回路について説明する。

図２に、比較例として本実施形態の電子回路を含まないパワーオンリセット回路を示す。比較例のパワーオンリセット回路は、抵抗素子Ｒ１とキャパシターＣ１とで構成される時定数回路、ノードクランプ用トランジスターＴ１、及びトランジスターＴ２、Ｔ３により構成されるインバーターを含む。リセット信号ＲＳＴは、リセット期間（リセットが有効な期間）ではＨレベルに設定され、リセット解除後はＬレベルに設定される。

電源が投入されると、高電位電源電圧ＶＤＤは急速に立ち上がるが、ノードＮ１の電圧レベルは時定数回路により緩やかに上昇する。従って、Ｎ１の電圧レベルがインバーターの論理しきい値に達するまでは、リセット信号ＲＳＴとしてＨレベルが出力される。そしてＮ１の電圧レベルがインバーターの論理しきい値を越えると、インバーターは反転し、リセット信号ＲＳＴはＬレベルに変化する。リセット期間の長さは、時定数（Ｒ１の抵抗値とＣ１の容量値との積）により決まる。リセット信号ＲＳＴがＬレベルに変化することで、ノードクランプ用トランジスターＴ１がオン状態になるから、ノードＮ１はＶＤＤレベルにクランプされる。

比較例のパワーオンリセット回路では、ＶＤＤの立ち上がりが急峻な場合には、上記のように正常にリセット信号を出力することができる。ところがＶＤＤの立ち上がりが遅く、立ち上がり時間が時定数と同程度又はそれ以上である場合には、ノードＮ１とＶＤＤとがほぼ同じ電圧レベルで上昇するから、リセット信号ＲＳＴが正常に出力されなくなる。

図３（Ａ）、図３（Ｂ）に、比較例のパワーオンリセット回路の動作波形の一例を示す。ＶＤＤの立ち上がりが急峻な場合（図３（Ａ））では、インバーターの電源電圧が直ぐに立ち上がり、且つノードＮ１が初期状態でＬレベルになるから、リセット信号ＲＳＴはＨレベルに設定される。そしてＮ１の電圧レベルが徐々に上昇してインバーターの論理しきい値を越えると、インバーターは反転し、リセット信号ＲＳＴはＬレベルに変化する。

ところが、ＶＤＤの立ち上がりが遅い場合（図３（Ｂ））では、ノードＮ１の電圧レベルはＶＤＤと同レベルで上昇する。その結果、リセット信号ＲＳＴは、Ｈレベルに達する前にＬレベルに下がってしまう。このように、ＶＤＤの立ち上がりが遅い場合では、リセット信号ＲＳＴがＨレベルにならないから、比較例の回路（図２）では、パワーオンリセット回路としての正常な動作が得られない。

図４に、本実施形態のパワーオンリセット回路３００の第１の構成例を示す。第１の構成例のパワーオンリセット回路３００は、第１のトランジスターＴＢ１、抵抗素子ＲＢ１、キャパシターＣＢ１、出力回路２００を含む。なお、本実施形態のパワーオンリセット回路は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

図４のパワーオンリセット回路３００は、図１の電子回路をパワーオンリセット回路に適用したものである。第１のトランジスターＴＢ１は、電源出力回路１００を構成する。出力回路２００は、第１のグループの回路素子に対応し、第１の高電位電源電圧ＶＤＤが供給される。また、抵抗素子ＲＢ１、キャパシターＣＢ１及び第２のトランジスターＴＢ２は、第２のグループの回路素子に対応し、第２の高電位電源電圧ＶＩＮＴ（Ｎ２の電圧レベル）が供給される。

第１のトランジスターＴＢ１は、第１の高電位電源電圧ＶＤＤと第２のノードＮ２との間に設けられ、そのゲートが低電位電源電圧ＶＳＳに設定される。こうすることで、ＶＤＤが所定の電圧レベルになるまでは、第２のノードＮ２はＬレベルに設定され、ＶＤＤが所定の電圧レベルを越えると、ＶＤＤに追従して電圧レベルが上昇する。この所定の電圧レベルは、ＴＢ１のしきい値電圧に対応する電圧レベルである。

具体的には、ＴＢ１のしきい値電圧の絶対値をＶＴＨとした場合に、ＶＤＤが立ち上がりを開始してから、ＶＤＤの電圧レベルがＶＴＨになるまでは、ＴＢ１はオフ状態である。そしてＶＤＤの電圧レベルがＶＴＨを越えると、ＴＢ１はオン状態になる。従って、第２のノードＮ２は、ＶＤＤがＶＴＨ（広義には所定の電圧レベル）になるまでは、Ｌレベル（ＶＳＳレベル）に設定され、ＶＤＤがＶＴＨ（広義には所定の電圧レベル）を越えると、ＶＤＤに追従して電圧レベルが上昇する。なお、第１のトランジスターＴＢ１は、図１に示した電源出力回路１００のＴＡ１に対応する。また、第２のノードＮ２の電圧レベルは、電源出力回路１００のＶＩＮＴに対応する。

抵抗素子ＲＢ１は、第１のノードＮ１と第２のノードＮ２との間に設けられ、キャパシターＣＢ１は、第１のノードＮ１と低電位電源ＶＳＳのノードとの間に設けられる。ＲＢ１及びＣＢ１は、時定数回路を構成する。

またパワーオンリセット回路３００は、第２のトランジスターＴＢ２を含むことができる。第２のトランジスターＴＢ２は、ノードクランプ用トランジスターであって、第２のノードＮ２と第１のノードＮ１との間に設けられ、リセット期間においてオフ状態になり、リセット解除後にオン状態になる。こうすることで、リセット解除後のＮ１の電圧レベルをＨレベルに設定することができるから、リセット信号ＲＳＴを確実にＬレベルに設定することができる。

図５に、第１〜第３のトランジスターＴＢ１〜ＴＢ３の断面構造の一例を示す。半導体基板に、第１のＮウェル（Ｎ型の不純物領域）ＮＷ１と第２のＮウェルＮＷ２が形成され、ＮＷ１とＮＷ２とは物理的に分離されている。そしてＴＢ１は、第１のＮウェルＮＷ１に形成され、ＴＢ２は第２のＮウェルＮＷ２に形成される。すなわち、ＴＢ１とＴＢ２とは、異なるウェルに形成される。またＴＢ１とＴＢ３とは同じウェル（第１のＮウェルＮＷ１）に形成される。ＮＷ１は、ＮＷ１内に設けられたＮ＋領域（Ｎ型の高濃度不純物領域）を介して、ＶＤＤに電気的に接続される。また、ＮＷ２は、ＮＷ２内に設けられたＮ＋領域を介して、第２のノードＮ２に電気的に接続される。このように、ＮＷ１とＮＷ２とを物理的に分離することで、ＴＢ２のドレインとＮＷ２との間に形成されるダイオードの逆方向電流によって、第１のノードＮ１の電圧レベルが上昇することを防止できる。

出力回路２００は、第１のノードＮ１の電圧レベルが入力され、パワーオンリセット信号ＲＳＴを出力する。出力回路２００は、ソースに第１の高電位電源電圧ＶＤＤが供給される第３のトランジスターＴＢ３を含む。具体的には、例えば図４に示すように、出力回路２００は、第３、第４のトランジスターＴＢ３、ＴＢ４で構成されるインバーターを含む。ＴＢ１とＴＢ３とは同じウェル（第１のＮウェルＮＷ１）に形成される。

図６（Ａ）、図６（Ｂ）に、パワーオンリセット回路３００の第１の構成例の動作波形の一例を示す。ＶＤＤの立ち上がりが急峻な場合（図６（Ａ））では、ＴＢ１が直ぐにオン状態になり、Ｎ２の電圧レベルはＶＤＤに追従して急速に上昇するが、Ｎ１の電圧レベルは時定数回路により緩やかに上昇する。従って、Ｎ１の電圧レベルがインバーター（出力回路２００）の論理しきい値に達するまでは、リセット信号ＲＳＴとしてＨレベルが出力される。そしてＮ１の電圧レベルがインバーターの論理しきい値を越えると、リセット信号ＲＳＴはＬレベルに変化する。

ＶＤＤの立ち上がりが遅い場合（図６（Ｂ））では、ＶＤＤが所定の電圧レベルになるまでは、ＴＢ１がオフ状態であり、Ｎ２はＬレベルに設定される。従って、Ｎ１もＬレベルに設定されるから、インバーター（出力回路２００）に供給されるＶＤＤの上昇と共に、リセット信号ＲＳＴは上昇する。そしてＶＤＤが所定の電圧レベルを越えると、ＴＢ１がオン状態になるから、Ｎ２の電圧レベルが上昇し、それに追従してＮ１の電圧レベルも上昇する。Ｎ１の電圧レベルがインバーターの論理しきい値を越えると、リセット信号ＲＳＴはＬレベルに変化する。上述したように、この所定の電圧レベルは、ＴＢ１のしきい値電圧に対応する電圧レベルである。

以上説明したように、本実施形態のパワーオンリセット回路によれば、第１の高電位電源電圧ＶＤＤが所定の電圧レベルになるまでは、第２の高電位電源電圧ＶＩＮＴ（第２のノードＮ２の電圧レベル）がＬレベルに設定されるから、ＶＤＤの立ち上がりが緩やかな場合であっても、リセット信号ＲＳＴをＨレベル（ＶＤＤレベル）に設定することができる。こうすることで、ＶＤＤの立ち上がりが急峻な場合であっても、緩やかな場合であっても、リセット信号ＲＳＴを確実にＨレベルに設定することが可能になる。その結果、集積回路装置（電子機器）において、パワーオンリセット処理を確実に実行することができるから、電源投入時の様々なトラブルを回避することなどが可能になる。

図７（Ａ）、図７（Ｂ）に、本実施形態のパワーオンリセット回路の変形例を示す。図７（Ａ）の変形例は、上述した第１の構成例（図４）の第１のトランジスターＴＢ１をＮ型トランジスターＴＢ１Ｎに置き換えたものである。ＴＢ１Ｎのしきい値電圧をＶＴＨとした場合に、ＶＤＤがＶＴＨになるまではＴＢ１Ｎはオフ状態であり、ＶＤＤがＶＴＨを越えるとＴＢ１Ｎはオン状態になる。その結果、ＶＤＤがＶＴＨになるまでは第２のノードＮ２はＬレベルに設定され、ＶＤＤがＶＴＨを越えるとＮ２はＶＤＤに追従して電圧レベルが上昇する。このように、図７（Ａ）の変形例によれば、上述した第１の構成例（図４）と同様の動作が得られる。

図７（Ｂ）の変形例は、上述した第１の構成例（図４）において、第２のノードＮ２とＶＳＳノードとの間にキャパシターＣＡ１を設けたものである。こうすることで、ＴＢ１がオン状態になってから、Ｎ２の電圧レベルが上昇する際に、上昇を緩やかにすることができる。その結果、第１のノードＮ１の電圧レベルの上昇をさらに遅らせることができるから、リセット期間（リセット信号ＲＳＴがＨレベルである期間）をさらに長くすることができる。

図８に、本実施形態のパワーオンリセット回路３００の第２の構成例を示す。第２の構成例は、第１のトランジスターＴＢ１、抵抗素子ＴＲ１〜ＴＲ４、キャパシターＣＢ１、第２のトランジスターＴＢ２、出力回路２００を含む。なお、本実施形態のパワーオンリセット回路は図８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

図８のパワーオンリセット回路３００は、図１の電子回路をパワーオンリセット回路に適用したものである。第１のトランジスターＴＢ１は、図１の電源出力回路１００を構成する。トランジスターＴＢ３、ＴＢ４、ＴＢ６、ＴＢ７、ＴＢ１２、ＴＢ１３で構成される３個のインバーターは第１のグループの回路素子に対応し、第１の高電位電源電圧ＶＤＤが供給される。また、抵抗素子ＴＲ１〜ＴＲ４、キャパシターＣＢ１、第２のトランジスターＴＢ２、第５のトランジスターＴＢ５及びＴＢ８、ＴＢ９、ＴＢ１０、ＴＢ１１で構成される２個のインバーターは、第２のグループの回路素子に対応し、第２の高電位電源電圧ＶＩＮＴ（Ｎ２の電圧レベル）が供給される。

第１のトランジスターＴＢ１は、第１の高電位電源電圧ＶＤＤと第２のノードＮ２との間に設けられ、そのゲートが低電位電源電圧ＶＳＳに設定される。ＴＢ１の動作は、第１の構成例（図４）に示したものと同じであるから、ここでは説明を省略する。

抵抗素子ＴＲ１〜ＴＲ４は、直列に接続された４個のトランジスターＴＲ１〜ＴＲ４で構成され、第１のノードＮ１と第２のノードＮ２との間に設けられる。例えば図８では、Ｐ型トランジスターＴＲ１〜ＴＲ４で構成され、各ゲートはＶＳＳに接続される。

キャパシターＣＢ１は、例えば図８に示すように、ドレインとソースを共通接続したトランジスターにより構成され、第１のノードＮ１と低電位電源ＶＳＳのノードとの間に設けられる。抵抗素子ＴＲ１〜ＴＲ４及びＣＢ１は、時定数回路を構成する。この時定数回路の動作は、第１の構成例（図４）と同様である。

第２のトランジスターＴＢ２は、ノードクランプ用トランジスターであって、第２のノードＮ２と第１のノードＮ１との間に設けられ、第３のノードＮ３の電圧レベルによりゲートが制御される。第１の構成例（図４）で説明したように、リセット期間においてオフ状態になり、リセット解除後にオン状態になる。

出力回路２００は、バッファー回路と第１のラッチ回路とを含み、第１のノードＮ１の電圧レベルが入力され、パワーオンリセット信号ＲＳＴを出力する。バッファー回路は、Ｎ１の電圧レベルが入力され、第１のラッチ回路に出力信号を出力する。第１のラッチ回路は、バッファー回路の出力信号をラッチする。第１のラッチ回路は、第１のインバーター及び第２のインバーターで構成され、第１のインバーターにはＶＤＤが供給され、第２のインバーターにはＮ２の電圧レベル（第２の高電位電源電圧ＶＩＮＴ）が供給される。

具体的には、例えば図８に示すように、バッファー回路は、トランジスターＴＢ３、ＴＢ４で構成されるインバーター及びプルアップ用トランジスターＴＢ５を含む。プルアップ用トランジスターＴＢ５は、リセット期間が終了する際に、ノードＮ３がＬレベルになることでオン状態になり、ノードＮ４をＨレベルに設定する。Ｎ４がＬレベルからＨレベルに変化することで第１のラッチ回路が反転し、その結果リセット信号がＨレベルからＬレベルに変化する
第１のラッチ回路は、トランジスターＴＢ６、ＴＢ７で構成される第１のインバーターと、トランジスターＴＢ８、ＴＢ９で構成される第２のインバーターとで構成される。第１のラッチ回路は帰還ループを有する。すなわち、第１のインバーターの出力は第２のインバーターに入力され、第２のインバーターの出力は再び第１のインバーターに入力される。こうすることで、第１のラッチ回路はバッファー回路からの入力信号を保持することができる。

第１のインバーターには第１の高電位電源電圧ＶＤＤが供給され、第２のインバーターには第２のノードＮ２の電圧（第２の高電位電源電圧ＶＩＮＴ）が供給される。このようにすることで、電源投入後の初期状態において、第１のインバーターの出力ノードＮ５をＨレベルに設定し、第２のインバーターの出力ノードＮ４をＬレベルに設定することができる。

このようにラッチ回路を設けることで、電源投入後の初期状態における各ノードの電圧レベルをＬレベル又はＨレベルに保持することができるから、ノイズ等の影響を受けずに確実にリセット信号を出力することができる。

ラッチ回路の出力は、２つのインバーターを介して、リセット信号ＲＳＴとして出力される。具体的には、ラッチ回路の出力ノードＮ５から出力された信号は、トランジスターＴＢ１０、ＴＢ１１で構成されるインバーターに入力される。そのインバーターの出力は、トランジスターＴＢ１２、ＴＢ１３で構成されるインバーターに入力され、その出力がリセット信号ＲＳＴとして出力される。

初期状態において、出力ノードがＨレベルに設定される回路素子（第１のグループの回路素子）には、第１の高電位電源電圧ＶＤＤが供給される。一方、出力ノードがＬレベルに設定される回路素子（第２のグループの回路素子）には、第２の高電位電源電圧ＶＩＮＴが供給される。具体的には、トランジスターＴＢ３、ＴＢ６、ＴＢ１２には、ＶＤＤが供給され、これらの回路素子の出力ノードＮ３、Ｎ５、ＲＳＴは、初期状態においてＨレベルに設定される。抵抗素子ＴＲ１〜ＴＲ４、トランジスターＴＢ２、ＴＢ５、ＴＢ８、ＴＢ１０には、ＶＩＮＴが供給され、これらの回路素子の出力ノードＮ１、Ｎ４、Ｎ６は、初期状態においてＬレベルに設定される。

第１のグループの回路素子を構成するトランジスターは、第１のウェルに形成され、第２のグループの回路素子を構成するトランジスターは、第１のウェルと物理的に分離された第２のウェルに形成される。具体的には、第１のグループの回路素子を構成するＰ型トランジスターＴＢ３、ＴＢ６、ＴＢ１２は、第１のＮウェルＮＷ１に形成される。第２のグループの回路素子を構成するＰ型トランジスターＴＲ１〜ＴＲ４、ＴＢ２、ＴＢ５、ＴＢ８、ＴＢ１０は、第１のＮウェルＮＷ１と物理的に分離された第２のＮウェルＮＷ２に形成される。

出力回路２００は、カップリングキャパシターＣＢ２〜ＣＢ５を含む。これらのカップリングキャパシターは、初期状態における各ノードの電圧レベルをＬレベル又はＨレベルに設定するためのものである。具体的には、ＣＢ２、ＣＢ４はＮ３、Ｎ５とＶＤＤとの間にそれぞれ設けられ、初期状態においてＮ３、Ｎ５をＨレベルに設定する。またＣＢ３、ＣＢ５はＮ４、Ｎ６とＶＳＳとの間にそれぞれ設けられ、初期状態においてＮ４、Ｎ６をＬレベルに設定する。カップリングキャパシターＣＢ２〜ＣＢ５は、ドレインとソースを共通接続したトランジスターで構成することができる。

図９に、本実施形態のパワーオンリセット回路３００の第３の構成例を示す。第３の構成例は、電源出力回路１００、抵抗素子ＲＢ１、キャパシターＣＢ１、第２のトランジスターＴＢ２、出力回路２００を含む。なお、本実施形態のパワーオンリセット回路は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

電源出力回路１００は、図１に示したものと同様である。すなわち電源出力回路１００は、第１の高電位電源電圧ＶＤＤが供給され、第２の高電位電源電圧ＶＩＮＴを出力する。ＶＩＮＴは、ＶＤＤが所定の電圧レベルＶＡになるまでは、低電位電圧レベル（Ｌレベル、ＶＳＳレベル）に設定され、ＶＤＤが所定の電圧レベルＶＡを越えると、ＶＤＤに追従して電圧レベルが上昇する電源電圧である。所定の電圧レベルＶＡは、第１のトランジスターＴＡ１のしきい値電圧に対応する電圧レベルである。トランジスターＴＡ２は、ＴＡ１のオフ状態でのリーク電流を放電するためのものである。キャパシターＣＡ１は、Ｎ２の電圧レベル（第２の高電位電源電圧ＶＩＮＴ）が上昇する際に、上昇を緩やかにするためのものである。

抵抗素子ＲＢ１及びキャパシターＣＢ１は、第１の構成例（図４）と同様に、時定数回路を構成する。抵抗素子ＲＢ１は、第２の構成例（図８）と同様に、直列接続した複数のトランジスターで構成することができる。また、キャパシターＣＢ１は、第２の構成例（図８）と同様に、ドレインとソースを共通接続したトランジスターで構成することができる。

第２のトランジスターＴＢ２は、第１の構成例（図４）と同様に、ノードクランプ用トランジスターであって、リセット期間においてオフ状態になり、リセット解除後にオン状態になる。こうすることで、リセット解除後にＮ１の電圧レベルをＨレベルに設定することができるから、リセット信号ＲＳＴを確実にＬレベルに設定することができる。

出力回路２００は、バッファー回路と第１、第２のラッチ回路ＬＡＴ１、ＬＡＴ２とを含み、第１のノードＮ１の電圧レベルが入力され、パワーオンリセット信号ＲＳＴを出力する。第１のラッチ回路ＬＡＴ１は、第１のインバーターＩＶ１及び第２のインバーターＩＶ２で構成される。ＩＶ１にはＶＤＤが供給され、ＩＶ２にはＮ２の電圧レベル（第２の高電位電源電圧ＶＩＮＴ）が供給される。第２のラッチ回路ＬＡＴ２は、第３のインバーターＩＶ３及び第４のインバーターＩＶ４で構成される。ＩＶ３にはＶＩＮＴが供給され、ＩＶ４にはＶＤＤが供給される。

第１、第２のラッチ回路ＬＡＴ１、ＬＡＴ２は帰還ループを有する。すなわち、ＩＶ１の出力はＩＶ２に入力され、ＩＶ２の出力は再びＩＶ１に入力される。また、ＩＶ３の出力はＩＶ４に入力され、ＩＶ４の出力は再びＩＶ３に入力される。こうすることで、第１、第２のラッチ回路ＬＡＴ１、ＬＡＴ２はバッファー回路からの入力信号を保持することができる。

具体的には、バッファー回路は、インバーターＩＶ５、ＩＶ６、ＩＶ８、ＩＶ９で構成される。ＩＶ５はＮ１の電圧レベルを受けてＮ３に出力し、ＩＶ６はＮ３の電圧レベルを受けて第１のラッチ回路ＬＡＴ１の入力ノードＮ４に出力する。ＩＶ８はＮ３の電圧レベルを受けてＮ７に出力し、ＩＶ９はＮ７の電圧レベルを受けて第２のラッチ回路ＬＡＴ２の入力ノードＮ８に出力する。

第１のラッチ回路ＬＡＴ１は保持した電圧レベルを出力ノードＮ５に出力し、ＩＶ７はＮ５の電圧レベルを受けてＮＡＮＤゲートＮＤ１の一方の入力ノードＮ６に出力する。第２のラッチ回路ＬＡＴ２は保持した電圧レベルをＮＡＮＤゲートＮＤ１の他方の入力ノードＮ９に出力する。そしてＮＤ１は、２つの入力ノードＮ６、Ｎ９の電圧レベルが共にＨレベルの場合にＬレベルをＲＳＴ信号として出力し、それ以外の場合にはＨレベルをＲＳＴ信号として出力する。こうすることで、電源投入後の初期状態においてＮ６、Ｎ９が共にＬレベルに設定されてリセット信号ＲＳＴとしてＨレベルを出力し、その後Ｎ６、Ｎ９が共にＨレベルに設定されるタイミングでリセットを解除することができる。

リセットが解除される際には、第１のラッチ回路ＬＡＴ１の出力レベルはＨレベルからＬレベルに変化し、逆に第２のラッチ回路ＬＡＴ２の出力レベルはＬレベルからＨレベルに変化する。このように、リセット解除時に互いに逆の動作をする２つのラッチ回路を組み合わせることで、Ｎ型トランジスター及びＰ型トランジスターの特性のばらつき（例えばしきい値電圧等のばらつき）によるリセット期間の長さのばらつき（リセット解除のタイミングのばらつき）を低減することが可能になる。

初期状態において、出力ノードがＨレベルに設定される回路素子（第１のグループの回路素子）には、第１の高電位電源電圧ＶＤＤが供給される。一方、出力ノードがＬレベルに設定される回路素子（第２のグループの回路素子）には、第２の高電位電源電圧ＶＩＮＴが供給される。具体的には、図８において、ＶＩＮＴが供給されることを明示したインバーターＩＶ２、ＩＶ３、ＩＶ６、ＩＶ７、ＩＶ８は第２のグループの回路素子であって、ＶＩＮＴが供給される。それ以外のインバーターＩＶ１、ＩＶ４、ＩＶ５、ＩＶ９及びＮＡＮＤゲートＮＤ１は第１のグループの回路素子であって、特に図示していないが、ＶＤＤが供給される。

第１のグループの回路素子を構成するトランジスターは、第１のウェルに形成され、第２のグループの回路素子を構成するトランジスターは、第１のウェルと物理的に分離された第２のウェルに形成される。具体的には、第１のグループの回路素子ＩＶ１、ＩＶ４、ＩＶ５、ＩＶ９、ＮＤ１を構成するＰ型トランジスターは、第１のＮウェルＮＷ１（図示せず）に形成される。第２のグループの回路素子ＩＶ２、ＩＶ３、ＩＶ６、ＩＶ７、ＩＶ８を構成するＰ型トランジスターは、第１のＮウェルＮＷ１と物理的に分離された第２のＮウェルＮＷ２（図示せず）に形成される。

カップリングキャパシターＣＢ２〜ＣＢ７は、初期状態における各ノードの電圧レベルをＬレベル又はＨレベルに設定するためのものである。具体的には、ＣＢ２、ＣＢ４、ＣＢ６は、初期状態においてＮ３、Ｎ５、Ｎ８をＨレベルに設定する。またＣＢ３、ＣＢ５、ＣＢ７は、初期状態においてＮ４、Ｎ７、Ｎ９をＬレベルに設定する。これらのカップリングキャパシターは、ドレインとソースを共通接続したトランジスターで構成することができる。

以上説明したように、本実施形態のパワーオンリセット回路によれば、電源投入後の初期状態において、各ノードの電圧レベルをＬレベル又はＨレベルに確実に設定することができるから、ＶＤＤがゆっくりと立ち上がる場合であっても、リセット信号ＲＳＴを確実に出力することが可能になる。さらに２つのラッチ回路を設けることで、トランジスター特性のばらつきによるリセット期間の長さのばらつき（リセット解除のタイミングのばらつき）等を低減することが可能になる。その結果、集積回路装置（電子機器）において、パワーオンリセット処理を確実に実行することができるから、電源投入時の様々なトラブルを回避することなどが可能になる。

３．集積回路装置及び電子機器
図１０（Ａ）、図１０（Ｂ）に、本実施形態の電子回路及びパワーオンリセット回路を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１０（Ａ）、図１０（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１０（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、パワーオンリセット回路（ＰＯＲ）３００、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、検出回路６４０、無線回路６５０を含む。

パワーオンリセット回路（ＰＯＲ）３００は、電源投入時にリセット信号を集積回路装置６００の各回路に対して出力する。そして一定時間後にリセットを解除することで、集積回路装置６００の各回路が正常に動作することができる。なお、パワーオンリセット回路（ＰＯＲ）３００は、集積回路装置６００の外部に設けてもよい。

センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。

集積回路装置６００の検出回路は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。不揮発性記憶装置６３０は、本実施形態の記憶装置であって、電気的にデータの書き込み等が可能な記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。

図１０（Ｂ）の電子機器は、パワーオンリセット回路（ＰＯＲ）３００、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。

外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動パネル（Electrophoretic Display）などである。

集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。

なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また電子回路、パワーオンリセット回路、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＶＤＤ 第１の高電位電源電圧、ＶＩＮＴ 第２の高電位電源電圧、
ＶＳＳ 低電位電源電圧、ＸＡ１、ＸＡ２ 第１のグループの回路素子、
ＸＢ１、ＸＢ２ 第２のグループの回路素子、ＴＡ１ 第１のトランジスター、
ＮＷ１、ＮＷ２ 第１、第２のウェル、
１００ 電源出力回路、１１０ 放電回路、２００ 出力回路、
３００ パワーオンリセット回路、
６００ 集積回路装置、６１０ 処理部、６２０ 記憶部、６３０ 不揮発性記憶装置、
６４０ 検出回路、６５０ 無線回路、６６０ 外部Ｉ／Ｆ部、６７０ ドライバー、
７００ センサー、７１０ アンテナ、７２０ 外部デバイス、７３０ 電気光学パネル

Claims (7)

1. 第１の高電位電源電圧の供給ノードと第２のノードとの間に設けられ、そのゲートが低電位電源電圧に設定される第１のトランジスターと、
   第１のノードと前記第２のノードとの間に設けられる抵抗素子と、
   前記第１のノードと前記低電位電源電圧の供給ノードとの間に設けられるキャパシターと、
   前記第１のノードの電圧レベルが入力され、パワーオンリセット信号を出力する出力回路とを含み、
   前記出力回路は、
   前記第１のノードの電圧レベルが入力されるバッファー回路と、
   前記バッファー回路の出力信号をラッチする第１のラッチ回路とを含み、
   前記第１のラッチ回路は第１のインバーター及び第２のインバーターにより構成され、
   前記第１のインバーターには前記第１の高電位電源電圧が供給され、
   前記第２のインバーターには前記第２のノードの電圧が供給されることを特徴とするパワーオンリセット回路。
2. 請求項１において、
   前記第２のノードと前記第１のノードとの間に設けられ、
   リセット期間においてオフ状態になり、リセット解除後にオン状態になる第２のトランジスターを含むことを特徴とするパワーオンリセット回路。
3. 請求項２において、
   前記第１のトランジスターと前記第２のトランジスターとは、異なるウェルに形成されることを特徴とするパワーオンリセット回路。
4. 請求項１乃至３のいずれかにおいて、
   前記出力回路は、ソースに前記第１の高電位電源電圧が供給される第３のトランジスターを含み、
   前記第１のトランジスターと前記第３のトランジスターとは、同じウェルに形成されることを特徴とするパワーオンリセット回路。
5. 請求項１乃至４のいずれかにおいて、
   前記出力回路は、
   前記バッファー回路の出力信号をラッチする第２のラッチ回路をさらに含み、
   前記第２のラッチ回路は第３のインバーター及び第４のインバーターにより構成され、
   前記第３のインバーターには前記第２のノードの電圧が供給され、
   前記第４のインバーターには前記第１の高電位電源電圧が供給されることを特徴とするパワーオンリセット回路。
6. 請求項１乃至５のいずれかに記載のパワーオンリセット回路を含むことを特徴とする集積回路装置。
7. 請求項６に記載の集積回路装置を含むことを特徴とする電子機器。

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