JPH0753308Y2 - イニシャルクリア回路 - Google Patents
イニシャルクリア回路Info
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- JPH0753308Y2 JPH0753308Y2 JP1985160150U JP16015085U JPH0753308Y2 JP H0753308 Y2 JPH0753308 Y2 JP H0753308Y2 JP 1985160150 U JP1985160150 U JP 1985160150U JP 16015085 U JP16015085 U JP 16015085U JP H0753308 Y2 JPH0753308 Y2 JP H0753308Y2
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、集積回路に内蔵され、電源投入時に内部回路
を初期状態にするクリアパルスを発生するイニシャルク
リア回路に関する。
を初期状態にするクリアパルスを発生するイニシャルク
リア回路に関する。
（ロ）従来の技術 従来、LSI等に内蔵されるイニシャルクリア回路は、第
５図（ａ）あるいは第５図（ｂ）に示される如く形成さ
れている。第５図（ａ）では電源VDDと接地との間にコ
ンデンサ（１）とMOSFET（２）とが直列接続され、その
接続点（Ａ）がインバータ（３）の入力に接続される。
尚、図示はしていないが、インバータ（３）は、MOSFET
（２）と同様のトランジスタ構造である、Ｎチャンネル
型及びＰチャンネル型MOSFETを組み合わせて成り、MOSF
ET（２）及びインバータ（３）の電源は電源VDDで共通
となっている。MOSFET（２）はゲートが電源VDDに接続
されたＮチャンネル型のエンハンスメントトランジスタ
であり、そのオン抵抗は数ＭΩの抵抗値を有している。
従って、電源VDDが投入されると接続点（Ａ）の電位
は、電源電圧VDDからコンデンサ（１）とMOSFET（２）
の時定数に従って降下し、インバータ（３）のスレッシ
ョルド電圧Vtになるまでの期間、インバータ（３）の接
地レベルの出力がクリアパルスとして使用される。尚、
第５図（ｂ）はMOSFET（２）がＰチャンネル型のエンハ
ンスメントトランジスタの場合である。尚、第５図
（ａ）（ｂ）で、電源VDDが投入されてから定常状態と
なるまでの過渡期に於いて、MOSFET（２）のオン抵抗
は、電源VDDが上昇するに従い、大きい値から小さくな
る特性を有している。また、クリアパルスINTを発生す
るインバータ（３）も、MOSFET（２）と同様のトランジ
スタ構造を用いており、即ちMOSFET（２）もインバータ
（３）も電源VDDの大きさに応じて動作する。具体的に
は、MOSFET（２）が十分な動作状態となった時、インバ
ータ（３）も十分な動作状態となり、MOSFET（２）及び
インバータ（３）の動作は連動している。こういった特
性があるにも関わらず、MOSFET（２）に代えて高抵抗値
の抵抗体を用いると、以下に示す問題を生する。即ち、
MOSFET（２）及び抵抗体は、各々抵抗値を持たせる為の
構造が異なる為、異なる抵抗特性を有する。具体的に
は、過渡期の所定の電源VDDに於いて、抵抗体の抵抗値
はMOSFET（２）のオン抵抗に比べて小さく、コンデンサ
（１）はMOSFET（２）を用いる場合に比べて速く充電動
作を行ってしまい、Ａ点の電圧がMOSFET（２）を用いる
場合に比べて速くインバータ（３）のスレッショルド電
圧Vtにまで降下してしまう。一方、この時点に於いて、
インバータ（３）を構成するMOSFETは十分な動作状態に
至っておらず、こうした不安定な状態にあるMOSFETから
成るインバータ（３）に該インバータ（３）のスレッシ
ョルド電圧Vtを切るＡ点電圧が印加されても、確実なク
リアパルスINTを得ることはできない。そこで、確実な
クリアパルスINTを得る為に、単なる抵抗体を用いるこ
となく、MOSFET（２）を使用しそのオン抵抗を利用して
いる。
５図（ａ）あるいは第５図（ｂ）に示される如く形成さ
れている。第５図（ａ）では電源VDDと接地との間にコ
ンデンサ（１）とMOSFET（２）とが直列接続され、その
接続点（Ａ）がインバータ（３）の入力に接続される。
尚、図示はしていないが、インバータ（３）は、MOSFET
（２）と同様のトランジスタ構造である、Ｎチャンネル
型及びＰチャンネル型MOSFETを組み合わせて成り、MOSF
ET（２）及びインバータ（３）の電源は電源VDDで共通
となっている。MOSFET（２）はゲートが電源VDDに接続
されたＮチャンネル型のエンハンスメントトランジスタ
であり、そのオン抵抗は数ＭΩの抵抗値を有している。
従って、電源VDDが投入されると接続点（Ａ）の電位
は、電源電圧VDDからコンデンサ（１）とMOSFET（２）
の時定数に従って降下し、インバータ（３）のスレッシ
ョルド電圧Vtになるまでの期間、インバータ（３）の接
地レベルの出力がクリアパルスとして使用される。尚、
第５図（ｂ）はMOSFET（２）がＰチャンネル型のエンハ
ンスメントトランジスタの場合である。尚、第５図
（ａ）（ｂ）で、電源VDDが投入されてから定常状態と
なるまでの過渡期に於いて、MOSFET（２）のオン抵抗
は、電源VDDが上昇するに従い、大きい値から小さくな
る特性を有している。また、クリアパルスINTを発生す
るインバータ（３）も、MOSFET（２）と同様のトランジ
スタ構造を用いており、即ちMOSFET（２）もインバータ
（３）も電源VDDの大きさに応じて動作する。具体的に
は、MOSFET（２）が十分な動作状態となった時、インバ
ータ（３）も十分な動作状態となり、MOSFET（２）及び
インバータ（３）の動作は連動している。こういった特
性があるにも関わらず、MOSFET（２）に代えて高抵抗値
の抵抗体を用いると、以下に示す問題を生する。即ち、
MOSFET（２）及び抵抗体は、各々抵抗値を持たせる為の
構造が異なる為、異なる抵抗特性を有する。具体的に
は、過渡期の所定の電源VDDに於いて、抵抗体の抵抗値
はMOSFET（２）のオン抵抗に比べて小さく、コンデンサ
（１）はMOSFET（２）を用いる場合に比べて速く充電動
作を行ってしまい、Ａ点の電圧がMOSFET（２）を用いる
場合に比べて速くインバータ（３）のスレッショルド電
圧Vtにまで降下してしまう。一方、この時点に於いて、
インバータ（３）を構成するMOSFETは十分な動作状態に
至っておらず、こうした不安定な状態にあるMOSFETから
成るインバータ（３）に該インバータ（３）のスレッシ
ョルド電圧Vtを切るＡ点電圧が印加されても、確実なク
リアパルスINTを得ることはできない。そこで、確実な
クリアパルスINTを得る為に、単なる抵抗体を用いるこ
となく、MOSFET（２）を使用しそのオン抵抗を利用して
いる。
また、抵抗体のみでMOSFET（２）のオン抵抗と同様の高
抵抗値を作ろうとしても、実際はMOSFET（２）を設けた
場合と同様の抵抗特性は得られないが、仮に同一の高抵
抗値を抵抗体で集積回路内に作り込むと、高抵抗ポリシ
リコン等の材質を使用しなければならず、集積回路の規
模がMOSFET（２）を集積回路上に作り込む場合に比べて
非常に大型化してしまい、集積回路の小型化という点か
ら見ても非常に不利である。故に、上記したMOSFET
（２）を用いるのである。
抵抗値を作ろうとしても、実際はMOSFET（２）を設けた
場合と同様の抵抗特性は得られないが、仮に同一の高抵
抗値を抵抗体で集積回路内に作り込むと、高抵抗ポリシ
リコン等の材質を使用しなければならず、集積回路の規
模がMOSFET（２）を集積回路上に作り込む場合に比べて
非常に大型化してしまい、集積回路の小型化という点か
ら見ても非常に不利である。故に、上記したMOSFET
（２）を用いるのである。
第５図（ａ）及び（ｂ）に示されたようなイニシャルク
リア回路は、特開昭57-4616号公報にも記載されてい
る。
リア回路は、特開昭57-4616号公報にも記載されてい
る。
（ハ）考案が解決しようとする問題点 ところが第５図（ａ）及び（ｂ）に示されたイニシャル
クリア回路では、電源にノイズ等が発生すると誤動作
し、不必要にクリアパルスを発生してしまうことがあっ
た。その誤動作のメカニズムを第５図（ａ）及び第６図
を参照して説明する。
クリア回路では、電源にノイズ等が発生すると誤動作
し、不必要にクリアパルスを発生してしまうことがあっ
た。その誤動作のメカニズムを第５図（ａ）及び第６図
を参照して説明する。
第６図に示される如く、電源VDDが定常電圧まで立ち上
がり集積回路の内部回路が通常動作している時に、電源
VDDに負方向のαＶのパルスノイズが発生すると、コン
デンサ（１）の電源側の電位がVDDからαＶだけ下降す
る為、コンデンサ（１）の特性により、コンデンサ
（１）の非電源側の接続点（Ａ）の電位は、接地から瞬
時に−αＶまで下降しようとする。この動作において、
コンデンサ（１）の両端電圧はVDDのまま不変であり、
即ち電荷の移動がない為に、コンデンサ（１）は単にα
Ｖだけ両端電圧をシフトしただけであり、充放電動作は
行っていない。ところで、MOSFET（２）のドレインとサ
ブストレートで形成されるPN接合による寄生ダイオード
（４）が接続点（Ａ）電位の下降により順方向にバイア
スされて導通し、接地からダイオード（４）を介してコ
ンデンサ（１）の非接地側に充電電流が流れ、接続点
（Ａ）の電位は、約−0.7ボルト（寄生ダイオード
（４）の順方向電圧）にクリップされ、−αＶまでの下
降は阻止される。次に、電源VDDのノイズが削減し、電
源がVDDに復帰すると、コンデンサ（１）の電源側電位
がαＶだけ上昇した為、接続点（Ａ）の電位は−0.7Vか
ら同じくαＶだけ上昇してα−0.7Vとなる。この際も、
コンデンサ（１）の両端電圧は変わらず、単にαＶシフ
トされただけで電荷の移動はないので、コンデンサ
（１）は充放電動作を行ったりはしていない。その後、
MOSFET（２）によりコンデンサ（１）の充電電荷が放電
されるが、MOSFET（２）のオン抵抗は数ＭΩと大きいた
め、接続点（Ａ）の電位がα−0.7Vから下降するまでの
時間が長くなる。従って、接続点（Ａ）の電位がインバ
ータ（３）のスレッショルド電圧Vtより大きくなってい
る期間、接地レベルのクリアパルスINTが出力されるこ
とになる。
がり集積回路の内部回路が通常動作している時に、電源
VDDに負方向のαＶのパルスノイズが発生すると、コン
デンサ（１）の電源側の電位がVDDからαＶだけ下降す
る為、コンデンサ（１）の特性により、コンデンサ
（１）の非電源側の接続点（Ａ）の電位は、接地から瞬
時に−αＶまで下降しようとする。この動作において、
コンデンサ（１）の両端電圧はVDDのまま不変であり、
即ち電荷の移動がない為に、コンデンサ（１）は単にα
Ｖだけ両端電圧をシフトしただけであり、充放電動作は
行っていない。ところで、MOSFET（２）のドレインとサ
ブストレートで形成されるPN接合による寄生ダイオード
（４）が接続点（Ａ）電位の下降により順方向にバイア
スされて導通し、接地からダイオード（４）を介してコ
ンデンサ（１）の非接地側に充電電流が流れ、接続点
（Ａ）の電位は、約−0.7ボルト（寄生ダイオード
（４）の順方向電圧）にクリップされ、−αＶまでの下
降は阻止される。次に、電源VDDのノイズが削減し、電
源がVDDに復帰すると、コンデンサ（１）の電源側電位
がαＶだけ上昇した為、接続点（Ａ）の電位は−0.7Vか
ら同じくαＶだけ上昇してα−0.7Vとなる。この際も、
コンデンサ（１）の両端電圧は変わらず、単にαＶシフ
トされただけで電荷の移動はないので、コンデンサ
（１）は充放電動作を行ったりはしていない。その後、
MOSFET（２）によりコンデンサ（１）の充電電荷が放電
されるが、MOSFET（２）のオン抵抗は数ＭΩと大きいた
め、接続点（Ａ）の電位がα−0.7Vから下降するまでの
時間が長くなる。従って、接続点（Ａ）の電位がインバ
ータ（３）のスレッショルド電圧Vtより大きくなってい
る期間、接地レベルのクリアパルスINTが出力されるこ
とになる。
一方、接地に正方向のノイズが発生した場合でも同様の
動作によって誤動作する。
動作によって誤動作する。
（ニ）問題点を解決するための手段 本考案の特徴とするところは、電源電圧間にコンデンサ
とMOSFETとが直列接続され、該接続点から、前記MOSFET
と電源が共通であると共にMOSFET組み合わせて成るイン
バータを介してパルス出力を売るイニシャルクリア回路
に於いて、前記コンデンサと前記MOSFETの間に高抵抗の
抵抗体を直列接続し、該抵抗体と前記コンデンサの接続
点から前記インバータを介してパルス出力を取り出すと
共に、前記抵抗体は、前記電源電圧がイニシャルクリア
後の回路の通常動作中にノイズによって変動した時に、
前記コンデンサ及び前記抵抗体の接続点電圧が前記イン
バータのスレッシヨルド電圧に達しない様に、前記MOSF
ETのドレインに形成される寄生ダイオードを流れる電流
を制限する値に設定されている点である。
とMOSFETとが直列接続され、該接続点から、前記MOSFET
と電源が共通であると共にMOSFET組み合わせて成るイン
バータを介してパルス出力を売るイニシャルクリア回路
に於いて、前記コンデンサと前記MOSFETの間に高抵抗の
抵抗体を直列接続し、該抵抗体と前記コンデンサの接続
点から前記インバータを介してパルス出力を取り出すと
共に、前記抵抗体は、前記電源電圧がイニシャルクリア
後の回路の通常動作中にノイズによって変動した時に、
前記コンデンサ及び前記抵抗体の接続点電圧が前記イン
バータのスレッシヨルド電圧に達しない様に、前記MOSF
ETのドレインに形成される寄生ダイオードを流れる電流
を制限する値に設定されている点である。
（ホ）作用 上述の手段によれば、電源が負方向に変化するノイズが
発生した場合、コンデンサと抵抗体の接続点の電位は、
電源の変化分だけ負の電圧に低下する。このとき、接地
からMOSFETに形成される寄生ダイオード及び抵抗体を介
してコンデンサに充電電流が流れようとするが、抵抗体
が高抵抗値であるため、その充電電流を流す時定数が大
きくなり、電源ノイズが消減するまでにはコンデンサと
抵抗体の接続点の電位は、寄生ダイオードによってクラ
ンプされず、ノイズが消減したときにインバータのスレ
ッショルド電圧Vtを超える値にならない。これによりイ
ンバータからクリアパルスが発生されるのが防止され
る。
発生した場合、コンデンサと抵抗体の接続点の電位は、
電源の変化分だけ負の電圧に低下する。このとき、接地
からMOSFETに形成される寄生ダイオード及び抵抗体を介
してコンデンサに充電電流が流れようとするが、抵抗体
が高抵抗値であるため、その充電電流を流す時定数が大
きくなり、電源ノイズが消減するまでにはコンデンサと
抵抗体の接続点の電位は、寄生ダイオードによってクラ
ンプされず、ノイズが消減したときにインバータのスレ
ッショルド電圧Vtを超える値にならない。これによりイ
ンバータからクリアパルスが発生されるのが防止され
る。
（ヘ）実施例 第１図は本考案の実施例を示す回路図である。電源VDD
と接地VSSとの間には、コンデンサ（５）、抵抗体
（６）、及び、MOSFET（７）が直列接続され、コンデン
サ（５）と抵抗体（６）の接続点（Ａ）はインバータ
（８）の入力に接続される。尚、図示はしていないが、
インバータ（８）は、第５図（ａ）（ｂ）と同様に、Ｐ
チャンネル型及びＮチャンネル型MOSFETから成り、MOSF
ET（７）及びインバータ（８）の電源は電源VDDで共通
とされている。MOSFET（７）を設ける理由も従来の技術
と同様である。MOSFET（７）はＮチャンネル型のエンハ
ンスメントトランジスタであり、そのゲートは電源VDD
に接続され、オン抵抗が数ＭΩになるようトランジスタ
サイズが設計される。コンデンサ（５）は周知のMOS容
量によって集積回路内に形成され、一方、抵抗体（６）
は1MΩから数十ＭΩ程度の高抵抗値を有するものであ
り、接地から順方向となるような寄生ダイオードの形成
されない構造とする。例えば、高抵抗ポリシリコンが好
適であるが、本実施例の如く、ＮチャンネルのMOSFET
（７）の場合には、電源VDDにバイアスされるＮ型領域
内に、拡散あるいはイオンインプラによって形成された
Ｐ型抵抗層、あるいは、デプレッション型のＰチャンネ
ルMOSFETによって抵抗体（６）を形成しても良い。
と接地VSSとの間には、コンデンサ（５）、抵抗体
（６）、及び、MOSFET（７）が直列接続され、コンデン
サ（５）と抵抗体（６）の接続点（Ａ）はインバータ
（８）の入力に接続される。尚、図示はしていないが、
インバータ（８）は、第５図（ａ）（ｂ）と同様に、Ｐ
チャンネル型及びＮチャンネル型MOSFETから成り、MOSF
ET（７）及びインバータ（８）の電源は電源VDDで共通
とされている。MOSFET（７）を設ける理由も従来の技術
と同様である。MOSFET（７）はＮチャンネル型のエンハ
ンスメントトランジスタであり、そのゲートは電源VDD
に接続され、オン抵抗が数ＭΩになるようトランジスタ
サイズが設計される。コンデンサ（５）は周知のMOS容
量によって集積回路内に形成され、一方、抵抗体（６）
は1MΩから数十ＭΩ程度の高抵抗値を有するものであ
り、接地から順方向となるような寄生ダイオードの形成
されない構造とする。例えば、高抵抗ポリシリコンが好
適であるが、本実施例の如く、ＮチャンネルのMOSFET
（７）の場合には、電源VDDにバイアスされるＮ型領域
内に、拡散あるいはイオンインプラによって形成された
Ｐ型抵抗層、あるいは、デプレッション型のＰチャンネ
ルMOSFETによって抵抗体（６）を形成しても良い。
抵抗体（６）は、電源VDDがノイズの影響を受けて−α
Ｖまで下降した時に、接続点（Ａ）の電位が寄生ダイオ
ード（９）の導通により−0.7ボルトにクリップされる
のを防止するものである。つまり、コンデンサ（５）及
び抵抗体（６）で時定数の大きい時定数回路を構成し、
接地から接続点（Ａ）に向けて流れる寄生ダイオード
（９）の充電電流を極めて小さくし、電源がVDDから−
αＶだけ下降した時に、接続点（Ａ）の電位も接地から
−αＶ付近まで下降できる様に配置されたものである。
Ｖまで下降した時に、接続点（Ａ）の電位が寄生ダイオ
ード（９）の導通により−0.7ボルトにクリップされる
のを防止するものである。つまり、コンデンサ（５）及
び抵抗体（６）で時定数の大きい時定数回路を構成し、
接地から接続点（Ａ）に向けて流れる寄生ダイオード
（９）の充電電流を極めて小さくし、電源がVDDから−
αＶだけ下降した時に、接続点（Ａ）の電位も接地から
−αＶ付近まで下降できる様に配置されたものである。
第２図は、第１図に示されたイニシャルクリア回路に於
いて、電源VDDが定常電圧まで立ち上がり集積回路の内
部回路が通常動作している時に、電源VDDに負電圧方向
にαＶのノイズが発生した時の動作を示す波形図であ
る。第２図の如く、電源VDDに負方向にαＶのノイズが
発生すると、コンデンサ（５）の電源側の電位がαＶだ
け下降する為、これに伴って、接続点（Ａ）の電位は接
地から−αＶまで下降する。この動作において、コンデ
ンサ（５）の両端電圧はVDDのまま不変であり、電荷の
移動がない為に単に両端電圧がαＶだけ下方にシフトし
ただけであり、コンデンサ（５）は充放電動作は行って
いない。この時、MOSFET（７）のドレインに形成される
寄生ダイオード（９）及び抵抗体（６）を介して接地か
らコンデンサ（５）の接続点（Ａ）側に充電電流が流れ
ようとするが、コンデンサ（５）及び抵抗体（６）の時
定数が大きい為、この充電電流は非常に小さく、接続点
（Ａ）の電位は微少にβＶ上昇するだけで−αＶの電位
はほとんど上昇しない。そして、電源のノイズが消減し
て電源がVDDに復帰すると、コンデンサ（５）の電源側
の電位がαＶだけ上昇する為、これに伴って、コンデン
サ（５）の非電源側の接続点（Ａ）の電位もαＶだけ上
昇し、接続点（Ａ）の電位は＋βＶとなる。この電源復
帰時のコンデンサ（５）の動作において、コンデンサ
（５）の両端電圧は変わらず単に両端電圧がαＶだけ上
方にシフトしただけであって電荷の移動ない為、コンデ
ンサ（５）は充放電動作を行ったりはしていない。この
＋βＶは、ノイズの期間に対してコンデンサ（５）と抵
抗体（６）の時定数が大きいため、インバータ（８）の
スレッショルド電圧Vtを超えることはない。従って、イ
ンバータ（８）の出力INTは、ノイズが発生しても電源V
DDレベルを保持しており、クリアパルスとはならない。
尚、第１図に示されたイニシャルクリア回路は、接地に
正電圧のノイズが発生しても同様の動作を行う。
いて、電源VDDが定常電圧まで立ち上がり集積回路の内
部回路が通常動作している時に、電源VDDに負電圧方向
にαＶのノイズが発生した時の動作を示す波形図であ
る。第２図の如く、電源VDDに負方向にαＶのノイズが
発生すると、コンデンサ（５）の電源側の電位がαＶだ
け下降する為、これに伴って、接続点（Ａ）の電位は接
地から−αＶまで下降する。この動作において、コンデ
ンサ（５）の両端電圧はVDDのまま不変であり、電荷の
移動がない為に単に両端電圧がαＶだけ下方にシフトし
ただけであり、コンデンサ（５）は充放電動作は行って
いない。この時、MOSFET（７）のドレインに形成される
寄生ダイオード（９）及び抵抗体（６）を介して接地か
らコンデンサ（５）の接続点（Ａ）側に充電電流が流れ
ようとするが、コンデンサ（５）及び抵抗体（６）の時
定数が大きい為、この充電電流は非常に小さく、接続点
（Ａ）の電位は微少にβＶ上昇するだけで−αＶの電位
はほとんど上昇しない。そして、電源のノイズが消減し
て電源がVDDに復帰すると、コンデンサ（５）の電源側
の電位がαＶだけ上昇する為、これに伴って、コンデン
サ（５）の非電源側の接続点（Ａ）の電位もαＶだけ上
昇し、接続点（Ａ）の電位は＋βＶとなる。この電源復
帰時のコンデンサ（５）の動作において、コンデンサ
（５）の両端電圧は変わらず単に両端電圧がαＶだけ上
方にシフトしただけであって電荷の移動ない為、コンデ
ンサ（５）は充放電動作を行ったりはしていない。この
＋βＶは、ノイズの期間に対してコンデンサ（５）と抵
抗体（６）の時定数が大きいため、インバータ（８）の
スレッショルド電圧Vtを超えることはない。従って、イ
ンバータ（８）の出力INTは、ノイズが発生しても電源V
DDレベルを保持しており、クリアパルスとはならない。
尚、第１図に示されたイニシャルクリア回路は、接地に
正電圧のノイズが発生しても同様の動作を行う。
第３図は本考案の他の実施例を示す回路図であり、MOSF
ET（10）がＰチャンネル型の場合である。この場合に、
抵抗体（11）は高抵抗ポリシリコンが良いことはもちろ
んであるが、接地電位にバイアスされるＰ型領域内に拡
散あるいはイオンインプラで形成されたＮ型抵抗層、あ
るいは、デプレッション型のＮチャンネルMOSFETによっ
ても形成できる。ノイズに対する動作は第１図に示され
た実施例と同じである。
ET（10）がＰチャンネル型の場合である。この場合に、
抵抗体（11）は高抵抗ポリシリコンが良いことはもちろ
んであるが、接地電位にバイアスされるＰ型領域内に拡
散あるいはイオンインプラで形成されたＮ型抵抗層、あ
るいは、デプレッション型のＮチャンネルMOSFETによっ
ても形成できる。ノイズに対する動作は第１図に示され
た実施例と同じである。
また、第４図は本考案の更に他の実施例を示す回路図で
あり、電源VDDと接地間に、Ｐチャンネル型のMOSFET（1
0）とコンデンサ（11）を直列接続し、更に、コンデン
サ（12）と抵抗体（13）とＮチャンネル型のMOSFET（1
4）とを直列接続し、コンデンサ（11）とMOSFET（10）
の接続点をMOSFET（14）のゲートに接続し、コンデンサ
（12）と抵抗体（13）の接続点をインバータ（15）の入
力に接続したものである。ここで、MOSFET（10）とコン
デンサ（11）は、この時定数によって電源VDDが投入さ
れたとき、次段のMOSFET（14）をオンさせるまでの時間
を遅延し、全体としてのクリアパルス期間を長くするも
のである。この回路に於いても、抵抗体（13）の作用に
より、電源VDDあるいは接地に発生するノイズによっ
て、コンデンサ（12）への充電による電荷の変化、即
ち、コンデンサ（12）の両端の電圧変化が微少に抑制さ
れるため、インバータ（15）の出力からクリアパルスが
出力されるのが防止される。
あり、電源VDDと接地間に、Ｐチャンネル型のMOSFET（1
0）とコンデンサ（11）を直列接続し、更に、コンデン
サ（12）と抵抗体（13）とＮチャンネル型のMOSFET（1
4）とを直列接続し、コンデンサ（11）とMOSFET（10）
の接続点をMOSFET（14）のゲートに接続し、コンデンサ
（12）と抵抗体（13）の接続点をインバータ（15）の入
力に接続したものである。ここで、MOSFET（10）とコン
デンサ（11）は、この時定数によって電源VDDが投入さ
れたとき、次段のMOSFET（14）をオンさせるまでの時間
を遅延し、全体としてのクリアパルス期間を長くするも
のである。この回路に於いても、抵抗体（13）の作用に
より、電源VDDあるいは接地に発生するノイズによっ
て、コンデンサ（12）への充電による電荷の変化、即
ち、コンデンサ（12）の両端の電圧変化が微少に抑制さ
れるため、インバータ（15）の出力からクリアパルスが
出力されるのが防止される。
（ト）考案の効果 上述の如く本考案によれば、電源あるいは接地に発生す
るノイズに対して不要にクリアパルスが出力されるのが
防止されるので、信頼性の高いイニシャルクリア回路が
得られる利点を有している。
るノイズに対して不要にクリアパルスが出力されるのが
防止されるので、信頼性の高いイニシャルクリア回路が
得られる利点を有している。
第１図は本考案の実施例を示す回路図、第２図は第１図
に示された実施例の動作を示す波形図、第３図及び第４
図は本考案の他の実施例を示す回路図、第５図（ａ）及
び（ｂ）は従来例を示す回路図、第６図は従来の動作を
示す波形図である。 主な図番の説明 （５）……コンデンサ、（６）……抵抗体、（７）……
MOSFET、（８）……インバータ。
に示された実施例の動作を示す波形図、第３図及び第４
図は本考案の他の実施例を示す回路図、第５図（ａ）及
び（ｂ）は従来例を示す回路図、第６図は従来の動作を
示す波形図である。 主な図番の説明 （５）……コンデンサ、（６）……抵抗体、（７）……
MOSFET、（８）……インバータ。
Claims (1)
- 【請求項１】電源電圧間にコンデンサとMOSFETとが直列
接続され、該接続点から、前記MOSFETと電源が共通であ
ると共にMOSFETを組み合わせて成るインバータを介して
パルス出力を得るイニシャルクリア回路に於いて、前記
コンデンサと前記MOSFETの間に高抵抗の抵抗体を直列接
続し、該抵抗体と前記コンデンサの接続点から前記イン
バータを介してパルス出力を取り出すと共に、前記抵抗
体は、前記電源電圧がイニシャルクリア後の回路の通常
動作中にノイズによって変動した時に、前記コンデンサ
及び前記抵抗体の接続点電圧が前記インバータのスレッ
シヨルド電圧に達しない様に、前記MOSFETのドレインに
形成される寄生ダイオードを流れる電流を制限する値に
設定されたことを特徴とするイニシャルクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985160150U JPH0753308Y2 (ja) | 1985-10-18 | 1985-10-18 | イニシャルクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985160150U JPH0753308Y2 (ja) | 1985-10-18 | 1985-10-18 | イニシャルクリア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6268336U JPS6268336U (ja) | 1987-04-28 |
| JPH0753308Y2 true JPH0753308Y2 (ja) | 1995-12-06 |
Family
ID=31085261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985160150U Expired - Lifetime JPH0753308Y2 (ja) | 1985-10-18 | 1985-10-18 | イニシャルクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0753308Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5533156B2 (ja) * | 2010-04-06 | 2014-06-25 | セイコーエプソン株式会社 | パワーオンリセット回路、集積回路装置及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57116425A (en) * | 1981-01-09 | 1982-07-20 | Toshiba Corp | Power-on resetting circuit |
-
1985
- 1985-10-18 JP JP1985160150U patent/JPH0753308Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6268336U (ja) | 1987-04-28 |
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