JPS636918A - Ｃｍｏｓ−入力回路 - Google Patents

Ｃｍｏｓ−入力回路

Info

Publication number
JPS636918A
JPS636918A JP62153576A JP15357687A JPS636918A JP S636918 A JPS636918 A JP S636918A JP 62153576 A JP62153576 A JP 62153576A JP 15357687 A JP15357687 A JP 15357687A JP S636918 A JPS636918 A JP S636918A
Authority
JP
Japan
Prior art keywords
transistor
input
inverter
cmos
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62153576A
Other languages
English (en)
Inventor
リチャード・シー・フォス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS636918A publication Critical patent/JPS636918A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＣＭ　ＯＳ−入力回路に関するものである。
ＣＭＯ５−入力回路の使用は、斯種の回路が集積回路に
極めて頻繁に用いられるので増加の一途を辿っている。
斯種回路の集積化密度が高くなり、従ってデバイスの幾
何学的構成が小さくなると、重要なパラメータがばらつ
き始める。大地と給電ラインに流れる大電流によって誘
起される雑音は、□ロジック（例えばＴＴＬロジック）
の１及び０レベルの検出を困難にしている。そこで、人
カスイツチング役のスレッショールドレベルを確実に制
御することが特に所望されている。
ＣＭＯＳインバータの入力スレッショールドスイッチン
グレベルがＣＭＯＳデバイスの特性公差にほぼ無関係と
なるように、ＣＭＯＳインバータを正及び負の回路給電
端子によりバイアスする如き幾っがの解決策が提案され
ている（英国特許出願２１３３２４２Ａ）。
この場合のバイアス手段はＰ及びＮチャネルトランジス
タを具えており、Ｐチャネルトランジスタはインバータ
のＮチャネルトランジスタと負の給電端子との間に接続
し、またＮチャネルトランジスタはインバータのＰチャ
ネルトランジスタと正の給電端子との間に接続する。バ
イアス用のＰチャネル及びＮチャネルトランジスタのゲ
ートは、それぞれ負及び正の給電端子に接続する。斯か
る従来のＣＭＯＳ−入力回路は、トランジスタの特性に
ほぼ無関係なスイッチングスレッショールドを有するが
、この入力回路には幾つかの欠点がある。
特に、追加のトランジスタ、とりわけＰチャネルトラン
ジスタの使用により、回路を集積化すべき半導体チップ
における回路面積が大きくなる。さらに、バイアス用の
トランジスタを用いることによって、インパークのＮ形
トランジスタにＰ形トランジスタのスレッショールドに
等しいオフセットが加わり、かつインバータのＰ形トラ
ンジスタにＮ形トランジスタのスレッショールドに等し
いオフセットが加わるため、従来の入力回路はＴＴＬレ
ベルの入力信号用及び低い電源電圧（例えば２〜２．５
ボルト）での使用には不適切である。
本発明の目的はＰ−チャネルトランジスタの特性にほぼ
総体的に不感応で、しかもＴＴＬ　レベルの入力信号に
極めて好適で、かつ低い供給電圧で使用することのでき
るＣ　Ｍ　ＯＳ−入力回路を提供することにある。
本発明はＰＭＯＳスイッチトランジスタの導電チャネル
を出力ノードと第１給電端子との間にてＮＭＯＳ負荷ト
ランジスタ手段に直列に接続した入力ＣＭＯＳインバー
タを具えているＣＭＯＳ−入力回路において、前記Ｐ　
Ｍ　［Ｉ　Ｓスイッチトランジスタが導通ずる際に、前
記Ｎ　）１０　Ｓ負荷トランジスタ手段が実質上負荷電
流を規定するようにしたことを特徴とする。
ＮＭＯＳ負荷トランジスタ手段は負荷電流を規定する主
要素子である。入力インバータのｐｓ＋ｏｓ＋−ランジ
スタはスイッチとして作用するだけであり、負荷電流に
は影響を及ぼさない。従って、下降縁のトリップ点は、
入力インバータのＮＭＯＳ）ランジスクに対して比がと
られる単なるＮＭＯＳトランジスタ負荷（エンハンスメ
ントトランジスタ）を本来どんなものとするかによって
設定される。そのトリップ点は基礎ＭＯ３回路の教科書
に記載されているように、簡単に概算することができる
。
本発明によるＣ　Ｍ　ＯＳ入力回路の他の例では、前記
入力インバータのＮＭＯＳ）ランジスクを池のＮＭＯＳ
）ランジスタを介して第２給電端子に接続し、前記他の
ＮＭＯＳ）ランジスタのゲートを入力インバータの入力
端子に接続し、入力インバータの前記ＮＭＯＳトランジ
スタと前記他のＮＭＯＳトランジスタとのノードを帰還
トランジスタデバイスを介して第１給電端子に接続して
、該帰還トランジスタデバイスを前記入力インバータの
出力信号によって制御するようにする。この例のＣＭ　
ＯＳ−入力回路はシュミットトリガ回路であり、これは
本来ヒステリシスを呈し、しかも回路を入力信号におけ
る雑音及び過渡電流により電源に導入される電圧バンプ
に対して殆ど不感応にする。
さらに本発明の他の好適例では、前記入力インバータの
出力端子を第１インバータ回路の入力端子に接続し、該
第１インバータ回路の出力端子を第２インパーク回路の
入力端子に接続し、該第２インバータ回路の出力端子を
帰還トランジスタデバイスの制御入力端子に接続する。
この場合には、シュミットトリガの帰還トランジスタデ
バイスを、シュミットトリガの慣例の出力点によって直
接制御するのではなく、２個直列に接続したインバータ
の出力によって制御するのであって、これらのインバー
タをつぎの２つの理由のためにシュミットトリガの慣例
の出力端子における出力信号によって制御せしめる。即
ち、上記理由の（１）は、第１給電端子における電圧バ
ンプは立上り縁のスレッショールド点を通常高める割合
よりも高く慣例の出力ノード（この出力ノードにおける
容量性コンデンサ）を充電することができると云うこと
にあり、理由の（２）は帰還トランジスタ手段を完全な
ロジックスイング（ｌｏｇｉｃ　ｓｗｉｎｇ）で駆動さ
せるようにすると、立上り縁のトリップ点は他のＮＭＯ
Ｓｌ−ランジスタと帰還トランジスタ手段のＷ／Ｌ比か
ら容易に概算されると云うことにある。
以下図面を参照して本発明を実施例につき説明する。
第１図に示す本発明による原理的なＣＭＯＳ−入力回路
１は、ＰＭＯ３トランジスタＰ１、ＮＭ［ｌＳ　トラン
ジスタＮ１及びＮＭＯＳ）ランジスタ負荷りを具えてい
る。
回路ユは第１給電端子Ｖ。。（例えば５Ｖ）　　と第２
給電端子Ｖｓｓ　（ＯＶ）との間に接続する。ＰＩ、Ｉ
Ｏｓ　トランジスタＰ１とＮＭＯＳ）ランジスタＮ１は
入力インバータを構成し、これらトランジスタのゲート
は入力端子ＩＮに接続する。ＮＭＯＳｌ−ランジスタ負
荷りはダイオード接続とし、これを第１給電端子ＶＣＣ
と回路１の出力端子０との間にてＰＭＯＳトランジスタ
Ｐ１の導電チャネルに直列に接続する。ＣＭＯＳ−回路
では出力端子（０）に僅かの容量性の負荷（ＣＬ）があ
る。
特性がＰＭＯＳトランジスタの特性に無関係か、又はほ
ぼ無関係となるＣ　Ｍ　ＯＳ−入力回路を実現するため
には、ＰＭＯＳトランジスタＰ１がスイッチ・オンされ
る場合に、ＮＭＯ９ｌ−ランジスタ負荷りが回路ユに流
れる負荷電流（この電流は容量性負荷ＣＬを充電する負
荷電流でもあり得る）を決定するか、又は入力１Ｎにお
ける電圧が「高」レベルにあり、この電圧がトランジス
タＮ１を導通させる場合に、負荷電流が入力ＩＮにおけ
る不十分な「高」レベル（例えばＴＴＬの「高」レベル
は２．８ｖで、ｖｃｃは５Ｖである〉のためにトランジ
スタＰ１が（完全に）遮断されない場合における定常電
流となり得るようにＮＭＯＳ）ランジスタ負荷を設計す
る。図示の回路ユにおけるＰＭＯＳトランジスタＰ１は
スイッチとして作用するだけである。
第２図には本発明によるＣＭＯＳ−入力回路）の好適例
を示しである。この入力回路１はシュミットトリガ回路
刊と、第１及び第２インバータ迎、並を具えており、こ
れらはいずれも第１給電端子ＶＣＣと第２給電端子ＶＳ
Ｓに接続する。シュミットトリガ回路１０は、実際上第
１図に示した回路と同じ種類の回路を構成するＰ）、Ｉ
Ｏｓ　トランジスタ５、Ｎ！ＪＯ３）ランジスタ負荷４
及びＮＭＯＳトランジスタ２を有している入力インバー
タを具えている。Ｎ　Ｍ　ＯＳトランジスタ２はＮ！、
＋Ｏ５トランジスタ１を介して第２給電端子ＶＳＳに接
続する。トランジスタ２のドレインは２個直列に接続し
たトランジスタ３及び１２を介して第１給電端子ＶＣＣ
に接続し、トランジスタ３及び１２のゲートはく後に説
明する理由のために）インバータ、四の出力端子０２に
接続する。なお、標準のシュミットトリガ回路では、こ
れら回路の出力端子（第２図ではノード２１）を帰還ト
ランジスタデバイス（第２図ではトランジスタ３と１２
）のゲートに接続する。
第２図に示したような回路２は、ＴＴＬ　レベル入力信
号用に極めて好適に作ることかできる。本発明によるＴ
ＴＬ　’として好適な回路ｌの各トランジスタは、例え
ばつぎのようなＷ／Ｌ（チャネルの幅／長さ）寸法を有
している。
トランジスタ番号　　Ｗ／Ｌ　（μｍ）ｌ）ランジスタ
番号　　Ｗ／Ｌ（μｍ）１　　　　　　　５０／１．６
　　１　　　　　　７　　　　　　　　　１０／１．２
２　　　　　　　５０／１．６　　１　　　　　　８　
　　　　　　　　２０／１．４３　　　　　　　３／ｌ
、６１　　　　　　９　　　　　　　　　２０／１．４
４　　　　　　　　３／１．６　　１　　　　　１０　
　　　　　　　　８０／１．４５　　　　　　　２０／
１．４　　１　　　　　　ｉ＋　　　　　　　　　　６
０／１．２６　　　　　　　６０／１．２　　１　　　
　　１２　　　　　　　　　　３／１．にれから明らか
なようにトランジスタ４と５の寸法幅は大いに相違して
おり、ＮＭＯＳ）ランジスタ負荷の幅は小さく　、ＰＭ
ＯＳトランジスタスイッチング素子の幅は大きい。
回路ユの作動はつぎの通りである。入力信号ＩＮＦが低
い（例えば≦０．８Ｖ）場合には、トランジスタ１及び
２は非導通状態にある。従って、第３図からも明らかな
ようにノード２１（シュミットトリガ回路ｌＯの出力端
子）における電圧Ｖ２１は高レベル（Ｖｃｃ−ＶＴＨ４
）にある。ノード２４及び２６における、電圧Ｖ２４及
びＶ２６は、それぞれ低（Ｏｖ）及び高（５ｖ＝Ｖｃｃ
）　　レベルにある。トランジスタ３及び１２は回路２
の出力０２によって制御され導通する。
ＰＭＯＳトランジスタ９も出力０２によって制御され、
このトランジスタはこの場合には非導通となる。
これがためノード２５における電圧Ｖ２５はトランジス
タ６によりＶ。０以下となる。
入力信号ＩＮＦがトランジスタ１のスレッショールド電
圧以上に上昇する場合には、ノード２２における電圧が
導通トランジスタ１，３及び１２の抵抗値によって決ま
る電圧レベル（例えば、第３図に示すように０．５Ｖ）
に降下する。入力信号ＩＮＰがｖ２２＋Ｖ　Ｔ　Ｈ２（
ＶＴＨ２はトランジスタ２のスレッショールド電圧であ
る）以上に上昇すると直ちにノード２１における電圧Ｖ
２１が低下する。電圧Ｖ２１及びＶ２４が、それぞれイ
ンバータ、飢及び、四のトリップ電圧以下及び以上にな
ると、直ちにノード２４における電圧Ｖ２４は上昇し、
かつノード２６における電圧Ｖ２６は降下する。ノード
２６における出力電圧Ｖ２６が低下するので、トランジ
スタ３及び１２は非導通となり、従ってノード２２にお
ける電圧Ｖ２２は０ｖ（Ｖｓｓ）に向って減少する。出
力電圧Ｖ２６はトランジスタ９も制御し、Ｖ２６がＶ。
ｃ−Ｖ刊９以下に降下するとトランジスタ９は直ちに導
通し、第３図に示すように電圧Ｖ２５をＶＣＣにまで引
上げる。なお、電圧Ｖ２５は最初トランジスタ６を流れ
る電流により、その瞬時にトランジスタ８が導通するた
めに低下する。トランジスタ６及び９はインパーク例を
通る直流通路をなくすために用いられる。
ノード２１の「高」出力レベルはＶＣＣ以下の電圧ＶＴ
Ｈ４（）ランジスタ４のスレッショールド電圧）である
。ノード２５における電圧Ｖ２５　もＶ。０以下のスレ
ッショールド電圧ＶＴＨ６であるため、トランジスタ８
は非導通となる。
入力端子［ＮＰが高レベルから低レベルへと進むと、先
ずトランジスタ２が非導通となるため、ノード２２にお
ける電圧Ｖ２２が０Ｖ（−Ｖｓｓ）　　に降下し、電圧
Ｖ２１が上昇する。入力端子ＩＮＦがさらに低下すると
、トランジスタｌが非導通となる。電圧Ｖ２１がさらに
十分上昇すると、インバーター四の出力電圧Ｖ２４は降
下し、インバータ皿の出力電圧Ｖ２６が上昇する。この
結果、電圧Ｖ２６がトランジスタ１２と３のスレッショ
ールド電圧以上に上昇すると直ちにトランジスタ９及び
２は導通するため、ノード２２における電圧Ｖ２２は上
昇し始める。また、出力０２かり。ｏＪＴＨ９以上のレ
ベルに上昇する場合には、トランジスタ９が非導通とな
るため、電圧Ｖ’２５はＶ。ｏ−ＶＴＨ６に低下する。
なお、インバータ２０の出力ノード２４（における容量
性負荷）が充電されるものとする場合には、インパーク
例が電流を引込むや否や電圧Ｖ２５は既に低下し始める
。
入力回路１０におけるＰＭＯＳ）ランジスタスイノチの
大きさを正確に選定することによって、ＮＭＱＳ′１４
＝性に関連するＰ　Ｍ　ＯＳデバイスにおける変動の影
響をさらに低減させることができる。　（トランジスタ
５の）スイッチインピーダンスが総合負荷インピーダン
スに影響を及ぼすようにすることによって、１１インバ
ータ２０のスレッショールド’［ＩＥ（）ＩＪツブ電圧
）における変化（入力インバータの利得によって分配さ
れる斯かる変化は入力スレッショールド電圧（入力イン
バータのトリップ電圧）に反映される）を大いに相殺さ
せることができる。
【図面の簡単な説明】
第１図は本発明によるＣ　ＭＯＳ−入力回路の原理回路
図； 第２図は本発明によるＣ　！、ｌ　［Ｉ　Ｓ−入力回路
の好適例を示す回路図； 第３図は第２図のＣλＩｎ５−入力回路の電圧時間線図
である。 ■・・・ＣＭ　ＯＳ−入力回路

Claims (1)

  1. 【特許請求の範囲】 １、ＰＭＯＳスイッチトランジスタの導電チャネルを出
    力ノードと第１給電端子との間にてＮＭＯＳ負荷トラン
    ジスタ手段に直列に接続した入力ＣＭＯＳインバータを
    具えているＣＭＯＳ−入力回路において、前記ＰＭＯＳ
    スイッチトランジスタが導通する際に、前記ＮＭＯＳ負
    荷トランジスタ手段が実質上負荷電流を規定するように
    したことを特徴とするＣＭＯＳ−入力回路。 ２、前記入力インバータのＮＭＯＳトランジスタを他の
    ＮＭＯＳトランジスタを介して第２給電端子に接続し、
    前記他のＮＭＯＳトランジスタのゲートを入力インバー
    タの入力端子に接続し、入力インバータの前記ＮＭＯＳ
    トランジスタと前記他のＮＭＯＳトランジスタとのノー
    ドを帰還トランジスタデバイスを介して第１給電端子に
    接続して、該帰還トランジスタデバイスを前記入力イン
    バータの出力信号によって制御するようにしたことを特
    徴とする特許請求の範囲第１項に記載のＣＭＯＳ−入力
    回路。 ３、前記入力インバータの出力端子を第１インバータ回
    路の入力端子に接続し、該第１インバータ回路の出力端
    子を第２インバータ回路の入力端子に接続し、該第２イ
    ンバータ回路の出力端子を帰還トランジスタデバイスの
    制御入力端子に接続したことを特徴とする特許請求の範
    囲第２項に記載のＣＭＯＳ−入力回路。 ４、前記インバータ回路をＣＭＯＳインバータとしたこ
    とを特徴とする特許請求の範囲第３項に記載のＣＭＯＳ
    −入力回路。 ５、帰還トランジスタデバイスを２個直列のＮＭＯＳト
    ランジスタによって構成し、これら２個のトランジスタ
    のゲートを相互接続したことを特徴とする特許請求の範
    囲第２項に記載のＣＭＯＳ−入力回路 ６、第１インバータのＰＭＯＳトランジスタをダイオー
    ド接続されるＮＭＯＳトランジスタデバイスを介して、
    及びＰＭＯＳトランジスタデバイスを介して第１給電端
    子に接続し、かつ前記ＰＭＯＳトランジスタデバイスの
    ゲート電極を第２インバータの出力端子に接続したこと
    を特徴とする特許請求の範囲第４項に記載のＣＭＯＳ−
    入力回路。 ７、第１インバータのＰＭＯＳトランジスタが入力イン
    バータのＰＭＯＳトランジスタとほぼ同じ幅／長さの比
    を有するようにしたことを特徴とする特許請求の範囲第
    ４又は６項のいずれかに記載のＣＭＯＳ−入力回路 ８、帰還トランジスタ手段が２個直列に接続されるＮＭ
    ＯＳトライジスタを具え、これらＮＭＯＳトランジスタ
    のゲートを相互接続したことを特徴とする特許請求の範
    囲第２項に記載のＣＭＯＳ−入力回路。 ９、ＮＭＯＳ負荷トランジスタ手段の幅／長さの比をＰ
    ＭＯＳスイッチトランジスタの幅／長さの比の最大でも
    １／５倍としたことを特徴とする特許請求の範囲第１項
    に記載のＣＭＯＳ−入力回路。 １０、ＮＭＯＳ負荷トランジスタ手段をダイオード接続
    されるＮＭＯＳトランジスタとしたことを特徴とする特
    許請求の範囲第１項に記載のＣＭＯＳ−入力回路。
JP62153576A 1986-06-25 1987-06-22 Ｃｍｏｓ−入力回路 Pending JPS636918A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8615467 1986-06-25
GB08615467A GB2192105A (en) 1986-06-25 1986-06-25 Cmos-input circuit

Publications (1)

Publication Number Publication Date
JPS636918A true JPS636918A (ja) 1988-01-12

Family

ID=10600058

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62153576A Pending JPS636918A (ja) 1986-06-25 1987-06-22 Ｃｍｏｓ−入力回路

Country Status (5)

Country Link
US (1) US4786830A (ja)
EP (1) EP0251383A3 (ja)
JP (1) JPS636918A (ja)
KR (1) KR880001108A (ja)
GB (1) GB2192105A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05199105A (ja) * 1992-01-22 1993-08-06 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2007259130A (ja) * 2006-03-23 2007-10-04 Ricoh Co Ltd ヒステリシスインバータ回路

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
DE3904901A1 (de) * 1989-02-17 1990-08-23 Texas Instruments Deutschland Integrierte gegentakt-ausgangsstufe
US5079439A (en) * 1989-06-30 1992-01-07 Standard Microsystems Corporation Noise rejecting TTL to CMOS input buffer
JPH0334719A (ja) * 1989-06-30 1991-02-14 Toshiba Micro Electron Kk 半導体集積回路
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5034623A (en) * 1989-12-28 1991-07-23 Texas Instruments Incorporated Low power, TTL level CMOS input buffer with hysteresis
US5113097A (en) * 1990-01-25 1992-05-12 David Sarnoff Research Center, Inc. CMOS level shifter circuit
US5087841A (en) * 1990-04-09 1992-02-11 National Semiconductor Corporation TTL to CMOS translating circuits without static current
US5130569A (en) * 1991-03-12 1992-07-14 Harris Corporation Power-on reset circuit
US5216299A (en) * 1992-02-13 1993-06-01 Standard Microsystems Corporation Low power noise rejecting TTL to CMOS input buffer
US5378943A (en) * 1993-04-20 1995-01-03 International Business Machines Corporation Low power interface circuit
US5386153A (en) * 1993-09-23 1995-01-31 Cypress Semiconductor Corporation Buffer with pseudo-ground hysteresis
EP0661812A1 (en) * 1993-12-31 1995-07-05 STMicroelectronics S.r.l. Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level
US6002618A (en) * 1994-08-15 1999-12-14 Creative Integrated Systems NMOS input receiver circuit
US5467044A (en) * 1994-11-28 1995-11-14 Analog Devices, Inc. CMOS input circuit with improved supply voltage rejection
US5955893A (en) * 1996-12-16 1999-09-21 Macronix International Co., Ltd. Power saving buffer circuit buffer bias voltages
US6473852B1 (en) * 1998-10-30 2002-10-29 Fairchild Semiconductor Corporation Method and circuit for performing automatic power on reset of an integrated circuit
US6772158B1 (en) * 1999-12-14 2004-08-03 International Business Machines Corporation Apparatus for data depoting and method therefor
US7119578B2 (en) * 2003-11-24 2006-10-10 International Business Machines Corp. Single supply level converter
US7005910B2 (en) * 2004-01-16 2006-02-28 Arm Physical Ip, Inc. Feed-forward circuit for reducing delay through an input buffer
JP6498649B2 (ja) * 2016-10-17 2019-04-10 株式会社東海理化電機製作所 レベルシフタ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651340A (en) * 1970-06-22 1972-03-21 Hamilton Watch Co Current limiting complementary symmetry mos inverters
JPS5318377A (en) * 1976-08-03 1978-02-20 Toshiba Corp Logical operation circuit
JPS5386151A (en) * 1977-01-06 1978-07-29 Nec Corp Complementary field effect transistor circuit
US4274014A (en) * 1978-12-01 1981-06-16 Rca Corporation Switched current source for current limiting complementary symmetry inverter
US4380710A (en) * 1981-02-05 1983-04-19 Harris Corporation TTL to CMOS Interface circuit
US4437024A (en) * 1981-10-22 1984-03-13 Rca Corporation Actively controlled input buffer
US4471242A (en) * 1981-12-21 1984-09-11 Motorola, Inc. TTL to CMOS Input buffer
DE3300869A1 (de) * 1982-01-26 1983-08-04 Deutsche Itt Industries Gmbh, 7800 Freiburg Logischer cmos-schaltkreis
JPS5949020A (ja) * 1982-09-13 1984-03-21 Toshiba Corp 論理回路
US4501978A (en) * 1982-11-24 1985-02-26 Rca Corporation Level shift interface circuit
NL8301711A (nl) * 1983-05-13 1984-12-03 Philips Nv Complementaire igfet schakeling.
US4563595A (en) * 1983-10-27 1986-01-07 National Semiconductor Corporation CMOS Schmitt trigger circuit for TTL logic levels
DE3339253A1 (de) * 1983-10-28 1985-05-09 Siemens AG, 1000 Berlin und 8000 München Cmos-inverter
US4584491A (en) * 1984-01-12 1986-04-22 Motorola, Inc. TTL to CMOS input buffer circuit for minimizing power consumption
US4687954A (en) * 1984-03-06 1987-08-18 Kabushiki Kaisha Toshiba CMOS hysteresis circuit with enable switch or natural transistor
JPS60201591A (ja) * 1984-03-26 1985-10-12 Hitachi Ltd 半導体集積回路装置
US4558237A (en) * 1984-03-30 1985-12-10 Honeywell Inc. Logic families interface circuit and having a CMOS latch for controlling hysteresis

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05199105A (ja) * 1992-01-22 1993-08-06 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2007259130A (ja) * 2006-03-23 2007-10-04 Ricoh Co Ltd ヒステリシスインバータ回路

Also Published As

Publication number Publication date
GB2192105A (en) 1987-12-31
EP0251383A3 (en) 1988-07-13
KR880001108A (ko) 1988-03-31
GB8615467D0 (en) 1986-07-30
EP0251383A2 (en) 1988-01-07
US4786830A (en) 1988-11-22

Similar Documents

Publication Publication Date Title
JPS636918A (ja) Ｃｍｏｓ−入力回路
US7554379B2 (en) High-speed, low-power level shifter for mixed signal-level environments
EP2241009B1 (en) Low-swing cmos input circuit
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
EP0202074A1 (en) Bias generator circuit
EP1608067A2 (en) Reset circuit
JPH04273160A (ja) 低電流基板バイアス発生回路
US5374923A (en) Power-on detecting circuit
KR20030095323A (ko) 신호의 논리레벨을 변환하는 레벨변환회로
GB1595143A (en) Fet inverter circuits
US6232800B1 (en) Differential sense amplifier circuit and dynamic logic circuit using the same
KR100516093B1 (ko) 신호의 진폭을 변환하기 위한 진폭 변환 회로
JPH0249519B2 (ja)
US4818897A (en) Fast one way amplifier stage
JP3389291B2 (ja) 高速電流感知増幅器
US5963067A (en) Reverse current throttling of a MOS transistor
KR20090078312A (ko) 단일 전압 전원 상보형 금속산화물 반도체를 위한 자동 탐지 상보형 금속산화물 반도체 입력 회로
US20060145749A1 (en) Bias circuit having reduced power-up delay
JP2957181B2 (ja) 半導体集積回路
JPH10209382A (ja) プルアップ回路及びプルダウン回路
JPH09191578A (ja) 集積回路出力バッファ
EP0464667A2 (en) Power-on-clear signal generating circuit
JPH04154207A (ja) シュミットトリガー回路
JP3369771B2 (ja) 半導体集積回路
JPH0344692B2 (ja)