JPH04273160A - 低電流基板バイアス発生回路 - Google Patents

低電流基板バイアス発生回路

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JPH04273160A
JPH04273160A JP3220124A JP22012491A JPH04273160A JP H04273160 A JPH04273160 A JP H04273160A JP 3220124 A JP3220124 A JP 3220124A JP 22012491 A JP22012491 A JP 22012491A JP H04273160 A JPH04273160 A JP H04273160A
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bias
circuit
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に集積回路の半
導体の基板層にかけるバイアス電圧を発生させるための
バイアス発生回路に関し、より詳細には休止時電流の大
きさを減少させることができるバイアス発生回路および
休止時電流の大きさを減少させるための方法に関する。
【０００２】
【従来の技術】メモリ・デバイスのような基板上に形成
される集積回路の性能を向上させるための１つの手法は
、基板のタイプにしたがって基板を５Ｖ電源（ＶＤＤ）
またはグラウンドに接続する代りに、基板に別のバイア
ス電圧を供給することである。このバイアス電圧は、ｐ
型の基板またはウェルに対しては負であり、ｎ型の基板
またはウェルに対してはＶＤＤよりも大きい。この基板
バイアス電圧は、代表的には、チップ上に組み込まれた
、チャージ・ポンプを含む回路により作り出される。こ
の回路では、集積回路の動作条件の変化により基板また
はウェルの電圧が設定値から変化すると、センス回路が
チャージ・ポンプを作動させるための制御信号を出す。 するとチャージ・ポンプは、基板への電荷の注入または
基板からの電荷の汲み出しを行う。基板およびウェルの
電圧が設定値に戻ると、センス回路はチャージ・ポンプ
を停止させるための制御信号を出す。
【０００３】従来のバイアス発生回路は、かなりの大き
さの休止時電流が流れ、この電流は基板に直接に流入す
る。そのためこの休止時電流は、直接および間接に、バ
イアス発生回路の所要電力を増大させる。ｐ型の基板ま
たはウェルの場合には、この付加的な電流が基板の電圧
を上昇させる。そのため、基板を設定電圧に保つために
チャージ・ポンプをいっそう頻繁に作動させなければな
らない。チャージ・ポンプは、代表的なもので、効率が
わずかに２５％〜３５％なので、センス回路に流入する
１μＡの付加的な電流は、チャージ・ポンプにより消費
される電流の３〜４μＡの増大につながる。センス回路
は、基板の電圧の変化に十分に短い遅延時間で応答する
ために、代表値で５μＡの電流を必要とする。したがっ
て合計で２０〜２５μＡの電流がバイアス発生回路によ
り消費されることになる。
【０００４】バイアス発生回路の所要電流を減少させる
ための１つの簡単な方法は、センス回路を流れる電流を
減少させることである。しかしながら、センス回路を流
れる電流を減らすと、それにともなって、基板の電圧の
変化に対する応答の遅延時間の望ましくない増大が生じ
る。そのため基板電圧の調節精度が下がり、集積回路の
性能の低下したり、集積回路がラッチアップする可能性
がある。
【０００５】したがって、休止時電流が小さく、しかも
基板の電圧の変化に対する応答の遅延時間が十分に短い
、集積回路の基板の電圧を調節するためのバイアス発生
回路が求められている。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、休止時電流が小さく、それにもかかわらず
基板の電圧の変化に対する応答の遅延時間が十分に短い
、集積回路の基板の電圧を調節するためのバイアス発生
回路を提供することである。
【０００７】
【課題を解決するための手段】本発明は、次のような基
板バイアス発生回路により上記課題を解決した。すなわ
ち本発明のバイアス発生回路は、基板の電圧を検出する
ための入力と，制御信号を出すインバータ回路に接続さ
れた出力を持つセンス回路を含む。インバータ回路から
の制御信号は、電圧を調節しようとする基板層やウェル
に接続されたチャージ・ポンプのオン・オフを制御する
。センス回路は、負荷要素とレベル・シフト回路を含む
。この負荷要素とレベル・シフト回路にはあらかじめ設
定された電流（休止時電流となる）が流れ、直接に基板
に流入する。バイアス発生回路の所要電流は、この負荷
要素の値を大きくすることにより減少させる。また遅延
時間は、レベル・シフト回路に並列に接続したコンデン
サにより短くする。このコンデンサにかかる電圧は瞬時
に消失しないので、基板の電圧の変化がセンス回路の入
力から出力に直接に伝わり、チャージ・ポンプを作動さ
せる。そのため、センス回路の電流を小さくしたことに
よる遅延時間の増大なしに、基板の電圧レベルが調節さ
れる。
【０００８】本発明の上記したおよびその他の目的，特
徴，利点は、下記の図を参照した本発明の好ましい実施
例の詳細な説明からより良く理解されるであろう。
【０００９】
【実施例】図１において、本発明による集積回路の基板
層の電圧ＶＢＢを調節するための低電流基板バイアス発
生回路１０は、基板層やウェルに接続するためのバイア
ス出力ノード２８を含む。バイアス出力ノード２８はま
た、センス回路への入力ノードの役目も果す。センス回
路は、負荷要素１２とレベル・シフト回路１４を含む。 負荷要素１２とレベル・シフト回路１４は、中間ノード
２６において互に接続されている。中間ノード２６の電
圧をＶＡ　で表わす。負荷要素１２は、中間ノード２６
と＋５Ｖの電源電圧ＶＤＤの間に接続されている。レベ
ル・シフト回路１４は、中間ノード２６とバイアス出力
ノード２８の間に接続されている。中間ノード２６とバ
イアス出力ノード２８の間にはまた、１６で示すコンデ
ンサＣ１　が接続されている。インバータ回路１８，２
０は、ｎチャンネルの入力スイッチングＦＥＴ２０とｐ
チャンネルの負荷ＦＥＴ１８を含む。インバータ１８，
２０の入力は中間ノード２６に接続されている。またイ
ンバータ１８，２０の出力は、緩衝増幅回路，反転回路
などのヒステリシス回路要素２２に接続されている。チ
ャージ・ポンプ２４は、入力がヒステリシス回路要素２
２の出力に接続され、出力はバイアス出力ノード２８に
接続されている。
【００１０】動作中、バイアス発生回路１０は、基板電
圧ＶＢＢが０〜−２Ｖの間のあらかじめ設定された電圧
になるように基板電圧を調節する。基板電圧ＶＢＢの代
表的な値は−１．２Ｖであるが、実際の値は集積回路の
設計によって異なる。レベル・シフト回路１４のダイオ
ードＤ１　〜ＤＮ　の数と大きさは、基板の電圧が設定
値のときスイッチングＦＥＴ２０がちょうどオフになる
ように設定される。集積回路の動作状態や環境条件によ
り、基板の電圧が設定値よりも正の電圧、例えば−０．
８Ｖに変化したときは、この変化の一部が、コンデンサ
１６を介して、直接中間ノード２６に伝わる。そのため
インバータ１８，２０の状態が変わり、ヒステリシス回
路要素２２の入力に論理値ゼロ（約０Ｖ）が加わる。そ
の結果、ヒステリシス回路要素２２の出力に、制御信号
ＣＰＥＮ（チャージ・ポンプ・エネーブル）が出力され
る。この制御信号ＣＰＥＮによりチャージ・ポンプ２４
が作動し、基板電圧ＶＢＢを設定値に引き戻す。基板電
圧ＶＢＢが設定値に戻ると、中間ノード２６の電圧ＶＡ
　が、インバータ２０のスイッチングの閾値よりも僅か
に低いレベルに下がる。そのためインバータ１８，２０
の状態が変わり、制御信号ＣＰＥＮが出力されなくなっ
て、チャージ・ポンプが停止する。
【００１１】図２は、バイアス発生回路１０の応答時間
を示す。応答時間を調べるために、基板電圧ＶＢＢは、
設定値から、インバータ１８，２０の論理状態を変化さ
せてチャージ・ポンプ２４を作動させるのに十分な電圧
まで、階段状にΔＶＢＢだけ変化させている。電圧ＶＡ
１は、コンデンサ１６がない場合の、インピーダンス１
２の３つの異なる値に対する中間ノード２６の電圧応答
を表わす。中間ノード２６における寄生容量のために、
負荷要素１２の値が小さいほど、時定数が小さくなり応
答が速くなる。負荷要素１２の値が小さいときの応答を
波形３０で示す。負荷要素１２の値を大きくすると、波
形３２で示すように、時定数が大きくなり応答が遅くな
る。負荷要素１２の値をさらに大きくすると、休止時電
流ＩＳ′の値は大幅に減少するが、波形３４で示すよう
に、時定数がさらに大きくなり応答がさらに遅くなる。 ＣＰＥＮ　　ＴＨＲＥＳＨＯＬＤと表示した破線は、イ
ンバータ１８，２０が反転してチャージ・ポンプ２４が
作動するレベルを示す。波形３０〜３４で示すように、
負荷要素１２の値が増加するにつれて、遅延時間が次第
に増加することに留意されたい。
【００１２】ＶＡ２は、インピーダンス１２の値が非常
に大きく、休止時電流ＩＳ　がそれに対応して小さく、
かつコンデンサ１６がある場合の、中間ノード２６の電
圧応答を示す。コンデンサ１６にかかっている電圧は瞬
時に消失しないので、基板電圧ＶＢＢの変化は、センス
回路１２，１４の入力２８から出力２６に直接に伝わる
。そのため、ＶＡ２はＣＰＥＮ　　ＴＨＲＥＳＨＯＬＤ
を横切った後はゆっくり変化するが、遅延時間は増大し
ないことに注目されたい。長い時定数に起因する応答の
低速化は、波形の３６で示す部分で示されている。ΔＶ
Ａ２の傾きとＶＡ２がＣＰＥＮＴＨＲＥＳＨＯＬＤを横
切る時間は、主として、ΔＶＢＢの傾きにより決る。た
だしΔＶＡ２の大きさは、ΔＶＢＢの大きさと正確には
等しくない。
【００１３】図３は、基板電圧ΔＶＢＢの電荷分配を示
す。コンデンサ１６の電荷は、ＣＺ　，Ｃ１４，Ｃ２０
で表わす寄生容量４２，４４，４６に分配される。寄生
容量４２，４４，４６はそれぞれ負荷要素１２，レベル
・シフト回路１４，スイッチングＦＥＴ２０の入力に寄
生する容量を表わす。これらの寄生容量の総和をＣＳ　
とすると、ＶＢＢがΔＶＢＢだけ変化したときのＶＡ２
の変化ΔＶＡ２は、 ＶＡ２　　＝　　ΔＶＢＢ　　ｘ　　（Ｃ１　／（Ｃ１
＋ＣＳ　））で求められる。例えば、総寄生容量が０．
２ｐｆでコンデンサ１６の値が１．８ｐｆなら、基板電
圧の変化の９０％が中間ノード２６に伝わる。
【００１４】図１に戻り、負荷要素１２とレベル・シフ
ト回路１４を含むセンス回路には、あらかじめ設定され
た休止時電流ＩＳ　が流れ、この電流は基板に直接流入
する。バイアス発生回路１０の必要とする電流は、負荷
要素１２を大きくすることにより減少させることができ
る。他方レベル・シフト回路１４に並列にコンデンサ１
６を設けることにより遅延時間を十分に小さく保つこと
ができる。バイアス発生回路１０の所要電流を大幅に減
少させるために、負荷要素１２の値を１０ＭΩより大き
くすることもできる。したがって負荷要素１２を流れる
電流は、代表的な５μＡよりもずっと小さくすることが
できる。１μＡまたはそれ以下の小さい電流も容易に達
成できる。センス回路を流れる電流は、理論的には、数
十ピコアンペア程度の小さな値にまで減少させることが
できる。負荷要素１２のための大きな抵抗値は、低ドー
プのポリシリコン抵抗，ドープされていないポリシリコ
ン抵抗，ｐ形基板中の蛇行したｎ形ウェル，ｎ形基板中
の蛇行したｐ形ウェル、適宜な大きさに形成したＦＥＴ
のドレイン−ソース間抵抗などを用いて実現できる。レ
ベル・シフト回路１４はまた、複数の直列に接続された
ダイオードＤ１　〜ＤＮ　を含む。ダイオードＤ１　〜
ＤＮ　は、ダイオード接続したｐチャンネルＦＥＴ，ダ
イオード接続したｎチャンネルＦＥＴまたはこれらの組
み合わせで実現できる。同様にコンデンサ１６は、ｐチ
ャンネルまたはｎチャンネルＦＥＴのゲートをコンデン
サの第１の極板として、また相互接続したソースとドレ
インをコンデンサの第２の極板として利用することによ
り実現できる。中間ノード２６の電圧の変化ΔＶＡ　が
基板電圧の変化ΔＶＢＢにほぼ等しくなるようにするた
めには、コンデンサ１６の容量を、負荷要素１２，レベ
ル・シフト回路１４、スイッチングＦＥＴの寄生容量を
合わせた総寄生容量ＣＳ　の５倍から１０倍の間の値に
設定するのが望ましい。例えば、総寄生容量が０．２ｐ
ｆの場合には、コンデンサ１６は１ｐｆと２ｐｆの間の
容量に設定する。
【００１５】従来技術において知られているように、チ
ャージ・ポンプが過頻度にオン・オフされないように、
インバータ１８，２０のスイッチング信号にヒステリシ
スを持たせることが望ましい。しがたってインバータ１
８，２０とチャージ・ポンプ２４の入力の間にインバー
タや緩衝増幅回路のようなヒステリシスを持つ回路要素
２２を挿入することができる。また他の構成として、ヒ
ステリシスを生じさせるスイッチング閾値回路をインバ
ータ１８，２０に含ませることもできる。さらにスイッ
チングＦＥＴ２０は、入力の小さな変化でインバータの
状態が変化するように、高いゲインを持つサイズにする
ことが望ましい。入力スイッチングＦＥＴ２０のサイズ
は、負荷ＦＥＴ１８のサイズの少なくとも１０倍にする
。
【００１６】集積回路がｎ形基板上に形成される場合ま
たはｎ形ウェルを含む場合には、ＶＤＤよりも大きなバ
イアス電圧を発生させることにより、性能を向上させる
ことができる。
【００１７】図４において、ｎ形基板またはｎ形ウェル
を含む集積回路の基板層の電圧ＶＨＩを調節するための
低電流基板バイアス発生回路５０は、基板層またはウェ
ルに接続されたバイアス出力ノード６８を含む。バイア
ス出力ノード６８はまた、負荷要素５２とレベル・シフ
ト回路５４を含むセンス回路にたいする入力ノードの役
も果している。負荷要素５２とレベル・シフト回路５４
は、中間ノード６６において互に接続されている。中間
ノード６６の電圧をＶＡ　で表わす。負荷要素５２は、
中間ノード６６とグラウンドの間に接続されている。レ
ベル・シフト回路５４は、中間ノード６６とバイアス出
力ノード６８の間に接続されている。また中間ノード６
６とバイアス出力ノード６８の間には、レベル・シフト
回路５４に並列に、Ｃ１　で示すコンデンサ５６が接続
されている。インバータ５８，６０は、ｐチャンネルの
入力スイッチングＦＥＴ５８とｎチャンネルの負荷ＦＥ
Ｔ６０を含む。インバータ５８，６０の入力は、中間ノ
ード６６に接続されている。インバータ５８，６０の出
力は、緩衝増幅回路，反転回路などのヒステリシス回路
要素６２に接続されている。チャージ・ポンプ６４は、
入力がヒステリシス回路要素６２の出力に接続され、出
力はバイアス出力ノード６８に接続されている。
【００１８】チャージ・ポンプ６４がＶＤＤよりも大き
な電圧ＶＨＩを発生するように設計されていること以外
は、バイアス発生回路５０の動作は、上記したバイアス
発生回路１０と同じである。どちらのバイアス発生回路
１６，５０においても、コンデンサ１６，５６とレベル
・シフト回路１４，５４のバイアス出力ノード２８，６
８への接続箇所は、集積回路上で可能なかぎり物理的に
近いことが望ましい。このことは、特に非常に抵抗の高
い基板において重要である。
【００１９】本発明の好ましい実施例を用いて本発明の
原理を説明したので、当業者には、これらの原理から逸
脱することなく構成および細部の変更が可能であること
が容易に理解されるであろう。出願人は、このようなす
べての変更が、特許請求項の精神および範囲に含まれる
ことを主張する。
【００２０】
【発明の効果】本発明のバイアス発生回路は上記のよう
に構成されているので、センス回路のレベル・シフト回
路に直列に接続された負荷要素の値を大きくすることに
よりセンス回路の休止時電流を大幅に減少させることが
でき、またセンス回路のレベル・シフト部に並列に接続
されたコンデンサにより基板の電圧の変化をセンス回路
の入力から出力に直接に伝えることにより応答遅延時間
を短縮できる効果を奏する。
【図面の簡単な説明】
【図１】本発明の基板バイアス発生回路の１実施例とし
ての、ｐ形の基板またはウェルの電圧を一定に保つため
の基板バイアス発生回路の説明図である。
【図２】本発明の基板バイアス発生回路の応答時間を表
わすタイミング図である。
【図３】基板電圧の変化分の電荷分割の説明図である。
【図４】本発明の基板バイアス発生回路の他の実施例と
しての、ｎ形の基板またはウェルの電圧を一定に保つた
めの基板バイアス発生回路の説明図である。
【符号の説明】
１０　　基板バイアス発生回路 １２　　負荷要素 １４　　レベル・シフト回路 １６　　コンデンサ １８，２０　　インバータ ２２　　ヒステリシス回路要素 ２４　　チャージ・ポンプ ２６　　中間ノード ２８　　バイアス出力ノード

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】　　基板層に接続するためのバイアス出力
    ノードと、中間ノードと、中間ノードと電源電圧の間に
    接続された負荷要素と、中間ノードとバイアス出力ノー
    ドの間に接続されたレベル・シフト回路と、入力と出力
    を備え，入力が中間ノードに接続されたインバータと、
    入力がインバータの出力に接続され，出力がバイアス出
    力ノードに接続されたチャージ・ポンプと、中間ノード
    とバイアス出力ノードの間に接続され，基板層の電圧が
    変化したときその変化を直接中間ノードに伝えるコンデ
    ンサを含む・集積回路の基板層の電圧を所定値に保持す
    るための低電流基板バイアス発生回路。
  2. 【請求項２】　　前記負荷要素の値が１０ＭΩよりも大
    きい請求項１の低電流基板バイアス発生回路。
  3. 【請求項３】　　前記負荷要素が低ドープの多結晶シリ
    コン抵抗を含む請求項２の低電流基板バイアス発生回路
    。
  4. 【請求項４】　　前記負荷要素がドープされていない多
    結晶シリコン抵抗を含む請求項２の低電流基板バイアス
    発生回路。
  5. 【請求項５】　　集積回路の基板がｐ形であり、前記負
    荷要素が蛇行するｎ形ウェルを含む請求項２の低電流基
    板バイアス発生回路。
  6. 【請求項６】　　集積回路の基板がｎ形であり、前記負
    荷要素が蛇行するｐ形ウェルを含む請求項２の低電流基
    板バイアス発生回路。
  7. 【請求項７】　　前記負荷要素がＦＥＴのドレイン−ソ
    ース抵抗である請求項２の低電流基板バイアス発生回路
    。
  8. 【請求項８】　　前記レベル・シフト回路が、複数の直
    列に接続されたダイオードを含む請求項１の低電流基板
    バイアス発生回路。
  9. 【請求項９】　　前記レベル・シフト・ダイオードの少
    なくとも１つが、ダイオード接続されたｐチャンネルの
    ＦＥＴである請求項８の低電流基板バイアス発生回路。
  10. 【請求項１０】　　前記レベル・シフト・ダイオードの
    少なくとも１つが、ダイオード接続されたｎチャンネル
    のＦＥＴである請求項８の低電流基板バイアス発生回路
    。
  11. 【請求項１１】　　前記コンデンサが、ゲートが前記コ
    ンデンサの第１の極板を構成し，互に接続されたソース
    とドレインが前記コンデンサの第２の極板を構成するＦ
    ＥＴを含む請求項１の低電流基板バイアス発生回路。
  12. 【請求項１２】　　前記コンデンサの容量が、前記負荷
    要素，前記レベル・シフト回路，および前記インバータ
    の入力に寄生する容量の総和の５倍から１０倍の間の値
    である請求項１の低電流基板バイアス発生回路。
  13. 【請求項１３】　　前記インバータの出力と前記チャー
    ジ・ポンプの入力の間にヒステリシス回路要素が設けら
    れた請求項１の低電流基板バイアス発生回路。
  14. 【請求項１４】　　前記インバータがヒステリシスを持
    つスイッチング閾値回路を含む請求項１の低電流基板バ
    イアス発生回路。
  15. 【請求項１５】　　前記インバータが、負荷ＥＦＴに接
    続され、そのサイズが負荷ＦＥＴのサイズの少なくとも
    １０倍である入力スイッチングＦＥＴを含む請求項１の
    低電流基板バイアス発生回路。
  16. 【請求項１６】　　電源電圧があらかじめ決められた正
    の値であり、前記バイアス出力ノードのバイアス電圧が
    該電源電圧よりも大きい請求項１の低電流基板バイアス
    発生回路。
  17. 【請求項１７】　　電源電圧がほぼグラウンド電圧に等
    しく、前記バイアス出力ノードのバイアス電圧がグラウ
    ンド電圧よりも低い請求項１の低電流基板バイアス発生
    回路。
  18. 【請求項１８】　　基板層に接続するためのバイアス出
    力ノードと、中間ノードと、中間ノードと電源電圧の間
    に接続された負荷要素と、中間ノードとバイアス出力ノ
    ードの間に接続されたレベル・シフト回路と、入力がイ
    ンバータの出力に接続され，出力がバイアス出力ノード
    に接続されたチャージ・ポンプ回路を含む集積回路の基
    板層の電圧を所定値に保持するための基板バイアス発生
    回路において基板電圧の調節の遅延時間を短くしながら
    バイアス発生回路の所要電流を減少させるための方法で
    あって、前記チャージ・ポンプを作動させて前記基板電
    圧を所定の値に戻すため前記バイアス出力ノードの電圧
    を前記中間ノードに容量結合し、前記負荷要素の値を、
    前記負荷要素を通って流れる電流が５μＡよりも小さく
    なるように設定する方法。
  19. 【請求項１９】　　前記バイアス出力ノードの電圧の前
    記中間ノードへの容量結合が、前記バイアス出力ノード
    と前記中間ノードの間に接続されたコンデンサにより行
    われる請求項１８の基板電圧の調節の遅延時間を短くし
    ながらバイアス発生回路の所要電流を減少させるための
    方法。
  20. 【請求項２０】　　前記コンデンサの容量が、前記負荷
    要素，前記レベル・シフト回路，および前記インバータ
    の入力に寄生する容量の総和の５倍から１０倍の間の値
    に設定されている請求項１８の基板電圧の調節の遅延時
    間を短くしながらバイアス発生回路の所要電流を減少さ
    せるための方法。
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