KR101638264B1 - 부하 독립 버퍼를 개량하기 위한 방법 및 장치 - Google Patents

부하 독립 버퍼를 개량하기 위한 방법 및 장치 Download PDF

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Abstract

본 명세서에서는 부하 독립 버퍼들에 대해 트랜지스터들의 전기적 오버-스트레스를 줄이고 결정론적인 듀티 사이클을 갖는 출력을 생성하기 위한 장치, 시스템 및 방법이 설명된다. 장치는 버퍼의 입력 단자와 출력 단자 사이에 전기적으로 결합되는 피드백 커패시터; 및 피드백 커패시터와 전기적으로 병렬이고, 제어 신호에 응답하여 피드백 커패시터를 전기적으로 단락시키도록 동작할 수 있는 스위치를 포함하며, 스위치는 입력 단자 상에 결정론적인 전압 레벨을 유발한다.

Description

부하 독립 버퍼를 개량하기 위한 방법 및 장치{METHOD AND APPARATUS FOR IMPROVING A LOAD INDEPENDENT BUFFER}
본 발명의 실시예들은 일반적으로 프로세서 분야에 관한 것이다. 구체적으로, 본 발명의 실시예들은 부하 독립 버퍼의 트랜지스터들의 전기적 오버-스트레스(over-stress)를 줄이고 부하 독립 버퍼들에 대해 결정론적인 듀티 사이클을 갖는 출력을 생성함으로써 부하 독립 버퍼를 개량하기 위한 장치, 시스템 및 방법에 관한 것이다.
도 1은 노드 Vo와 Vf 사이에 피드백 커패시터 CF를 갖는 종래 기술의 슬루 레이트(slew rate) 제어형 출력 버퍼(100)를 나타낸다. 노드 Vo은 외부 입출력(I/O) 패드를 나타내고, CL은 노드 Vo 상에서의 부하 용량이다. 트랜지스터 P1 및 N1은 출력 버퍼(100)의 구동기를 나타낸다. 트랜지스터 P3, N3 및 P2, N2는 각각 구동기 트랜지스터 P1 및 N1에 대한 사전 구동기들을 나타내며, 구동기에 대한 입력 신호 Vi를 구동한다. 트랜지스터 P4 및 N4는 피드백 네트워크의 일부로서, 이론적으로는 노드 Vo에서의 버퍼의 슬루 레이트가 피드백 커패시터 CF, 및 트랜지스터 P1 및 N1에 의해 생성되는 스위치 전류에 의존하게 한다. 용어 "트랜지스터" 및 "디바이스"는 본 명세서에서 교환 가능하게 사용된다.
본 명세서에서 용어 "슬루 레이트"는 노드 Vo 상의 신호의 로우 신호 레벨의 (예를 들어) 10-20% 위의 전압 포인트들 및 하이 신호 레벨의 (예를 들어) 10-20% 아래의 전압 포인트들로부터 측정되는 노드 Vo에서의 신호들의 상승 및 하강 시간들을 지칭한다.
그러나, 도 1의 슬루 레이트 제어형 출력 버퍼(100)는 트랜지스터 P4 및 N4에 대한 트랜지스터 신뢰성 문제를 겪으며, 이러한 신뢰성 문제는 노드 Vf 상의 전압의 오버슈트(overshoot)에 의해 유발된다. 예를 들어, 노드 Vf가 초기에 Vcc-Vtp의 그의 최고 가능 전압에 있을 때의 버퍼(100)의 동작 조건을 고려하며, 여기서 Vcc는 전원 전압 레벨이고, Vtp는 트랜지스터 P4의 임계 전압이다. 동일 예를 계속하여, 출력 버퍼 수신 모드, 즉 트랜지스터 P4, N4, P1 및 N1이 모두 오프 상태인 것을 고려한다. 피드백 커패시터 CF의 노드들에 걸치는 전기적 결합으로 인해, 노드 Vo 상의 패드 전압이 스위칭/전이됨에 따라 노드 Vf는 충전될 것이다. 노드 Vf가 충전됨에 따라, 트랜지스터 P4는 결국 턴온되어, 노드 Vf로 하여금 Vcc+|Vtp| 레벨로 안정되게 할 것이다. 노드 Vf가 충전되고, (패드로도 지칭되는) 노드 Vo가 논리 로우 레벨로부터 논리 하이 레벨로 스위칭될 때, 노드 Vf는 패드로부터의 강한 결합을 경험하며, 이는 노드 Vf 상의 오버슈트 전압이 Vcc+|Vtp| 레벨보다 훨씬 높게 할 것이다.
이러한 오버슈트 전압은 디바이스 P4 및 N4 상에 전기적 오버스트레스트를 유발하며, 따라서 이러한 디바이스들을 버퍼(100)의 다른 디바이스들보다 빠르게 노화시킨다. 오버슈트 전압은 턴온되는 P1 및 N1의 트랜지스터들의 수의 임의의 불일치에 의해서도 유발될 수 있다. 이러한 오버슈트들은 결국 버퍼가 오작동하게 하는데, 그 이유는 디바이스 P4 및 N4가 노드 Vf 상의 오버슈트들에 의해 손상되기 때문이다. 노드 Vf 상의 오버슈트는 또한 버퍼(100)의 전송 모드 동안 제1 신호 전이에 대한 듀티 사이클 불확실성을 유발한다.
본 발명의 실시예들은 아래에 제공되는 상세한 설명으로부터 그리고 본 발명의 다양한 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이지만, 이들은 본 발명을 특정 실시예들로 한정하는 것으로 간주할 게 아니라, 단지 설명 및 이해를 위한 것일 뿐이다.
도 1은 내부 트랜지스터들의 전기적 오버스트레스 및 출력에서의 비결정론적인 듀티 사이클을 겪는 종래 기술의 슬루 레이트 제어형 출력 버퍼이다.
도 2는 본 발명의 일 실시예에 따른 개량된 부하 독립 버퍼의 하이 레벨 회로도이다.
도 3은 본 발명의 일 실시예에 따른 부하 독립 버퍼를 개량하기 위한 회로이다.
도 4는 본 발명의 일 실시예에 따른, 전기적 오버스트레스를 제거하고 듀티 사이클을 결정론화하도록 스위치를 제어하기 위한 회로를 갖는 입출력(I/O) 버퍼이다.
도 5는 본 발명의 일 실시예에 따른 부하 독립 버퍼를 개량하기 위한 방법의 흐름도이다.
도 6a는 본 발명의 일 실시예에 따른, 내장형 멀티미디어 카드(eMMC)에 통신적으로 결합된 부하 독립 버퍼를 갖는 스마트 디바이스(예로서, 태블릿, 스마트폰)이다.
도 6b는 본 발명의 일 실시예에 따른, NAND 플래시 메모리에 통신적으로 결합된 부하 독립 버퍼를 갖는 스마트 디바이스(예로서, 태블릿, 스마트폰)이다.
도 7은 본 발명의 일 실시예에 따른, 개량된 부하 독립 버퍼를 갖는 프로세서를 포함하는 시스템 레벨 도면이다.
발명의 요약
본 발명의 실시예들은 부하 독립 버퍼들에 대해 트랜지스터들의 전기적 오버-스트레스를 줄이고 결정론적인 듀티 사이클을 갖는 출력을 생성하기 위한 장치, 시스템 및 방법에 관한 것이다. 일 실시예에서, 장치는 버퍼의 입력 단자와 출력 단자 사이에 전기적으로 결합되는 피드백 커패시터; 및 피드백 커패시터와 전기적으로 병렬이고, 제어 신호에 응답하여 피드백 커패시터를 전기적으로 단락시키도록 동작할 수 있는 스위치를 포함하며, 스위치는 입력 단자 상에 결정론적인 전압 레벨을 유발한다.
일 실시예에서, 시스템은 내장형 멀티미디어 카드(eMMC) 유닛; 및 eMMC 유닛에 결합되는 입출력(I/O) 인터페이스를 갖는 프로세서를 포함하고, I/O 인터페이스는 버퍼의 입력 단자와 출력 단자 사이에 전기적으로 결합되는 피드백 커패시터; 및 피드백 커패시터와 전기적으로 병렬이고, 제어 신호에 응답하여 피드백 커패시터를 전기적으로 단락시키도록 동작할 수 있는 스위치를 포함하며, 스위치는 입력 단자 상에 결정론적인 전압 레벨을 유발한다.
일 실시예에서, 방법은 버퍼의 입력 단자와 출력 단자 사이에 피드백 커패시터를 전기적으로 결합하는 단계 및 제어 신호에 응답하여 스위치에 의해 피드백 커패시터를 전기적으로 단락시키는 단계를 포함하며, 스위치는 피드백 커패시터와 전기적으로 병렬이고, 스위치는 입력 단자 상에 결정론적인 전압 레벨을 유발한다.
상세한 설명
본 발명의 실시예들은 부하 독립 버퍼들에 대해 트랜지스터들의 전기적 오버-스트레스를 줄이고 결정론적인 듀티 사이클을 갖는 출력을 생성하기 위한 장치, 시스템 및 방법에 관한 것이다. 용어 "부하 독립 버퍼"는 본 명세서에서 광범위한 부하 용량들에 대해 그의 출력 노드에서 실질적으로 일정한 슬루 레이트를 제공할 수 있는 버퍼를 지칭한다. 용어 "실질적으로 일정한"은 본 명세서에서 값의 10-20% 내에 있는 것을 지칭한다. 이론적으로, 도 1의 버퍼(100)는 그의 출력에서 일정한 슬루 레이트를 제공하지만, 내부 디바이스들(P4, N4)의 불규칙한 노화 및 버퍼의 출력 노드 Vo에서의 비결정론적 듀티 사이클 등을 갖는다. 용어 "노화"는 본 명세서에서 트랜지스터 컴포넌트들의 물리적 변화에 의해 유발되는 트랜지스터 특성들의 경시적 열화를 지칭한다.
도 1을 참조하면, 일 실시예에서, 피드백 커패시터 CF를 바이패스하기 위한 저저항 분로를 제공하기 위해 노드 Vo와 Vf 사이에 스위치가 배치된다. 그러한 실시예에서, 내부 노드 Vf는 스위치가 턴온될 때 결정론적 전압 레벨을 가지며, 이는 도 1의 종래 기술 버퍼(100)에서는 불가능하다. 일 실시예에서, 스위치는 피드백 용량 CF의 양을 조정하도록 동작할 수 있다. 그러한 실시예에서, 피드백 커패시터 CF는 복수의 커패시터를 포함하고, 스위치는 복수의 스위치를 포함하며, 따라서 복수의 스위치 중 각각의 스위치는 복수의 피드백 커패시터 중 대응하는 피드백 커패시터 CF를 턴 온/오프시키도록 동작할 수 있다. 일 실시예에서, 스위치(들)는 프로세스 기술 불균일 또는 변동에 의해 유발되는 피드백 커패시터 CF의 용량 변동을 복수의 피드백 커패시터 중 소정 수의 피드백 커패시터를 턴 온/오프시킴으로써 보상하기 위한 유연성을 제공한다.
본 명세서에서 설명되는 실시예들의 기술적 효과는 P4 및 N4와 같은 내부 트랜지스터들 상에서 어떠한 전기적 스트레스도 나타내지 않고, 노드 Vo 상에서의 광범위한 부하 용량들 CL에 걸쳐 노드 Vo 상에서 일정한 슬루 레이트를 제공하고, 노드 Vo 상에서 버퍼에 의해 구동되는 신호의 듀티 사이클에 대한 임의의 초기 비결정성을 제거하고, 단일 버퍼 설계가 다수의 I/O 버퍼 구성에 대해 사용되는 것을 가능하게 하는 개량된 부하 독립 버퍼를 제공하는 것이다.
일 실시예에서, 도 1-5를 참조하여 본 명세서에서 설명되는 부하 독립 버퍼는 NAND 플래시 메모리를 갖는 솔리드 스테이트 드라이브(SSD)와 통신하기 위한 I/O 버퍼로서 사용되고, 내장형 멀티미디어 카드(eMMC)와 통신하는 데에도 사용될 수 있으며, 여기서 SSD 및 eMMC에 대한 양 타입의 I/O 인터페이스들은 이들의 출력들 상의 상이한 부하들로 인해 매우 상이한 출력 슬루 레이트 사양들을 갖는다. 본 명세서에서 실시예들과 관련하여 설명되는 부하 독립 버퍼는 스마트폰, PC 태블릿, 디지털 카메라 및 다른 소비자 전자 기기에서 사용될 수 있는데, 이는 이러한 디바이스들이 이들의 I/O들에 대해 상이한 부하 용량들을 가질 수 있는 경우에도 그러하다.
아래의 설명에서는 본 발명의 실시예들의 더 충분한 설명을 제공하기 위해 다양한 상세들이 설명된다. 그러나, 본 발명의 실시예들은 이러한 특정 상세 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는 본 발명의 실시예들을 불명확하게 하지 않기 위해 공지 구조들 및 디바이스들은 상세히 도시되지 않고, 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 요소적인 신호 경로들을 지시하기 위해 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 지시하기 위해 하나 이상의 단부에 화살표를 가질 수 있다. 그러한 지시들은 한정을 의도하지 않는다. 오히려, 라인들은 하나 이상의 실시예와 관련하여 회로 또는 논리 유닛의 더 쉬운 이해를 촉진하기 위해 사용된다. 임의의 표현된 신호는 설계 요구 또는 선호에 의해 지시되는 바와 같이 실제로는 임의의 방향으로 이동할 수 있고 임의의 적절한 타입의 신호 스킴을 이용하여 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.
아래의 설명 및 청구항들에서는 용어 "결합" 및 그의 파생어들이 사용될 수 있다. 본 명세서에서 용어 "결합"은 둘 이상의 요소가 (물리적으로, 전기적으로, 자기적으로, 광학적으로, 기타 등등으로) 직접 접촉하는 것을 지칭한다. 본 명세서에서 "결합"은 둘 이상의 요소가 서로 직접 접촉하지 않지만, 여전히 서로 협력 또는 상호작용하는 것을 지칭할 수도 있다.
본 명세서에서 사용될 때, 달리 상술되지 않는 한, 일반 물체를 설명하기 위한 서수 형용사 "제1", "제2" 및 "제3" 등의 사용은 동일 물체들의 상이한 예들이 지칭되는 것을 지시할 뿐, 그와 같이 설명되는 물체들이 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로 소정 순서로 존재해야 한다는 것을 의미하고자 하는 의도는 없다.
도 2는 본 발명의 일 실시예에 따른 부하 독립 버퍼(200)의 하이 레벨 회로이다. 도 2의 부하 독립 버퍼(200)는 도 1의 버퍼(100)의 개량된 버전이다. 부하 독립 버퍼(200)의 실시예들은 도 1의 부하 독립 버퍼(100)를 참조하여 설명된다.
일 실시예에서, 버퍼(203)의 입력 노드(208)와 출력 노드(207) 사이에 피드백 커패시터(202)가 배치되며, 따라서 피드백 커패시터(202)는 버퍼(203)와 병렬이다. 일 실시예에서, 피드백 커패시터(202)는 P 트랜지스터(예로서, 도 1의 P4)에 결합되며, P 트랜지스터는 버퍼(203)의 풀업 디바이스(예로서, 도 1의 P1)의 게이트에 결합된다. 일 실시예에서, 피드백 커패시터(202)는 N 트랜지스터(예로서, 도 1의 N4)에 결합되며, N 트랜지스터는 버퍼의 풀다운 디바이스 N1의 게이트에 결합된다. 일 실시예에서, 입력 단자(208) Vf는 P 트랜지스터 P4 및 N 트랜지스터 N4의 소스 또는 드레인 단자에 결합되고, 출력 단자(207) Vo는 부하(205)에 결합된다.
일 실시예에서, 피드백 커패시터(202)는 분산형 커패시터인데, 즉 피드백 커패시터(202)는 버퍼들(203)의 상이한 그룹들과 관련된 다수의 더 작은 커패시터들로 분할된다. 일 실시예에서, 피드백 커패시터(202)는 버퍼들(203)의 그룹들 사이에 균일하게 분산된다. 일 실시예에서, 피드백 커패시터(202)는 온도계 가중 커패시터들로서 분산된다. 일 실시예에서, 피드백 커패시터(202)는 이진 가중 커패시터들로서 분산된다.
일 실시예에서, 버퍼(203)는 입출력(I/O) 송신기의 복수의 구동기(도 1의 복수의 P1 및 N1 트랜지스터)를 포함하며, 피드백 커패시터(202)는 버퍼(203)의 입력 단자(208)와 출력 단자(207) 사이에 결합되는 복수의 피드백 커패시터(즉, 분산형 피드백 커패시터(202))를 포함한다. 일 실시예에서, 피드백 커패시터(202)는 버퍼(203)의 복수의 구동기 사이에 균일하게 분산된다. 일 실시예에서, 피드백 커패시터(202)는 구동기 풀업 트랜지스터들 P1 및 풀다운 트랜지스터들 N1의 최초 5개의 최하위 비트(LSB)가 피드백 커패시터(202)의 절반에 결합되고, 구동기 풀업 트랜지스터들 P1 및 풀다운 트랜지스터들 N1의 다음 두 번째 5개의 LSB가 피드백 커패시터(202)의 1/3에 결합되고, 구동기 풀업 트랜지스터들 P1 및 풀다운 트랜지스터들 N1의 최상위 비트들(MSB들)이 피드백 커패시터(202)의 1/6에 결합되도록 분산된다.
일 실시예에서, 스위치(201)가 피드백 커패시터(202)에 병렬로 배치되며, 따라서 노드들(208, 207)을 전기적으로 결합한다. 그러한 실시예에서, 제어 신호(206)는 스위치(201)를 제어하여, 스위치(201)가 턴온되는 시기를 제어함으로써, 노드들(207, 208)을 전기적으로 단락시키며, 따라서 피드백 커패시터(202)를 단락시킨다. 제어 신호(206)는 또한 스위치(201)가 턴오프되는 시기를 제어하여, 노드들(207, 208) 사이에 개방 회로를 제공함으로써, 피드백 커패시터(202)의 기능을 가능하게 한다. 제어 신호(206)가 스위치(201)를 제어할 수 있다는 설명은 제어 신호(206)의 소정 전압 또는 전류 레벨이 스위치(201)를 턴온 또는 턴오프시킨다는 것을 의미한다. 일 실시예에서, 스위치(201)는 PMOS 및 NMOS 트랜지스터들을 포함하는 패스 게이트 트랜지스터이다. 다른 실시예에서, 스위치(201)는 PMOS 또는 NMOS 트랜지스터 중 하나일 뿐이다. 다른 실시예들에서는, 노드들(208, 207)을 서로 단락시킬 수 있는 다른 형태의 스위치 설계들이 이용될 수 있다. 일 실시예에서, 제어 신호(206)가 스위치를 턴온시킬 때, 즉 피드백 커패시터(202)를 전기적으로 단락시킬 때, 입력 단자(208) 상의 결정론적 전압 레벨이 달성된다. 일 실시예에서, 제어 신호(206)의 전압 레벨은 버퍼(203)로부터의 초기 데이터 전송 동안 스위치를 턴온시킨다.
일 실시예에서, 스위치(201)는 복수의 스위치(분산형 스위치들)를 포함하며, 이들 각각은 복수의 피드백 커패시터(즉, 분산형 피드백 커패시터(202)) 중 대응하는 피드백 커패시터와 전기적으로 병렬이고, 제어 신호(206)는 복수의 제어 신호(예로서, 버스)를 포함하고, 복수의 제어 신호 중 각각의 제어 신호는 그 제어 신호의 신호 레벨에 따라 복수의 스위치 중 대응하는 스위치를 턴온 또는 턴오프시킨다.
일 실시예에서, 제어 신호(206)는 논리 유닛(204)에 의해 생성된다. 논리 유닛(204)은 다양한 팩터들을 모니터링하여, 제어 신호(206)를 언제 표명 또는 역표명할지, 즉 스위치(201)를 언제 턴온 또는 턴오프할지를 결정하도록 동작할 수 있다. 일 실시예에서, 팩터들은 버퍼(203)가 구동 모드에 있는지의 여부(구동 모드에 있는 경우, 스위치가 턴온되고, 그렇지 않은 경우에는 턴오프됨), 노드(208)에 결합된 수신기(도시되지 않음)가 수신 모드에 있는지의 여부(수신 모드에 있는 경우에 스위치가 턴온되고, 그렇지 않은 경우에는 턴오프됨), 턴온된 트랜지스터들 P1 및 N1의 레그들(legs)의 수의 불일치가 존재하는지의 여부(레그가 불일치하는 경우에 스위치가 턴온되고, 그렇지 않은 경우에는 턴오프됨), 버퍼(203)가 더 높은 슬루 레이트로 구동하도록, 즉 피드백 커패시터(202)를 바이패스하도록 동작할 수 있는지의 여부(스위치가 턴오프됨)를 포함한다.
일 실시예에서, 피드백 커패시터(202)의 값은 3pF이다. 일 실시예에서, 부하 독립 버퍼(200)는 노드(208)에서 피드백 커패시터(202)에 접속된 트랜지스터들 상에 어떠한 스트레스도 유발하지 않고서 1pF 내지 30pF 범위에 걸치는 부하 용량에 대해 3V/ns 내지 7V/ns의 슬루 레이트를 제공하도록 동작할 수 있다.
도 3은 본 발명의 일 실시예에 따른 부하 독립 버퍼(300/200)의 회로 레벨 도면이다. 도 3은 도 1-2를 참조하여 설명된다. 도 3 및 도 1의 트랜지스터 이름들은 도 1과 도 3 간의 차이를 강조하기 위해 그리고 본 발명의 실시예들을 불명확하게 하지 않기 위해 동일하게 표시된다. 일 실시예에서, 버퍼(203)는 입력 신호 p_data 및 n_data에 기초하여 출력 노드 Vo(207) 상에서 신호를 구동하는 구동기(301)를 포함한다. 일 실시예에서, 버퍼(203)는 구동기(301)를 구동하기 위한 트랜지스터들 P2, P3, N2 및 N3을 갖는 사전 구동기(303)를 포함한다.
노드(207) Vo 상의 부하는 부하 커패시터(205)(Cload)에 의해 표현된다. 부하 커패시터(205) 상에 화살표는 부하 커패시터(205)가 가변 용량을 갖는다는 것을 나타낸다. 일 실시예에서, 부하 독립 버퍼(300/200)는 구동기(301) 및 피드백 커패시터(202)에 결합되는 트랜지스터들(302)(P4, N4)을 턴온/턴오프할 시기를 제어하기 위한 논리 유닛들(304, 305)을 포함한다. 일 실시예에서, 부하 독립 버퍼(300/200)는 트랜지스터들 P4 및 N4 및 스위치(201)를 턴온/턴오프할 시기를 제어하기 위한 신호들(308)을 생성하기 위한 논리 유닛(307)을 포함한다.
도 2를 참조하여 전술한 바와 같이, 일 실시예에서, 스위치(201)는 복수의 스위치(도시되지 않음)를 포함하며, 이들 각각은 복수의 피드백 커패시터 중 대응하는 피드백 커패시터와 병렬로 배치된다. 일 실시예에서, 복수의 스위치 중 각각의 스위치는 부하 독립 버퍼(300)의 구동기(301)의 풀업 P1 및 풀다운 N1 트랜지스터들에 결합된다. 일 실시예에서, 논리 유닛들(307, 306)은 턴온 또는 턴오프된 풀업 P1 및 풀다운 N1 트랜지스터들의 수의 차이의 결정에 응답하여 복수의 스위치 중 하나의 스위치를 턴온 또는 턴오프하도록 동작할 수 있다.
일 실시예에서, 구동기(301)가 어떠한 데이터도 구동하지 않을 때, 즉 인에이블될 때(txenable이 논리적으로 로우일 때), 또는 구동기(301)가 정상 슬루 레이트보다 높은 슬루 레이트를 갖는 신호를 구동하도록 동작할 수 있을 때(hspdp가 논리적으로 로우일 때), 또는 턴온 또는 턴오프된 풀업 P1 및 풀다운 N1 트랜지스터들의 (신호(308)에 의해 지시되는) 수의 차이가 존재할 때(즉, rcode_n과 rcode_p가 불일치할 때), 논리 유닛들(304, 305)은 트랜지스터들 P4 및 N4를 턴오프시킨다. 그러한 실시예에서, 논리 유닛(306)은 스위치(201)를 인에이블하기 위한 제어 신호(206)를 생성하며, 따라서 스위치(201)는 턴온되어 노드들(207, 208)을 서로 단락시킨다. 일 실시예에서, 논리 유닛들(304, 305, 306, 307)은 도 2의 논리 유닛(204)을 형성한다.
일 실시예에서, 스위치(201)를 인에이블하는 것(즉, 스위치를 턴온시켜 노드(207)와 노드(208)를 전기적으로 단락시키는 것)은 노드(208) Vf가 노드(207) Vo에서의 패드 전압을 따르고 Vcc 전원 전압 레벨을 초과하지 않는 것을 보증한다. 그러한 실시예에서는, 디바이스 P4 및 N4 상의 전기적 오버스트레스가 방지된다.
이 분야의 기술자는 P 트랜지스터 및 N 트랜지스터의 전기적 성능이 (프로세스, 온도, 전압 변동으로 인해) 일반적으로 불균일하다는 것을 알 것이다. 이러한 불균일은 임피던스 교정/보상이 수행될 때 구동기(301)에 대한 풀업 P1 및 풀다운 N1 트랜지스터들 사이의 불균형 RCODE(구동기(301)의 임피던스 코드)를 유발할 수 있다.
아래의 예는 버퍼(100)의 구동기 트랜지스터 P1 및 N1의 불균형 임피던스 코드들에 대한 스위치(201)의 기술적 효과를 보여주기 위하여 종래 기술의 도 1을 참조하여 설명된다. 온도계 인코딩 스킴을 이용하여 구동기(P1, N1)가 구현될 때 (예를 들어, 종래 기술 도 1에 도시된 바와 같이) 스위치(201)가 없는 경우를 고려한다. 구동기로부터의 풀업 코드가 1FFh, 즉 FFh의 풀다운 코드보다 1만큼 높은 경우를 가정한다. 이러한 균일성은 구동기의 풀다운 레그(9)가 항상 턴온되도록 강제할 것이다. 이제, 피드백 커패시터 CF가 구동기 트랜지스터 P1 및 N1의 모든 레그들에 걸쳐 균일하게 분산되는 것으로 더 가정한다. I/O 패드 Vo 상의 신호가 논리 하이 레벨과 논리 로우 레벨 사이에서 스위칭함에 따라, 내부 노드 Vf는 Vtp(P4의 임계 전압)와 Vcc-Vtn 사이에서 토글링할 것이다. 그러나, 구동기(트랜지스터 P1 및/또는 N1)의 레그 9의 경우, 풀다운 코드는 0이므로, 레그 9로부터 노드 Vo)으로의 전기 경로는 셧오프된다. 결과적으로, 패드 Vo가 스위칭될 때, 내부 노드 Vf는 Vcc를 초과하도록 충전되며, 결국 Vcc+|Vtp|에서 안정될 수 있다.
게다가, 노드 Vf가 Vcc+|Vtp| 레벨로 안정되도록 충전되는 시간 동안, 패드 노드 Vo 상의 신호가 논리 로우 레벨로부터 논리 하이 레벨로 스위칭되는 경우, 패드 노드 Vo 상의 신호는 구동기의 레그 9 상의 노드 Vf에 다시 결합될 것이고, 노드 Vf로 하여금 Vcc+|Vtp|로 다시 안정되기 전에 Vcc+|Vtp| 레벨보다 훨씬 더 높게 오버슈트하게 할 것이다. 이러한 내부 노드 Vf가 Vcc 레벨을 넘도록 충전될 때, 이 노드(P4, N4)에 접속된 디바이스들은 신뢰성 문제를 유발하는 전압 스트레스를 겪을 것이다.
일 실시예에서, 논리 유닛(307)은 보상 유닛(도시되지 않음)으로부터의 트랜지스터 P1 및 N1에 대한 임피던스 값들인 RCODE를 체크하기 위한 XNOR(배타적 NOR) 및 NAND 논리 게이트들을 이용하여 구현된다. 일 실시예에서, 풀업 및 풀다운 RCODE가 균형을 이루지 못할 때, 논리 유닛(307) 내의 XNOR 및 NAND 논리 유닛들로부터의 출력(308)은 풀다운 트랜지스터(N1)의 레그 9에 대해 스위치(201)가 인에이블(즉, 턴온)되게 할 것이며, 이는 불균형을 유발한다.
도 2 및 3의 실시예들을 다시 참조하면, 도 1의 버퍼(100)에서 신뢰성 문제를 유발하는 전압 스트레스와 관련하여 전술한 문제를 해결하기 위하여, 스위치(201)가 노드들(207, 208) 사이에 결합되며, 따라서 스위치(들)(201)는 피드백 커패시터(들)(202)와 병렬이다. 분로를 인에이블함으로써, 즉 스위치(201)를 인에이블함으로써, 레그 9에 대한 내부 노드(208) Vf는 패드(207)에 항상 접속되며, Vcc+|Vtp|로 드리프트되지 않을 것이다.
아래의 예는 버퍼(100)에 의한 노드 Vo에서의 신호의 듀티 사이클 불일치에 대한 스위치(201)의 기술적 효과를 보여주기 위해 종래 기술의 도 1을 참조하여 설명된다. 도 1의 버퍼(100)를 인에이블한 후의 패드 Vo 상의 신호의 초기 전이 동안의 (예로서, 종래 기술의 도 1에 도시된 바와 같이) 스위치(201) 없는 경우를 고려한다. 내부 Vf 노드의 전압 값은 노드 Vo 상의 신호의 초기 신호 전이 듀티 사이클에 직접 영향을 미친다. 노드 Vf 상의 전압이 Vcc 또는 Vss(접지)에 더 가까운지에 따라서, 제1 신호 전이 동안 노드 Vo 상의 출력 신호의 듀티 사이클이 변할 수 있다. 구동기 트랜지스터들이 버퍼(100)를 삼상화(tri-stating)하기 위해 디스에이블될 때(P1 및 N1이 오프될 때), 또는 버퍼(100)가 (노드 Vo 상의 신호를 수신하기 위해) 수신 모드에 있을 때, 내부 노드 Vf는 부유 상태가 된다.
부유 Vf 노드는 구동기(트랜지스터 P1 및 N1)에 의해 구동되는 노드 Vo 상의 신호의 초기 전이에 대해 듀티 사이클 비결정성을 유발할 것이다. 신호의 초기 전이에 대한 그러한 비결정성은 타이밍 에러를 유발할 수 있다. 듀티 사이클은 Vf 노드가 vss로부터 vcc로 시프트될 때 I/O 프로토콜 요구들에 기초하여 범위를 벗어날 수 있다. 예를 들어, 듀티 사이클은 노드 Vf 상의 전압이 Vcc로부터 Vss로 변할 때 약 5%-10%만큼 변할 수 있다.
도 2 및 3의 실시예들을 다시 참조하면, 도 1의 버퍼(100) 내의 구동기에 의해 구동되는 노드 Vo 상의 신호의 초기 전이에 대한 비결정성과 관련하여 전술한 문제를 해결하기 위하여, 스위치(201)가 노드들(207, 208) 사이에 결합되며, 따라서 스위치(들)(201)는 피드백 커패시터(들)(202)와 병렬이다. 일 실시예에서, 구동기(301)가 디스에이블되어, 논리 유닛(306)으로 하여금 스위치(201)를 인에이블(즉, 턴온)하게 할 때, 노드(208) Vf 상의 전압은 노드(207) Vo 상의 패드 전압을 따를 것이다. 그러한 실시예에서, 내부 노드(208) Vf는 항상 결정론적이며, 노드(207) 상의 신호의 바로 그 제1 전이의 듀티 사이클은 결정론적이다.
도 4는 본 발명의 일 실시예에 따른, 노드(207)에 결합된 내부 트랜지스터들 상의 전기적 오버스트레스를 제거하고, 출력 노드(208)에서 듀티 사이클을 결정론화하도록 스위치(201)를 제어하기 위한 논리 유닛을 갖는 입출력(I/O) 버퍼(400)이다. 도 4는 스위치(201)를 제어하기 위한 제어 논리 유닛(204)을 나타내는 도 3의 간이 버전이기도 하다. 일 실시예에서, I/O 버퍼(400)는 송신기(402) 및 수신기(401)를 포함한다. 도 4의 실시예는 구동기가 오프 상태이고(즉, 삼상화되고), 수신기가 온(즉, 수신 모드) 상태인 경우를 나타낸다. 그러한 실시예에서, 스위치(201)는 노드들(207, 208)을 전기적으로 단락시킴으로써 커패시터(201)를 단락시키도록 턴온된다. 커패시터를 단락시킴으로써, 노드(208)에 접속된 트랜지스터들 상의 스트레스가 제거된다.
도 5는 본 발명의 일 실시예에 따른 부하 독립 버퍼를 개량하기 위한 방법의 흐름도(500)이다. 흐름도(500) 내의 블록들은 특정 순서로 도시되지만, 액션들의 순서는 변경될 수 있다. 따라서, 도시된 실시예들은 상이한 순서로 수행될 수 있으며, 일부 액션들/블록들은 병렬로 수행될 수 있다. 게다가, 하나 이상의 액션/블록이 다양한 실시예들에서 생략될 수 있다. 도 5의 흐름도는 도 2-4의 실시예들을 참조하여 설명된다.
블록 501에서, 피드백 커패시터(202)가 버퍼(203)의 입력 단자(208)와 출력 단자(207) 사이에 전기적으로 결합된다. 블록 502에서, 스위치(201)가 피드백 커패시터(202)와 병렬로 배치되며, 스위치는 복수의 스위치(도시되지 않음)를 포함하고, 각각의 스위치는 복수의 피드백 커패시터의 대응하는 피드백 커패시터와 전기적으로 병렬이고, 복수의 스위치의 각각의 스위치는 버퍼(203)의 구동기(301)의 풀업 P1 및 풀다운 N1 디바이스들에 결합된다.
블록 503에서, 논리 유닛(204)은 소정 팩터들에 응답하여 제어 신호(206)를 생성한다. 일 실시예에서, 이러한 소정 팩터들은 버퍼(203)가 전송 모드에 있는지의 여부, 버퍼(203)가 노드(207) 상에서의 더 빠른 슬루 레이트를 요구하는 더 높은 속도로 동작하도록 구성되는지의 여부 및 (버퍼(203) 및 수신기(401)를 포함하는) I/O가 수신 모드에 있는지의 여부를 포함한다.
블록 504에서, 스위치(201)는 제어 신호(206)의 레벨에 응답하여 턴온되어, 피드백 커패시터를 전기적으로 단락시키며(즉, 노드들(207, 208)을 단락시키며), 스위치(201)는 입력 단자(207) 상에 결정론적 전압 레벨을 유발한다. 일 실시예에서, 이 방법은 턴온 또는 턴오프된 풀업 P1 및 풀다운 N1 디바이스들의 수의 차이의 결정에 응답하여 복수의 스위치 중에서 스위치(201)를 턴온 또는 턴오프시키는 단계를 포함한다.
도 6a는 본 발명의 일 실시예에 따른, 내장형 멀티미디어 카드(eMMC)(603)에 통신적으로 결합된 부하 독립 버퍼(200)를 갖는 스마트 디바이스(600)(예로서, 태블릿, 스마트폰)이다. eMMC(603)는 통신 링크(602) 상에서 송신기(200)로부터 구동되는 신호의 슬루 레이트의 특정 범위를 필요로 한다. 일반적으로, eMMC는 NAND 플래시 메모리들보다 크기가 작으며, 따라서 송신기(200)가 겪는 부하는 NAND 플래시 메모리로 구동하는 동일 송신기(200)가 겪는 부하(Cload)보다 (예로서, 3배) 적다. 일 실시예에서, 본 명세서에서 설명되는 부하 독립 버퍼(200/300/400)는 어떠한 내부 트랜지스터에도 오버스트레스를 주지 않고서 eMMC에 대해 필요한 슬루 레이트를 제공하며, 노드 Vo 상에서 버퍼(200/300/400)에 의해 구동되는 신호의 듀티 사이클에 대한 임의의 초기 비결정성을 제거한다.
도 6b는 본 발명의 일 실시예에 따른, NAND 플래시 메모리(613)에 통신적으로 결합된 부하 독립 버퍼(200)를 갖는 스마트 디바이스(610)(예로서, 태블릿, 스마트폰)이다. 도 6b는 eMMC(603)가 NAND 플래시 메모리(613)로 대체된 점 외에는 도 6a와 유사하다. 전술한 바와 같이, NAND 플래시 메모리들은 eMMC보다 크기가 크며, 따라서 610 내의 송신기(200)는 600 내의 송신기(200)보다 훨씬 큰(예로서, 3배 이상의) 부하를 겪는다. 일반적으로, 더 큰 부하는 통신 링크(612) 상의 신호의 슬루 레이트를 낮춘다. 일 실시예에서, 도 6a에서 사용된 것과 동일한 부하 독립 버퍼(200/300/400)는 어떠한 내부 트랜지스터에도 오버스트레스를 주지 않고서 eMMC에 대한 슬루 레이트 요구보다 3배 빠를 수 있는 필요한 슬루 레이트를 NAND 플래시 메모리에 대해 제공한다. 도 6a 및 도 6b의 실시예들에서는, 동일한 시스템 온 칩 프로세서들이 eMMC와 그리고 NAND 플래시 메모리와 인터페이스하는 데 사용된다. 도 6a 및 도 6b의 실시예들은 eMMC 및 NAND 플래시 메모리들을 설명하지만, eMMC 및 NAND 플래시 메모리들 대신에 임의의 부하를 사용하여, 부하 독립 버퍼(200/300/400)에 의해 요구되는 슬루 레이트를 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른, 부하 독립 버퍼를 개량하기 위한 프로세서를 포함하는 시스템 레벨 도면이다. 도 7은 다양한 실시예들의 방법들을 수행하기 위한 컴퓨터 판독 가능 명령어들을 실행하기 위한 기계 판독 가능 저장 매체도 포함한다. 실시예들의 요소들은 또한 컴퓨터 실행 가능 명령어들(예로서, 도 5의 흐름도를 구현하기 위한 명령어들)을 저장하기 위한 기계 판독 가능 매체로서 제공된다. 기계 판독 가능 매체는 플래시 메모리, 광 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 또는 컴퓨터 실행 가능 명령어들을 저장하는 데 적합한 다른 타입의 기계 판독 가능 매체를 포함할 수 있지만, 이에 한정되지 않는다. 예를 들어, 본 발명의 실시예들은 통신 링크(예로서, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들을 통해 원격 컴퓨터(예로서, 서버)로부터 요청 컴퓨터(예로서, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예로서, BIOS)으로서 다운로드될 수 있다.
일 실시예에서, 시스템(1300)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 넷북, 태블릿, 노트북 컴퓨터, 개인 휴대 단말기(PDA), 서버, 워크스테이션, 셀룰러 전화, 이동 컴퓨팅 디바이스, 스마트폰, 인터넷 기구 또는 임의의 다른 타입의 컴퓨팅 디바이스를 포함하지만 이에 한정되지 않는다. 다른 실시예에서, 시스템(1300)은 본 명세서에서 개시되는 방법들을 구현하며, 시스템 온 칩(SOC) 시스템일 수 있다.
일 실시예에서, 부하 독립 버퍼(200/300/400)는 도 7의 시스템의 임의의 I/O 인터페이스를 위해 사용될 수 있다.
일 실시예에서, 프로세서(1310)는 하나 이상의 처리 코어(1312, 1312N)를 구비하며, 여기서 1312N은 프로세서(1310) 내의 N 번째 프로세서 코어를 나타내고, N은 양의 정수이다. 일 실시예에서, 시스템(1300)은 프로세서들(1310, 1305)을 포함하는 다수의 프로세서를 포함하며, 프로세서(1305)는 프로세서(1310)의 논리와 유사하거나 동일한 논리를 갖는다. 일 실시예에서, 시스템(1300)은 프로세서들(1310, 1305)을 포함하는 다수의 프로세서를 포함하며, 따라서 프로세서(1305)는 프로세서(1310)의 논리와 완전히 독립적인 논리를 갖는다. 그러한 실시예에서, 다중 패키지 시스템(1300)은 이종 다중 패키지 시스템인데, 그 이유는 프로세서들(1305, 1310)이 상이한 논리 유닛들을 갖기 때문이다. 일 실시예에서, 처리 코어(1312)는 명령어들을 인출하기 위한 사전 인출 논리, 명령어들을 디코딩하기 위한 디코드 논리, 명령어들을 실행하기 위한 실행 논리 등을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 프로세서(1310)는 시스템(1300)의 명령어들 및/또는 데이터를 캐싱하기 위한 캐시 메모리(1316)를 갖는다. 본 발명의 다른 실시예에서, 캐시 메모리(1316)는 레벨 1, 레벨 2 및 레벨 3 캐시 메모리, 또는 프로세서(1310) 내의 캐시 메모리의 임의의 다른 구성을 포함한다.
일 실시예에서, 프로세서(1310)는 프로세서(1310)가 휘발성 메모리(1332) 및/또는 비휘발성 메모리(1334)를 포함하는 메모리(1330)에 액세스하고 통신할 수 있게 하는 기능들을 수행하도록 동작할 수 있는 메모리 제어 허브(MCH)(1314)를 포함한다. 일 실시예에서, 메모리 제어 허브(MCH)(1314)는 프로세서(1310) 밖에 독립 집적 회로로서 배치된다.
일 실시예에서, 프로세서(1310)는 메모리(1330) 및 칩셋(1320)과 통신하도록 동작할 수 있다. 일 실시예에서, 칩셋(1320)은 SATA 버스(1350)를 통해 SSD(1380)에 결합된다.
일 실시예에서, 프로세서(1310)는 무선 신호들을 송신 및/또는 수신하도록 구성되는 임의의 디바이스와 통신하기 위해 무선 안테나(1378)에도 결합된다. 일 실시예에서, 무선 안테나 인터페이스(1378)는 IEEE 802.11 표준 및 그와 관련된 패밀리, HomePlug AV (HPAV), 초광대역(UWB), 블루투스, WiMax 또는 임의 형태의 무선 통신 프로토콜에 따라 동작하지만, 이에 한정되지 않는다.
일 실시예에서, 휘발성 메모리(1332)는 동기 동적 랜덤 액세스 메모리(SDRAM), 동적 랜덤 액세스 메모리(DRAM), RAMBUS 동적 랜덤 액세스 메모리(RDRAM) 및/또는 임의의 다른 타입의 랜덤 액세스 메모리 디바이스를 포함하지만 이에 한정되지 않는다. 비휘발성 메모리(1334)는 플래시 메모리(예로서, NAND, NOR), 상변화 메모리(PCM), 판독 전용 메모리(ROM), 전기적으로 소거 및 프로그래밍 가능한 판독 전용 메모리(EEPROM) 또는 임의의 다른 타입의 비휘발성 메모리 디바이스를 포함하지만 이에 한정되지 않는다.
메모리(1330)는 정보 및 프로세서(1310)에 의해 실행될 명령어들을 저장한다. 일 실시예에서, 메모리(1330)는 프로세서(1310)가 명령어들을 실행하고 있는 동안에 임시 변수들 또는 중간 정보도 저장할 수 있다. 일 실시예에서, 칩셋(1320)은 점대점(PtP 또는 P-P) 인터페이스들(1317, 1322)을 통해 프로세서(1310)와 접속된다. 일 실시예에서, 칩셋(1320)은 프로세서(1310)가 시스템(1300) 내의 다른 모듈들에 접속하는 것을 가능하게 한다. 본 발명의 일 실시예에서, 인터페이스들(1317, 1322)은 INTEL(등록상표) QPI(QuickPath Interconnect) 등과 같은 PtP 통신 프로토콜에 따라 동작한다.
일 실시예에서, 칩셋(1320)은 프로세서(1310, 1305), 디스플레이 디바이스(1340) 및 다른 디바이스들(1372, 1376, 1374, 1360, 1362, 1364, 1366, 1377) 등과 통신하도록 동작할 수 있다. 일 실시예에서, 칩셋(1320)은 무선 신호들을 송신 및/또는 수신하도록 구성되는 임의의 디바이스와 통신하기 위해 무선 안테나(1378)에도 결합된다.
일 실시예에서, 칩셋(1320)은 인터페이스(1326)를 통해 디스플레이 디바이스(1340)에 접속된다. 일 실시예에서, 디스플레이(1340)는 액정 디스플레이(LCD), 플라즈마, 음극선관(CRT) 디스플레이, 터치 패드, 또는 임의의 다른 형태의 시각 디스플레이 디바이스를 포함하지만 이에 한정되지 않는다. 본 발명의 일 실시예에서, 프로세서(1310) 및 칩셋(1320)은 단일 SOC 내에 통합된다. 게다가, 칩셋(1320)은 다양한 모듈들(1374, 1360, 1362, 1364, 1366)을 상호접속하는 하나 이상의 버스(1350, 1355)에 접속된다. 일 실시예에서, 버스들(1350, 1355)은 버스 속도 또는 통신 프로토콜이 불일치하는 경우에 버스 브리지(1372)를 통해 함께 상호접속될 수 있다. 일 실시예에서, 칩셋(1320)은 인터페이스(1324), 스마트 TV(1376), 소비자 전자 기기(1377) 등을 통해 비휘발성 메모리(1360), 대용량 저장 디바이스(들)(1362), 키보드/마우스(1364), 및 네트워크 인터페이스(1366)와 결합되지만 이에 한정되지 않는다.
일 실시예에서, 대용량 저장 디바이스(1362)는 반도체 드라이브, 하드 디스크 드라이브, 유니버설 직렬 버스 플래시 메모리 드라이브, 또는 임의의 다른 형태의 컴퓨터 데이터 저장 매체를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 네트워크 인터페이스(1366)는 이더넷 인터페이스, 유니버설 직렬 버스(USB) 인터페이스, 주변 컴포넌트 상호접속((PCI) 익스프레스 인터페이스, 무선 인터페이스 및/또는 임의의 다른 적절한 타입의 인터페이스를 포함하지만 이에 한정되지 않는 임의의 타입의 공지된 네트워크 인터페이스 표준에 의해 구현된다. 일 실시예에서, 무선 인터페이스는 IEEE 802.11 표준 및 그와 관련된 패밀리, HomePlug AV (HPAV), 초광대역(UWB), 블루투스, WiMax 또는 임의 형태의 무선 통신 프로토콜에 따라 동작하지만, 이에 한정되지 않는다.
도 7에 도시된 모듈들은 시스템(1300) 내의 개별 블록들로서 도시되지만, 이러한 블록들 중 일부에 의해 수행되는 기능들은 단일 반도체 회로 내에 통합될 수 있거나, 둘 이상의 개별 집적 회로를 이용하여 구현될 수 있다. 예를 들어, 캐시 메모리(1316)는 프로세서(1310) 내의 개별 블록으로서 도시되지만, 캐시 메모리(1316)는 프로세서 코어(1312) 내에 각각 통합될 수 있다. 일 실시예에서, 시스템(1300)은 본 발명의 다른 실시예에서 둘 이상의 프로세서/처리 코어를 포함할 수 있다.
본 명세서에서 "일 실시예", "하나의 실시예", "일부 실시예들" 또는 "다른 실시예들"에 대한 참조는 실시예들과 관련하여 설명되는 특정 특징, 구조 또는 특성이 적어도 일부 실시예들에 포함되며, 모든 실시예들에 포함될 필요는 없다는 것을 의미한다. "일 실시예", "하나의 실시예" 또는 "일부 실시예들"의 다양한 출현들은 모두가 동일한 실시예들을 지칭하지는 않는다. 본 명세서가 컴포넌트, 특징, 구조 또는 특성이 포함될 수 있다고 설명하는 경우, 그러한 특정 컴포넌트, 특징, 구조 또는 특성이 포함될 필요는 없다. 명세서 또는 청구항이 "하나의" 요소를 지칭하는 경우, 이것은 요소들 중 하나만이 존재한다는 것을 의미하지 않는다. 명세서 또는 청구항들이 "추가적인" 요소를 지칭하는 경우, 이것은 둘 이상의 추가적인 요소가 존재하는 것을 배제하지 않는다.
본 발명은 그의 특정 실시예들과 관련하여 설명되었지만, 위의 설명에 비추어 그러한 실시예들의 많은 대안, 변경 및 변형이 이 분야의 통상의 기술자들에게 명백할 것이다. 본 발명의 실시예들은 첨부된 청구항들의 넓은 범위 내에 속하는 바와 같은 모든 그러한 대안들, 변경들 및 변형들을 포함하는 것을 의도한다.

Claims (20)

  1. 부하 독립 버퍼를 개량하기 위한 장치로서,
    입출력(I/O) 송신기 및 수신기 회로를 포함하고, 상기 입출력(I/O) 송신기 및 수신기 회로는,
    송신 버퍼의 입력 단자와 출력 단자 사이에 전기적으로 결합되는 피드백 커패시터;
    상기 피드백 커패시터와 전기적으로 병렬인 스위치;
    상기 출력 단자에 전기적으로 결합되는 입력을 갖는 수신기 회로; 및
    상기 스위치와 전기적으로 결합되는 논리 유닛 - 상기 논리 유닛은, 상기 송신 버퍼가 상기 출력 단자 상에서 데이터를 구동하고 있는지 또는 수신기가 상기 출력 단자로부터 데이터를 수신하도록 인에이블되는지를 결정하는 것에 응답하여 상기 스위치로 하여금 상기 피드백 커패시터를 전기적으로 단락시키게 하도록 동작할 수 있음 -
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 피드백 커패시터는 P 트랜지스터에 결합되고, 상기 P 트랜지스터는 상기 송신 버퍼의 풀업 디바이스의 게이트에 결합되며;
    상기 피드백 커패시터는 N 트랜지스터에 결합되고, 상기 N 트랜지스터는 상기 송신 버퍼의 풀다운 디바이스의 게이트에 결합되며,
    상기 입력 단자는 상기 P 트랜지스터 및 상기 N 트랜지스터의 소스 또는 드레인 단자에 결합되고,
    상기 출력 단자는 부하에 결합되는 장치.
  3. 제1항에 있어서,
    상기 송신 버퍼는 복수의 구동기를 포함하고, 상기 피드백 커패시터는 상기 송신 버퍼의 상기 입력 단자와 상기 출력 단자 사이에 결합되는 복수의 피드백 커패시터를 포함하는 장치.
  4. 제3항에 있어서, 상기 스위치는 복수의 스위치를 포함하고, 상기 복수의 스위치 각각은 상기 복수의 피드백 커패시터 중 대응하는 피드백 커패시터와 전기적으로 병렬이고, 제어 신호는 복수의 제어 신호를 포함하고, 상기 복수의 제어 신호 중 각각의 제어 신호는 상기 논리 유닛으로부터의 각자의 제어 신호의 신호 레벨에 따라 상기 복수의 스위치 중 대응하는 스위치를 턴온 또는 턴오프시키도록 동작할 수 있는 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 스위치는 복수의 스위치를 포함하고, 상기 복수의 스위치 각각은 복수의 피드백 커패시터 중 대응하는 피드백 커패시터와 전기적으로 병렬이고, 상기 송신 버퍼의 풀업 및 풀다운 디바이스들에 결합되는 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 송신 버퍼는 상기 출력 단자에서 슬루 레이트(slew rate)를 증가시키도록 동작할 수 있는 장치.
  9. 삭제
  10. 시스템으로서,
    내장형 멀티미디어 카드(eMMC) 유닛; 및
    상기 eMMC 유닛에 결합되는 입출력(I/O) 인터페이스를 갖는 프로세서
    를 포함하고,
    상기 I/O 인터페이스는 제1항 내지 제4항, 제6항 및 제8항 중 어느 한 항의 장치에 따르는 시스템.
  11. 제10항에 있어서,
    상기 eMMC 유닛 및 상기 프로세서는 태블릿 컴퓨팅 디바이스 또는 스마트폰 내에 배치되는 시스템.
  12. 입출력(I/O) 회로가 송신 중일 때, 상기 I/O 회로의 송신 버퍼의 입력 단자와 출력 단자 사이에 피드백 커패시터를 전기적으로 결합하는 단계; 및
    상기 I/O 회로가 수신 모드에 있다는 것을 나타내는 제어 신호에 응답하여 상기 피드백 커패시터와 병렬인 신호 경로를 스위치에 의해 전기적으로 단락시키는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 제어 신호를 생성하는 단계 - 상기 스위치는 복수의 스위치를 포함하고, 상기 복수의 스위치 각각은 복수의 피드백 커패시터 중 대응하는 피드백 커패시터와 전기적으로 병렬이고, 상기 송신 버퍼의 풀업 및 풀다운 디바이스들에 결합됨 -; 및
    턴온 또는 턴오프되는 상기 풀업 및 풀다운 디바이스들의 수의 차이의 결정에 응답하여 상기 복수의 스위치로부터의 스위치를 턴온 또는 턴오프시키는 단계
    를 더 포함하는 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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