CN203313151U - 用于改进负载独立缓冲器的装置和系统 - Google Patents

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Abstract

本文描述了用于减小晶体管的电过应力并用于针对负载独立缓冲器产生具有确定性的占空比的输出的装置和系统。所述装置包括：反馈电容器，其电耦合在缓冲器的输入端子和输出端子之间；以及开关，其电并联于所述反馈电容器，并且用于响应于控制信号使所述反馈电容器电短路，其中，所述开关导致所述输入端子上确定性的电压电平。

Description

用于改进负载独立缓冲器的装置和系统
技术领域
本发明的实施例总地涉及处理器领域。更具体地，本发明的实施例涉及用于通过减小缓冲器的晶体管的电过应力并针对负载独立缓冲器产生具有确定性的占空比的输出，来改进负载独立缓冲器的装置、系统和方法。 
背景技术
图1示出了转换速率（slew rate）受控的输出缓冲器100，其在节点Vo和Vf之间具有反馈电容器CF。节点Vo表示外部输入-输出（I/O）盘，其中CL是节点Vo上的负载电容。晶体管P1和N1表示输出缓冲器100的驱动器。晶体管P3、N3和P2、N2分别表示至驱动器晶体管P1和N1的预驱动器，并且将输入信号Vi驱动到所述驱动器。晶体管P4和N4是反馈网络的一部分，其理论上允许节点Vo处的缓冲器转换速率取决于反馈电容器CF和晶体管P1与N1产生的开关电流。本文的术语“晶体管”和“设备”是可互换使用的。 
本文的术语“转换速率”是指从（例如）高于节点Vo上的信号的低信号电平10-20%的电压点和（例如）低于节点Vo上的信号的高信号电平10-20%的电压点测量的节点Vo处的信号的上升和下降时间。 
然而，图1的转换速率受控的输出缓冲器100遭受晶体管P4和N4的晶体管稳定性问题，其中该稳定性问题是由节点Vf上电压的过冲导致的。例如，考虑当节点Vf初始处于其最高可能电压Vcc-Vtp时缓冲器100的工作状态，其中Vcc是电源电平，并且其中Vtp是晶体管P4的阈值电压。继续该示例，考虑输出缓冲器接收模式，即晶体管P4、N4、P1和N1，全部断开。由于反馈电容器CF的节点上的电耦合，在节点Vo上的盘电压切换/转变时，节点Vf将充电。当节点Vf充电时，晶体管P4将最终导通，并且使得节点Vf稳定到Vcc+|Vtp|电平。当节点Vf在充电并且节点Vo（也称为盘）从逻辑低电平切换到逻辑高电平时，节点Vf将经历来自盘的强 耦合，而导致节点Vf上的过冲电压比Vcc+|Vtp|电平高得多。 
该过冲电压导致设备P4和N4上的电过应力，由此使得那些设备比缓冲器100的其他设备老化得更快。这种过冲电压还可能是由于晶体管P1和N1导通的数量上的任何失配而导致的。这些过冲将最终导致缓冲器出现故障，因为设备P4和N4将被节点Vf上的过冲损坏。节点Vf上的过冲还导致在缓冲器100的发送模式期间第一信号转变上占空比的不确定性。 
发明内容
本发明的实施例涉及用于减小晶体管的电过应力并用于针对负载独立缓冲器产生具有确定性的占空比的输出的装置、系统和方法。在一个实施例中，所述装置包括：反馈电容器，其电耦合在缓冲器的输入端子和输出端子之间；以及开关，其电并联于所述反馈电容器，并且用于响应于控制信号使所述反馈电容器电短路，其中，所述开关导致所述输入端子上确定性的电压电平。 
在一个实施例中，所述系统包括：嵌入式多媒体卡（eMMC）单元；以及具有耦合到所述eMMC单元的输入-输出（I/O）接口的处理器，所述I/O接口包括：反馈电容器，其电耦合在缓冲器的输入端子和输出端子之间；以及开关，其电并联于所述反馈电容器，并且用于响应于控制信号使所述反馈电容器电短路，其中，所述开关导致所述输入端子上确定性的电压电平。 
在一个实施例中，所述方法包括：将反馈电容器电耦合在缓冲器的输入端子和输出端子之间；以及响应于控制信号而通过开关来电短路，其中，所述开关电并联于所述反馈电容器，并且其中，所述开关导致所述输入端子上确定性的电压电平。 
附图说明
根据下文给出的详细描述以及本发明各种实施例的附图，将更全面地理解本发明的实施例，然而，这些详细描述和附图不应视为将本发明限制到特定实施例，而是仅用于解释和理解。 
图1是现有技术的转换速率受控的输出缓冲器，其遭受内部晶体管的 电过应力和输出处不确定性的占空比。 
图2是根据本发明一个实施例的改进的负载独立缓冲器的高级电路图。 
图3是根据本发明一个实施例的用于改进负载独立缓冲器的电路。 
图4是根据本发明一个实施例的具有用于控制开关来去除电过应力并使占空比为确定性的电路的输入-输出（I/O）缓冲器。 
图5是根据本发明一个实施例的用于改进负载独立缓冲器的方法流程图。 
图6A是根据本发明一个实施例的具有通信耦合到嵌入式多媒体卡（eMMC）的负载独立缓冲器的智能设备（例如，平板计算机、智能电话）。 
图6B是根据本发明一个实施例的具有通信耦合到NAND闪速存储器的负载独立缓冲器的智能设备（例如，平板计算机、智能电话）。 
图7是根据本发明一个实施例的包括具有改进的负载独立缓冲器的处理器的系统级图。 
具体实施方式
本发明的实施例涉及用于减小晶体管的电过应力并用于针对负载独立缓冲器产生具有确定性占空比的输出的装置、系统和方法。本文中的术语“负载独立缓冲器”是指这样的缓冲器，该缓冲器可以在其输出节点处为广泛的负载电容提供基本恒定的转换速率。本文中的措辞“基本恒定”是指在值的10-20%之内。图1的缓冲器100理论上在其输出处提供恒定的转换速率，但是代价是内部设备（P4，N4）的非常规老化，以及在缓冲器的输出节点Vo处不确定性的占空比等等。本文中的术语“老化”是指由于晶体管部件的物理改变而造成的晶体管特性的随时间的降级。 
参照图1，在一个实施例中，开关位于节点Vo和Vf之间，用于提供低电阻分流路径来对反馈电容器CF设旁路。在这种实施例中，当开关导通时，内部节点Vf具有确定性的电压电平，而这在图1的现有缓冲器100中是不可能的。在一个实施例中，开关用于调整反馈电容CF的量。在这种实施例中，反馈电容器CF包括多个电容器，并且所述开关包括多个开关，以使得所述多个开关中的每一个开关用于导通/断开多个反馈电容器中 相应的反馈CF。在一个实施例中，一个或多个开关通过导通/断开多个反馈电容器中特定数量的反馈电容器，来提供针对由处理技术的扭曲或变化而造成的电容变化补偿反馈电容器CF的灵活性。 
本文讨论的实施例的技术效果是提供改进的负载独立缓冲器，其在诸如P4和N4的内部晶体管上不会显现任何电应力，对于节点Vo上大范围的负载电容CL提供节点Vo上恒定的转变速率，移除了缓冲器在节点Vo上驱动出的信号的占空比的任何初始不确定性，以及允许单个缓冲器设计用于多个I/O缓冲器配置。 
在一个实施例中，本文参照图1-5讨论的负载独立缓冲器用作与具有NAND闪速存储器的固态硬盘（SSD）进行通信的I/O缓冲器，并且还可以用于与嵌入式多媒体卡（eMMC）进行通信，其中用于SSD和eMMC的两种类型的I/O接口二者由于它们输出上的负载不同而具有非常不同的输出转换速率规范。参照本文实施例讨论的负载独立缓冲器可以用于智能电话、PC平板计算机、数字摄像机以及其他消费电子产品，尽管这些设备对于它们的I/O可能具有不同的负载电容。 
在以下描述中，讨论了许多细节来提供对本发明实施例更透彻的解释。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，以框图形式而非详细地示出熟知的结构和设备，以免模糊本发明的实施例。 
注意，在实施例的对应附图中，用线表示信号。一些线可以较粗，用来指示有较多的组成信号路径，和/或在一个或多个末端具有箭头，用来指示主要信息流方向。这种指示并不意图是限制性的。相反，结合一个或多个示例性实施例使用这些线，以便于更容易理解电路或逻辑单元。任何表示的信号，如设计需要或偏好所指示的，都可以实际地包括可以在多个方向流动的一个或多个信号并且可以用任何合适类型的信号方案来实现。 
在以下说明书和权利要求中，可以使用术语“耦合”及其派生词。本文的术语“耦合”是指两个或更多个元件是直接（以物理、电、磁、光等方式）接触。本文的术语“耦合”还可以指两个或更多的元件彼此之间不是直接接触的，但彼此之间仍然可以协作或交互。 
如本文所使用的，除非另有所指，否则常见的形容词“第一”、“第二”、 “第三”等在用来描述普通的事物时，仅仅指示所提及的是相近事物的不同实例，而不是意图暗示如此描述的事物一定在时间上、空间上，在等级上，或者以任何其他方式具有给定的顺序。 
图2是根据本发明一个实施例的负载独立缓冲器200的高级电路。图2的负载独立缓冲器200是图1的缓冲器100的改进版本。参照图1的缓冲器100来描述负载独立缓冲器200的实施例。 
在一个实施例中，反馈电容器202位于缓冲器203的输入节点208和输出节点207之间，以使得反馈电容器202并联于缓冲器203。在一个实施例中，反馈电容器202耦合到P晶体管（例如，图1的P4），P晶体管耦合到缓冲器203的上拉设备（例如，图1的P1）的栅极。在一个实施例中，反馈电容器202耦合到N晶体管（例如，图1的N4），其中N晶体管耦合到缓冲器的下拉设备N1的栅极。在一个实施例中，输入端子208Vf耦合到P晶体管P4的源极端子或漏极端子和N晶体管N4的源极端子或漏极端子，而输出端子207Vo耦合到负载205。 
在一个实施例中，反馈电容器202是分布的电容器，即反馈电容器202被划分成与不同组的缓冲器203相关联的多个更小的电容器。在一个实施例中，反馈电容器202被等同地分布在各组缓冲器203之间。在一个实施例中，反馈电容器202作为热加权电容器而被分布。在一个实施例中，反馈电容器202作为二元加权电容器被分布。 
在一个实施例中，缓冲器203包括输入-输出（I/O）发射机的多个驱动器（图1的多个P1和N1晶体管），并且其中，反馈电容器202包括耦合在缓冲器203的输入端子208和输出端子207之间的多个反馈电容器（即，分布的反馈电容器202）。在一个实施例中，反馈电容器202被等同地分布在缓冲器203的多个驱动器之间。在一个实施例中，反馈电容器202被分布，以使得驱动器上拉晶体管P1和下拉晶体管N1的前五个最低有效比特（LSB）耦合到反馈电容器202的一半，驱动器上拉晶体管P1和下拉晶体管N1的接下来的第二五个LSB耦合到反馈电容器202的三分之一，并且驱动器上拉晶体管P1和下拉晶体管N1的最高有效比特（MSB）耦合到反馈电容器202的六分之一。 
在一个实施例中，开关201被设置为并联于反馈电容器202，以使得 其电耦合节点208和207。在这种实施例中，开关201被控制信号206控制来控制开关201何时导通以使节点207和208电短路，由此使反馈电容器202短路。控制信号206还控制开关201何时断开，以在节点207和208之间提供开路电路，从而使能反馈电容器202的功能。对能够控制开关201的控制信号206的引用意指控制信号206的特定电压或电流电平使得开关201导通或断开。在一个实施例中，开关201是包括PMOS和NMOS晶体管的传送门晶体管。在另一实施例中，开关201是PMOS或NMOS晶体管中的仅一个。在其他实施例中，可以使用能够使节点208和207彼此短路的其他形式的开关设计。在一个实施例中，当控制信号206使开关导通时，即使反馈电容器202电短路时，获得输入端子208上的确定性电压电平。在一个实施例中，控制信号206的电压电平使得开关导通以用于来自缓冲器203的初始数据传输。 
在一个实施例中，开关201包括多个开关（分布的开关），每个开关电并联于多个反馈电容器（即，分布的反馈电容器202）的相应反馈电容器，其中控制信号206包括多个控制信号（即，总线），并且其中，多个控制信号中的每个控制信号使得多个开关中相应开关根据该控制信号的信号电平而导通或断开。 
在一个实施例中，控制信号206由逻辑单元204产生。逻辑单元204用于监视用于决定何时断言或取消断言控制信号206，即何时导通或断开开关201的各种因素。在一个实施例中，所述因素包括缓冲器203是否处于驱动模式（如果处于驱动模式，则开关导通，否则断开），耦合到节点208的接收机（未示出）是否处于接收模式（如果处于接收模式，则开关导通，否则断开），导通的晶体管P1和N1的多个管脚是否存在失配（对于失配的管脚，开关导通，否则断开），缓冲器203是否用于以更高的转换速率驱动，即对反馈电容器202设旁路（开关断开）。 
在一个实施例中，反馈电容器202的值是3pF。在一个实施例中，负载独立缓冲器200用于为范围从1pF到30pF的负载电容提供3V/ns到7V/ns的转换速率，而不会引起连接到节点208处的反馈电容器202的晶体管上的任何应力。 
图3是根据本发明一个实施例的负载独立缓冲器300/200的电路级视 图。参照图1-2来描述图3。图3和图1的晶体管名称被相同地标注，以突出图1和图3之间的差异，从而不模糊本发明的实施例。在一个实施例中，缓冲器203包括驱动器301，驱动器301基于输入信号P_data和n_data来驱动输出节点Vo207上的信号。在一个实施例中，缓冲器203包括具有晶体管P2、P3、N2和N3的预驱动器303，用于驱动所述驱动器301。 
节点207Vo上的负载由负载电容器205（Cload）来表示。负载电容器205上的箭头表示负载电容器205具有可变电容。在一个实施例中，负载独立缓冲器300/200包括逻辑单元304和305，用于控制何时导通/断开耦合到驱动器301和反馈电容器202的晶体管302（P4和N4）。在一个实施例中，负载独立缓冲器300/200包括逻辑单元307，其产生信号308，用于控制何时导通/断开晶体管P4和N4以及开关201。 
如上文参照图2所提及的，在一个实施例中，开关201包括多个开关（未示出），每个开关被设置为与多个反馈电容器中相应的反馈电容器并联。在一个实施例中，多个开关中的每个开关耦合到负载独立缓冲器300的驱动器301的上拉P1晶体管和下拉N1晶体管。在一个实施例中，逻辑单元307和306用于响应于确定上拉P1晶体管和下拉N1晶体管中导通或断开的数量差异，来导通或断开多个开关中的开关。 
在一个实施例中，当驱动器301未在驱动任何数据，即其被禁用（txenable为逻辑低）时，或者当驱动器301用于以高于正常转换速率的转换速率驱动信号（hspdp为逻辑低）时，或者当上拉P1晶体管和下拉N1晶体管中导通或断开的数量（由信号308指示）存在差异（即，rcode_n和rcode_p失配）时，逻辑单元304和305断开晶体管P4和N4。在这种实施例中，逻辑单元306产生控制信号206，用于使能开关201，从而开关201导通并使节点207和208彼此短路。在一个实施例中，逻辑单元304、305、306和307形成图2的逻辑单元204。 
在一个实施例中，使能开关201（即，使其导通以将节点207与节点208电短路）确保节点208Vf将遵从节点207Vo处的盘电压，并将不超过Vcc电源电平。在这种实施例中，避免了设备P4和N4上的电过应力。 
本领域技术人员将意识到，P晶体管和N晶体管的电性能通常是不一致的（由于处理、温度、电压变化）。这种不一致可能导致当执行阻抗校正 /补偿时，驱动器301的上拉P1晶体管和下拉N1晶体管之间的不平衡的RCODE（驱动器301的阻抗代码）。 
参照现有技术的图1来阐述以下示例，以示出开关201针对缓冲器100的驱动器晶体管P1和N1的不平衡的阻抗代码的技术效果。考虑当使用热编码方案实现驱动器（P1和N1）时没有开关201的情况（例如，如现有技术的图1中所示）。假设这样的情况，来自驱动器的上拉代码是1FFh，即，比FFh的下拉代码高1。这种不一致将迫使驱动器的下拉管脚9始终断开。现在进一步假设反馈电容器CF不一致地分布在驱动器晶体管P1和N1的所有管脚上。当I/O盘Vo上的信号在逻辑高电平和逻辑低电平之间切换时，内部节点Vf将在Vtp（P4的阈值电压）和Vcc-Vtn之间翻转。然而，对于驱动器（晶体管P1和/或N1）的管脚9，因为下拉代码为零，所以从管脚9到节点Vo的电路径被关闭。结果，当盘Vo切换时，内部节点Vf充电超过Vcc，并最终可能稳定在Vcc+|Vtp|。 
另外，在当节点Vf充电直到稳定在Vcc+|Vtp|电平期间，如果盘节点Vo上的信号从逻辑低电平切换到逻辑高电平，则盘节点Vo上的信号将在驱动器的管脚9上耦合回节点Vf，并将导致节点Vf在稳定回Vcc+|Vtp|之前过冲到比Vcc+|Vtp|电平高得多。当内部节点Vf充电超过Vcc电平时，连接到该节点的设备（P4和N4）将经历导致稳定性故障的电压应力。 
在一个实施例中，使用XNOR（同或）和NAND逻辑门来实现逻辑单元307，用于检查来自补偿单元（未示出）的RCODE——晶体管P1和N1的阻抗值。在一个实施例中，当上拉和下拉RCODE未平衡时，来自逻辑单元307中的XNOR和NAND逻辑单元的输出308将针对导致该不平衡的下拉晶体管（N1）的管脚9使能（即导通）开关201。 
参照回图2和图3的实施例，为了解决上文针对图1的缓冲器100中导致稳定性故障的电压应力所讨论的问题，开关201耦合在节点207和208之间，以使得开关201并联于反馈电容器202。通过使能过冲路径，即使能开关201，针对管脚9的内部节点208始终连接到盘207，并且将不会漂移到Vcc+|Vtp|。 
参照现有技术的图1来阐述以下示例，以示出开关201针对缓冲器100使得占空比在节点Vo处信号中不一致的技术效果。考虑在使能图1的缓 冲器100之后在盘Vo上信号的初始转变期间没有开关201（例如，如现有技术的图1所示）的情况。内部Vf节点的电压值对节点Vo上信号的初始信号转变占空比有直接影响。取决于节点Vf上的电压是否接近于Vcc或Vss（接地），节点Vo上输出信号的占空比对于第一信号转变可能发生变化。当驱动器晶体管被禁用（P1和N1断开）以使缓冲器100处于三态时，或者当缓冲器100处于接收模式（即，接收节点Vo上的信号）时，内部节点Vf悬空。 
对于驱动器（晶体管P1和N1）驱动的节点Vo上的信号的初始转变，悬空的Vf节点将引入占空比不确定性。这种对于信号的初始转变的不确定性可能导致定时错误。当Vf节点从vss转移为vcc时，占空比可能基于I/O协议的要求而变化到范围外。例如，当节点Vf上的电压从Vcc变为Vss时，占空比可能改变约5%-10%。 
参照回图2和图3的实施例，为了解决上文针对图1的缓冲器100中驱动器驱动的节点Vo上的信号的初始转变的不确定性所讨论的问题，开关201耦合在节点207和208之间，以使得开关201并联于反馈电容器202。在一个实施例中，当驱动器301被禁用时使得逻辑单元306使能开关201（即导通该开关），节点208Vf上的电压降遵从节点207Vo上的盘电压。在这种实施例中，内部节点208Vf始终是确定性的，并且节点207上信号的非常起始的转变的占空比是确定性的。 
图4是根据本发明的一个实施例的输入-输出（I/O）缓冲器400，其具有逻辑单元，用于控制开关201去除耦合到节点207的内部晶体管上的电过应力，并且使得输出节点208处的占空比是确定性的。图4也是示出用于控制开关201的控制逻辑单元204的图3的简化版本。在一个实施例中，I/O缓冲器400包括晶体管402和接收机401。图4的实施例示出当驱动器处于断开（即，三态）并且接收机处于开启（即，接收模式）时的情况。在这种实施例中，开关201被导通以通过使节点207和208电短路来使电容器201短路。通过使电容器短路，连接到节点208的晶体管上的应力被消除。 
图5是根据本发明一个实施例的用于改进负载独立缓冲器的方法流程图500。尽管以特定顺序示出了流程图500中的框，但是动作的顺序可以 被改变。因此，所示出的实施例可以以不同顺序被执行，并且可以并行执行一些动作/框。另外，在各种实施例中，可以省略一个或多个动作/框。参照图2-4的实施例来说明图5的流程图。 
在框501，反馈电容器202被电耦合在缓冲器203的输入端子208和输出端子207之间。在框502，开关201被设置为与反馈电容器202并联，其中，所述开关包括多个开关（未示出），每个开关与多个反馈电容器中对应的反馈电容器电并联，并且其中，多个开关中的每个开关耦合到缓冲器203的驱动器301的上拉P1设备和下拉N1设备。 
在框503，逻辑单元204响应于特定因素而产生控制信号206。在一个实施例中，这些特定因素包括：缓冲器203是否处于发送模式，缓冲器203是否被配置为以要求节点207上更快转换速率的更快速度工作，以及I/O（包括缓冲器203和接收机401）是否处于接收模式。 
在框504，开关201响应于控制信号206的电平而被导通，以使反馈电容器电短路（即使节点207和208短路），其中，开关201导致输入端子207上确定性的电压电平。在一个实施例中，所述方法包括响应于确定多个导通或断开的上拉P1设备和下拉N1设备的差异而导通或断开多个开关中的开关201。 
图6A是根据本发明一个实施例的智能设备600（例如，平板计算机、智能电话），其具有通信耦合到嵌入式多媒体卡（eMMC）603的负载独立缓冲器200。eMMC603要求从通信链路602上的发射机200驱动的信号的特定范围的转换速率。一般而言，eMMC在大小上小于NAND闪速存储器，因此发射机200所看到的负载小于驱动NAND闪速存储器的相同发射机200所看到的负载（Cload）（例如，小3倍）。在一个实施例中，本文所讨论的负载独立缓冲器200/300/400提供eMMC所需的转换速率，而不会导致任何内部晶体管的过应力，并且移除了缓冲器200/300/400在节点Vo上驱动出的信号的占空比的任何初始不确定性。 
图6B是根据本发明一个实施例的智能设备610（例如，平板计算机、智能电话），其具有通信耦合到NAND闪速存储器613的负载独立缓冲器200。除了eMMC603被替换为NAND闪速存储器613之外，图6B类似于图6A。如上所述，NAND闪速存储器在大小上大于eMMC，因此610 中的发射机200看到比600中的发射机200大得多的负载（例如大3倍）。更大的负载通常会减慢通信链路612上的信号的转换速率。在一个实施例中，图6A中使用的相同负载独立缓冲器200/300/400提供所需的转换速率，其可以比eMMC、NAND闪速存储器的转换速率要求快3倍，而不使任何内部晶体管过应力。在图6A和图6B的实施例中，相同的片上系统处理器被用于与eMMC和NAND闪速存储器接口连接。尽管图6A和图6B的实施例讨论了eMMC和NAND闪速存储器，但是可以使用任何负载来替代eMMC和NAND闪速存储器来从负载独立缓冲器200/300/400提供所要求的转换速率。 
图7是根据本发明一个实施例的包括用于改进负载独立缓冲器的处理器的系统级图。图7还包括用于执行计算机可读指令以执行各种实施例的方法的机器可读存储介质。实施例的元件也被提供为用于存储计算机可执行指令（例如，用于实现图5的流程图的指令）的机器可读介质。该机器可读介质可以包括但不限于：闪速存储器、光学盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡，或者适于存储电子的或计算机可执行指令的其他类型的机器可读介质。例如，本发明的实施例可以作为计算机程序（例如BIOS）被下载，所述计算机程序可以通过数据信号的方式经由通信链路（例如调制解调器或网络连接）从远程计算机（例如服务器）被传送到请求计算机（例如客户端）。 
在一个实施例中，系统1300包括但不限于：台式计算机、膝上型计算机、上网本、平板计算机、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算设备、智能电话、因特网设备或任何其他类型的计算设备。在另一实施例中，系统1300实现本文公开的方法，并且可以是片上系统（SOC）系统。 
在一个实施例中，负载独立缓冲器200/300/400可以用于图7的系统的任何I/O接口。 
在一个实施例中，处理器1310具有一个或多个处理核心1312和1312N，其中1312N表示处理器1310内的第N处理器核心，其中N是正整数。在一个实施例中，系统1300包括多个处理器，包括处理器1310和1305，其中处理器1305具有与处理器1310的逻辑相类似或相同的逻辑。 在一个实施例中，系统1300包括多个处理器，包括处理器1310和1305，使得处理器1305具有完全独立于处理器1310的逻辑的逻辑。在这种实施例中，多封装系统1300是异构多封装系统，因为处理器1305和1310具有不同的逻辑单元。在一个实施例中，处理核心1312包括但不限于：用于取指令的预取逻辑、用于对指令进行解码的解码逻辑、用于执行指令的执行逻辑等等。在一个实施例中，处理器1310具有用于缓存系统1300的指令和/或数据的高速缓冲存储器1316。在本发明的另一实施例中，高速缓冲存储器1316包括1级、2级和3级高速缓冲存储器，或者在处理器1310内的任何其他配置的高速缓冲存储器。 
在一个实施例中，处理器1310包括存储控制中心（MCH）1314，其用于执行使得处理器1310能够访问存储器1330并与存储器1330通信的功能，存储器1330包括易失性存储器1332和/或非易失性存储器1334。在一个实施例中，存储控制中心（MCH）1314作为独立集成电路位于处理器1310的外部。 
在一个实施例中，处理器1310用于与存储器1330和芯片组1320进行通信。在一个实施例中，芯片组1320经由SATA总线1350耦合到SSD1380。 
在一个实施例中，处理器1310还耦合到无线天线1378，用于与配置成发送和/或接收无线信号的任何设备进行通信。在一个实施例中，无线天线接口1378根据以下项但不限于根据以下项来工作：IEEE802.11标准及其相关的系列标准、家用插电AV（HPAV）、超宽带（UWB）、蓝牙、WiMAX，或任何形式的无线通信协议。 
在一个实施例中，易失性存储器1332包括但不限于：同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM），和/或任何其他类型的随机存取存储设备。非易失性存储器1334包括但不限于：闪速存储器（例如NAND、NOR）、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM），或任何其他类型的非易失性存储设备。 
存储器1330存储处理器1310要执行的信息和指令。在一个实施例中，存储器1330还可以存储处理器1310执行指令时的临时变量或其他中间信息。在一个实施例中，芯片组1320经由点对点（PtP或P-P）接口1317和 1322与处理器1310连接。在一个实施例中，芯片组1320使得处理器1310能够连接到系统1300中的其他模块。在本发明的一个实施例中，接口1317和1322根据诸如
Figure DEST_PATH_GDA00003584099500131
快速路径互连（QPI）等的PtP通信协议来工作。 
在一个实施例中，芯片组1320用于与处理器1310、1305、显示设备1340以及其他设备1372、1376、1374、1360、1362、1364、1366、1377等进行通信。在一个实施例中，芯片组1320还耦合到无线天线1378，以与配置成发送和/或接收无线信号的任何设备进行通信。 
在一个实施例中，芯片组1320经由接口1326连接到显示设备1340。在一个实施例中，显示设备1340包括但不限于：液晶显示器（LCD）、等离子显示器、阴极射线管（CRT）显示器、触摸屏，或任何其他形式的视觉显示设备。在本发明的一个实施例中，处理器1310和芯片组1320合并到单个SOC中。另外，芯片组1320连接到一个或多个总线1350和1355，总线1350和1355互连各种模块1374、1360、1362、1364和1366。在一个实施例中，如果总线速度或通信协议存在失配，则总线1350和1355可以经由总线桥1372互连在一起。在一个实施例中，芯片组1320与以下项但不限于以下项耦合：非易失性存储器1360、大容量存储设备1362、键盘/鼠标1364和经由接口1324的网络接口1366、智能TV1376、消费电子产品1377等。 
在一个实施例中，大容量存储设备1362包括但不限于：固态硬盘、硬盘、通用串行总线闪速存储设备，或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口1366通过任何形式的公知网络接口标准实现，包括但不仅限于：以太网接口、通用串行总线（USB）接口、快速外围部件互连（PCI）接口、无线接口和/或任何其他合适类型的接口。在一个实施例中，无线接口根据但不限于根据以下项来工作：IEEE802.11标准及其相关系列标准、家用插电AV（HPAV）、超宽带（UWB）、蓝牙、WiMAX，或任何形式的无线通信协议。 
尽管图7中所示的模块被描绘为系统1300中独立的块，但是由其中一些块执行的功能可以集成在单个半导体电路中，或者可以使用两个或更多单独的集成电路来实现。例如，尽管高速缓冲存储器1316被描绘为处理器1310内的单独块，但是高速缓冲存储器1316可以相应并入处理器核心 1312。在一个实施例中，系统1300可以包括比本发明另一实施例中一个处理器/处理核心更多的处理器/处理核心。 
在本说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用表示结合这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但是不必然被包括在所有的实施例中。在各处出现的“实施例”、“一个实施例”或“一些实施例”不必然都指的是相同的实施例。如果说明书声明“可以”、“可能”、“可”包括一组件、特征、结构或特性，那么该特定组件、特征、结构或特性不必一定被包括其中。如果说明书或权利要求提及“一个（“a”或“an”）”元件，这并不意味着仅有一个该元件。如果说明书或权利要求提及“一个附加的”元件，这并不排除有一个以上的所述附加元件。 
尽管结合其特定实施例描述了本发明，但是对于本领域技术人员而言，根据前面的描述，这些实施例的许多替代、修改和变型将是显而易见的。本发明的实施例意在涵盖所有此类落入所附权利要求的广泛范围内的替代、修改和变型。 

Claims (18)

1.一种装置，包括： 
反馈电容器，其电耦合在缓冲器的输入端子和输出端子之间；以及 
开关，其电并联于所述反馈电容器，并且用于响应于控制信号使所述反馈电容器电短路，其中，所述开关导致所述输入端子上确定性的电压电平。 
2.如权利要求1所述的装置，其中，所述反馈电容器耦合到P晶体管，所述P晶体管耦合到所述缓冲器的上拉设备的栅极。 
3.如权利要求2所述的装置，其中，所述反馈电容器耦合到N晶体管，所述N晶体管耦合到所述缓冲器的下拉设备的栅极。 
4.如权利要求3所述的装置，其中，所述输入端子耦合到所述P晶体管的源极端子或漏极端子和所述N晶体管的源极端子或漏极端子。 
5.如权利要求1所述的装置，其中，所述输出端子耦合到负载。 
6.如权利要求1所述的装置，其中，所述缓冲器包括输入-输出（I/O）发射机的多个驱动器。 
7.如权利要求1所述的装置，其中，所述反馈电容器包括耦合在所述缓冲器的所述输入端子和所述输出端子之间的多个反馈电容器。 
8.如权利要求7所述的装置，其中，所述开关包括多个开关，所述多个开关中的每一个开关电并联于所述多个反馈电容器中对应的反馈电容器。 
9.如权利要求8所述的装置，还包括逻辑单元，用于产生包括多个控 制信号的所述控制信号，并且其中，所述多个开关中对应的开关根据所述多个控制信号中的每个控制信号的信号电平而导通或断开。 
10.如权利要求7所述的装置，其中，所述多个反馈电容器耦合到所述缓冲器的上拉设备和下拉设备。 
11.如权利要求10所述的装置，还包括用于响应于确定多个导通或断开的所述上拉设备和所述下拉设备的差异而导通或断开所述多个开关中的开关的逻辑单元。 
12.如权利要求9所述的装置，其中，所述逻辑单元用于响应于确定所述缓冲器是否在驱动所述输出端子上的数据，或者耦合到所述缓冲器的接收机是否被使能来从所述输出端子接收数据，而使得所述开关根据所述控制信号的信号电平使所述反馈电容器电短路。 
13.如权利要求9所述的装置，其中，所述逻辑单元用于当所述缓冲器用于提高其在所述输出端子处的转换速率时，使得所述开关根据所述控制信号的信号电平使所述反馈电容器电短路。 
14.如权利要求9所述的装置，其中，所述逻辑单元用于当所述缓冲器为三态时或者当耦合到所述缓冲器的接收机处于接收模式时，通过所述控制信号使得所述开关将所述反馈电容器电短路。 
15.一种系统，包括： 
嵌入式多媒体卡（eMMC）单元；以及 
具有耦合到所述eMMC单元的输入-输出（I/O）接口的处理器，其中所述I/O接口是根据权利要求1至15中的任何一项权利要求所述的装置来实现的。 
16.如权利要求15所述的系统，其中，所述eMMC单元和所述处理 器位于平板计算设备或智能电话的内部。 
17.如权利要求15所述的系统，其中，所述缓冲器包括输入-输出（I/O）发射机的多个驱动器，并且其中，所述反馈电容器包括耦合在所述缓冲器的所述输入端子和所述输出端子之间的多个反馈电容器。 
18.如权利要求15所述的系统，其中，所述处理器还包括用于产生所述控制信号的逻辑单元。 
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