CN106898285B - 输出缓冲器及包括输出缓冲器的源极驱动电路 - Google Patents

Abstract

本发明涉及输出缓冲器以及包括该输出缓冲器的源极驱动电路。输出缓冲器能够用在显示设备的源极驱动电路和栅极驱动电路中，根据输入电压与输出电压之间的关系来自动控制转换速率，并稳定地得到高转换速率。

Description

输出缓冲器及包括输出缓冲器的源极驱动电路

技术领域

本公开涉及输出缓冲器，更具体地，涉及用于提高转换速率(slew rate)的技术。

背景技术

通常，输出缓冲器可以用于缓冲信号，并应用于各种技术领域，例如显示设备的源极驱动电路和栅极驱动电路。近来，显示设备尺寸的增大增加了负载电容，同时缩短水平周期。因此，转换速率成为重要的因素。

例如，显示设备包括用于驱动显示面板的源极驱动电路，并且该源极驱动电路向显示面板的数据线提供对应于视频数据的源极驱动信号。

这种源极驱动电路包括被配置成缓冲并输出源极驱动信号的输出缓冲器，以防止负载组件例如数据线的电容和电阻造成的源极驱动信号的失真。输出缓冲器可以包括运算放大器。

近来，随着显示设备尺寸和分辨率的增大，缩短了驱动一条水平线所需的时间。因此，可能难以保证输出缓冲器的上拉或下拉操作所需的裕量。在这种情况下，由于源极驱动信号在预设时间内无法达到目标电压，所以可能降低显示设备的图像质量。

为了解决这一问题，可以增大输出缓冲器的偏置电流以提高输出缓冲器的转换速率。然而，此方法可能增加功率消耗。

因此，需要一种能够在不增加功率消耗的情况下稳定地获得高转换速率的输出缓冲器。

发明内容

多个实施方式涉及一种能够稳定地得到高转换速率的输出缓冲器以及包括该输出缓冲器的源极驱动电路。

另外，多个实施方式涉及一种能够根据输入信号与输出信号之间的差而自动控制转换速率的输出缓冲器，以及包括该输出缓冲器的源极驱动电路。

另外，多个实施方式涉及一种能够通过缩短其上拉时间和下拉时间而允许高速驱动的输出缓冲器，以及包括该输出缓冲器的源极驱动电路。

另外，多个实施方式涉及一种能够通过提高转换速率而减少发热并确保足够的时间操作裕量的输出缓冲器，以及包括该输出缓冲器的源极驱动电路。

在一实施方式中，输出缓冲器可以包括：输入电路，其被配置以响应于输入信号而生成第一信号和第二信号；输出电路，其被配置成响应于第一信号而被上拉驱动或响应于第二信号而被下拉驱动，并提供输出信号；和转换速率控制电路，其被配置成根据输入信号与输出信号之间的差，通过将第一信号推向输出电路的输出端子或将输出信号拉向第二信号，调整输出信号的转换速率。

在另一个实施方式中，输出缓冲器可以包括：输入电路，其被配置成响应于输入电压而产生上拉电流和下拉电流；输出电路，其被配置成响应于上拉电流和下拉电流而向输出端子提供上拉输出电压和下拉输出电压；和转换速率控制电路，其被配置以根据输入电压与输出电压之间的差，通过将上拉电流推向输出端子或将输出端子的电流拉向下拉电流，从而调整输出电压的转换速率。

在另一个实施方式中，源极驱动电路可以包括：输出缓冲器，其被配置成输出通过缓冲对应于数字视频数据的输入电压而得到的输出电压，并包括转换速率控制电路，其被配置成根据输入电压与输出电压之间的差而调整输出电压的转换速率；输出开关电路，其被配置成向对应于显示面板的数据线的输出端子传输输出电压；和选择开关电路，其被配置成切换转换速率控制电路与输出端子之间的连接。因此，可以响应于选择开关电路的接通而控制输出电压的转换速率。

附图说明

图1是示出根据本发明的实施方式的源极驱动电路的方块图。

图2是示出图1的输出缓冲器的实施方式的方块图。

图3是示出图2中输出缓冲器的转换速率控制电路的实施方式的电路图。

图4是示出图2中输出缓冲器的转换速率控制电路的另一个实施方式的电路图。

图5是示出图1的输出缓冲器的另一个实施方式的方块图。

图6是示出图2中输出缓冲器的转换速率控制电路的又一个实施方式的电路图。

图7是描述根据本发明的实施方式的源极驱动电路的输出电路的方块图。

图8是描述图7的输出电路的实施方式的电路图。

图9是描述图8的输出电路的操作的时序图。

图10是示出通过本发明的实施方式实现转换速率提高的波形图。

具体实施方式

下面将参考附图详细描述本发明的实施方式。本发明的说明书和权利要求中使用的术语不限于典型的字典定义，而必须解释成与本发明的技术理念一致的含义和概念。

本发明的说明书中描述的实施方式和附图中示出的构造是本发明的优选实施方式，不代表本发明全部的技术理念。因此，可以在提交本申请时提供能够替代所述实施方式和构造的各种等同和修改。

图1是示出根据本发明的实施方式的源极驱动电路的方块图。

参考图1，根据本实施方式的源极驱动电路包括数模转换器电路100和输出缓冲器电路200。虽然在图1中未示出，但是源极驱动电路可以包括恢复电路和锁存电路，其中，恢复电路用于从自时序控制器提供的输入信号恢复数据信号，锁存电路用于锁存所恢复的数据信号。

数模转换器电路100选择对应于数据信号D1至Dn的灰度电压VGR<1:j>，并向缓冲电路200提供所选择的灰度电压VGR<1:j>作为数据电压VIN1至VINn。

输出缓冲器电路200缓冲从数模转换器电路100提供的数据电压VIN1至VINn，并向显示面板的数据线提供源极驱动信号VOUT1至VOUTn(未示出)。

输出缓冲器电路200包括多个输出缓冲器40，其用于缓冲提供给数据线的源极驱动信号VOUT1至VOUTn，以防止这些信号失真。每个输出缓冲器40可以包括运算放大器。

本发明的各种实施方式提供转换速率提高的输出缓冲器40，其可以应用在源极驱动电路等中。当增大输出缓冲器40的偏置电流或减小补偿电容值时，可以提高转换速率，该转换速率表示输出电压的最大变化速率。

本发明的各种实施方式提供能够在不增加偏置电流或减小补偿电容值的情况下稳定地获得高转换速率的输出缓冲器40。这种输出缓冲器配置如下。

图2是示出图1的输出缓冲器的实施方式的方块图。

参考图2，根据本实施方式的输出缓冲器40包括输入电路10、输出电路20和转换速率控制电路30。

输入电路10响应于输入电压VIN而产生上拉电流I1和下拉电流I2。上拉电流I1和下拉电流I2的幅度根据输入电压VIN的幅度而互补性改变。输入电路10可以用作运算放大器的输入级，在这里省去了对输入电路10的详细构造的描述。

输出电路20响应于从输入电路10提供的上拉电流I1和下拉电流I2而输出输出电压VOUT。输出电路20包括上拉驱动单元PM2和下拉驱动单元NM2。上拉驱动单元PM2响应于上拉电流I1而上拉驱动一输出端子A，并且下拉驱动单元NM2响应于下拉电流I2而下拉驱动该输出端子A。例如，上拉驱动单元PM2可以包括PMOS晶体管，并且下拉驱动单元NM2可以包括NMOS晶体管。

转换速率控制电路30被安装在输入电路10与输出电路20之间，并通过根据输入电压VIN与输出电压VOUT之间的差而将上拉电流I1推向输出电路20的输出端子A或将输出端子A的电流拉向下拉电流I2来控制转换速率。

一方面，当输入电压VIN大于输出电压VOUT时，转换速率控制电路30通过向输出端子A提供从输入电路10提供的上拉电流I1而快速降低输出电路20的上拉驱动单元PM2的栅极电压，从而增大输出电压VOUT的转换速率。另一方面，当输入电压VIN小于输出电压VOUT时，转换速率控制电路30通过向下拉电流I2提供输出端子A的电流而快速升高输出电路20的下拉驱动单元NM2的栅极电压，从而增大输出电压VOUT的转换速率。

转换速率控制电路30可以包括晶体管，晶体管的导通电阻值根据输入电压VIN与输出电压VOUT之间的差而互补性改变。例如，当输入电压VIN大于输出电压VOUT时，晶体管的导通电阻值改变以向输出端子A提供上拉电流I1，并且当输入电压VIN小于输出电压VOUT时，晶体管的导通电阻值改变以向下拉电流I2提供输出端子A的电流。

当输入电压VIN大于或小于输出电压VOUT时，根据本实施方式的输出缓冲器40能够自动增大转换速率。因此，可以缩短输出电压VOUT的上升和下降时间，从而能够实现高速驱动。

进一步地，输出缓冲器40能够在不增加偏置电流或减小补偿电容值的情况下，根据输入电压VIN与输出电压VOUT之间的差自动调整转换速率。因此，能够在不增加功率消耗的情况下稳定得到高转换速率。

图3是示出图2中输出缓冲器40的转换速率控制电路30的实施方式的电路图。图3不代表本发明全部的技术理念。因此，转换速率控制电路30可以包括能够替代本实施方式的各种等同和修改。

参考图3，转换速率控制电路30可以包括互补晶体管NM1和PM1，互补晶体管NM1和PM1的导通电阻值根据输入电压VIN与输出电压VOUT之间的差而在上拉电流I1和下拉电流I2之间变化。

互补晶体管NM1和PM1包括NMOS晶体管NM1和PMOS晶体管PM1，其漏极共同连接至输出端子A。

NMOS晶体管NM1的源极连接至输出电路20的上拉驱动单元PM2的栅极(对其施加来自输入电路10的上拉电流I1)，并且PMOS晶体管PM1的源极连接至输出电路20的下拉驱动单元NM2的栅极(对其施加来自输入电路10的下拉电流I2)。

当输入电压VIN大于输出电压VOUT时，NMOS晶体管NM1的导通电阻值减小以向输出端子A提供上拉电流I1。当输入电压VIN小于输出电压VOUT时，PMOS晶体管PM1的导通电阻值减小以向下拉电流I2提供输出端子A的电流。

具体地，当输入电压VIN大于输出电压VOUT时，转换速率控制电路30通过将上拉电流I1推向输出电压VOUT而快速降低输出电路20的上拉驱动单元PM2的栅极电压，从而将输出电压VOUT快速增大至目标电平。

进一步地，当输入电压VIN小于输出电压VOUT时，转换速率控制电路30通过将输出电压VOUT的电流拉向下拉电流I2而快速升高输出电路20的下拉驱动单元NM2的栅极电压，从而将输出电压VOUT降低至目标电平。

由于根据本实施方式的输出缓冲器400在不增加偏置电流的情况下提高了转换速率，所以能够减少功率消耗。进一步地，由于输出缓冲器40在不减小补偿电容值的情况下提高转换速率，所以能够稳定地进行缓冲。

进一步地，根据本实施方式的输出缓冲器40能够防止图像质量的降低，当由于随着显示设备尺寸和分辨率近期增加而不能保证输出缓冲器的上拉或下拉操作所需时间裕量从而导致源极驱动信号未达到目标电压时，会发生这种图像质量降低。

显示设备尺寸和分辨率的增加可能增加发热。然而，根据本实施方式的输出缓冲器40能够通过提高转换速率来减少发热。

图4是示出图2中输出缓冲器40的转换速率控制电路30的另一个实施方式的电路图。

参考图4，转换速率控制电路30可以包括互补晶体管NM1和PM1以及第一防反向电流晶体管PM4和第二防反向电流晶体管PM3。互补晶体管NM1和PM1的导通电阻值根据输入电压VIN与输出电压VOUT之间的差而在上拉电流I1和下拉电流I2之间变化。

互补晶体管NM1和PM1包括NMOS晶体管NM1和PMOS晶体管PM1，其漏极共同连接至输出端子A。由于互补晶体管NM1和PM1的配置和操作方式与图3的相同，所以在这里省去其描述。

第一防反向电流晶体管PM3的栅极和漏极连接至互补晶体管NM1的源极，并且第一防反向电流晶体管PM3的源极连接至上拉驱动单元PM2的栅极。第二防反向电流晶体管PM4的源极连接至互补晶体管PM1的源极，并且第二防反向电流晶体管PM4的栅极和漏极连接至下拉驱动单元NM2的栅极。

第一防反向电流晶体管PM3防止输出端子A的电流通过互补晶体管NM1被传输至上拉电流I1，并且第二防反向电流晶体管PM4防止下拉电流I2通过互补晶体管PM1被传输至输出端子A。

同样地，根据本实施方式的输出缓冲器40可以包括防反向电流晶体管PM3和PM4，以防止反向电流通过所增加的转换速率控制电路30流过。因此，输出缓冲器40能够在提高转换速率的同时稳定地进行缓冲操作。

如图5所示，根据本实施方式的输出缓冲器40还可以包括选择开关电路50，其用于选择性驱动转换速率控制电路30。选择开关电路50可以被安装在输出端子A与互补晶体管NM1和PM1的共同漏极之间。

选择开关电路50可以响应于转换速率控制信号SMUX而被接通，该转换速率控制信号SMUX在源极驱动电路需要高转换速率的时段启用。

输出缓冲器40连接至输出开关电路60，输出开关电路60响应于输出控制信号OMUX而向显示面板传输输出电压VOUT。根据本实施方式，可以调整选择开关电路50的驱动时间，以提高输出缓冲器40的转换速率。稍后将参考图7至图10详细描述此构造。

图6是示出图2中输出缓冲器40的转换速率控制电路30的又一个实施方式的电路图。

参考图6，转换速率控制电路30可以包括互补晶体管NM5和PM5以及防反向电流晶体管NM6和PM6。互补晶体管NM5和PM5的导通电阻值根据输入电压VIN与输出电压VOUT之间的差而在上拉电流I1和下拉电流I2之间变化。

晶体管NM5和PM5的栅极共同连接至输入电压VIN的输入端子。晶体管NM5的源极连接至输出电路20的上拉驱动单元PM2的栅极，并且晶体管NM5的漏极连接至防反向电流晶体管NM6的源极。

晶体管PM5的源极连接至输出电路20的下拉驱动单元NM2的栅极，并且晶体管PM5的漏极连接至防反向电流晶体管NM6的源极。例如，晶体管NM5可以包括NMOS晶体管，并且晶体管PM5可以包括PMOS晶体管。

当输入电压VIN大于输出电压VOUT时，晶体管NM5向输出端子A提供上拉电流I1，以降低输出电路20的上拉驱动单元PM2的栅极电压，同时其导通电阻值减小。当输入电压VIN小于输出电压VOUT时，晶体管PM5向下拉电流I2提供输出端子A的电流，以升高输出电路20的下拉驱动单元NM2的栅极电压，同时其导通电阻值减小。

防反向电流晶体管NM6和PM6的漏极共同连接至输出端子A。防反向电流晶体管NM6的栅极连接至输出电路20的上拉驱动单元PM2的栅极，并且防反向电流晶体管NM6的源极连接至晶体管NM5的漏极。防反向电流晶体管PM6的栅极连接至输出电路20的下拉驱动单元NM2的栅极，并且防反向电流晶体管PM6的源极连接至晶体管PM5的漏极。例如，防反向电流晶体管NM6可以包括NMOS晶体管，并且防反向电流晶体管PM6可以包括PMOS晶体管。

防反向电流晶体管NM6防止向上拉电流I1提供输出端子A的电流，并且防反向电流晶体管PM6防止向输出端子A提供下拉电流I2。

因此，一方面，当输入电压VIN大于输出电压VOUT时，转换速率控制电路30的晶体管NMP5能够通过将上拉电流I1推向输出端子A而降低输出电路20的上拉驱动单元PM2的栅极电压，从而将输出电压VOUT快速升高至目标电平。另一方面，当输入电压VIN小于输出电压VOUT时，转换速率控制电路30的晶体管NMP5能够通过将输出电压VOUT的电流拉向下拉电流I2而升高输出电路20的下拉驱动单元NM2的栅极电压，从而将输出电压VOUT快速降低至目标电平。

由于根据本实施方式的输出缓冲器40在不增加偏置电流的情况下提高转换速率，所以能够减小功率消耗。进一步地，由于输出缓冲器40在不减小补偿电容值的情况下提高转换速率，所以能够稳定地进行缓冲。

如上所述，显示设备尺寸和分辨率的增大可能增加发热。然而，根据本实施方式的输出缓冲器40能够通过提高转换速率来减少发热。

图7是描述根据本发明的实施方式的源极驱动电路的输出电路的方块图。

参考图7，源极驱动电路的输出电路包括一对输出缓冲器40、选择开关电路50和输出开关电路60。

这对输出缓冲器40分别缓冲输入电压VIN1和VIN2并输出输出电压VOUT1和VOUT2。

输出开关电路60响应于输出控制信号DS_OMUX和CS_OMUX，通过直接路径或交叉路径向显示面板的数据线传输这对输出缓冲器40的输出电压VOUT1和VOUT2。输出控制信号DS_OMUX是用于通过直接路径向输出端子传输输出电压VOUT1和VOUT2的信号，并且输出控制信号CS_OMUX是用于通过交叉路径向输出端子传输输出电压VOUT1和VOUT2的信号。

选择开关电路50响应于转换速率控制信号DS_SMUX和CS_SMUX，通过借助直接路径或交叉路径向数据线传输施加至输出缓冲器40的上拉驱动单元PM2的栅极的电流而降低上拉驱动单元PM2的栅极电压，或通过借助直接路径或交叉路径向输出缓冲器40的下拉驱动单元NM2的栅极传输数据线的电流而升高下拉驱动单元NM2的电压。

转换速率控制信号DS_SMUX和CS_SMUX用于降低通过直接路径或交叉路径而施加至输出缓冲器40的上拉驱动单元PM2的栅极的电流，或用于升高施加至输出缓冲器40的下拉驱动单元NM2的栅极的电流。

例如，选择开关电路50可以在输出开关电路60之前接通持续预设时间，并且该预设时间可以改变以调整转换速率。

图8是描述图7的输出电路的实施方式的电路图，且图9是描述图8的输出电路的操作的时序图。

参考图8，输出开关电路60包括开关，其响应于输出控制信号DS_OMUX和CS_OMUX而形成直接路径或交叉路径，并向显示面板的数据线传输一对输出缓冲器40的输出电压VOUT1和VOUT2。

选择开关电路50包括开关，其形成用于响应于转换速率控制信号DS_SMUX和CS_SMUX而降低对输出缓冲器40的上拉驱动单元PM2的栅极施加的电流的路径，或形成用于升高对输出缓冲器40的下拉驱动单元NM2的栅极施加的电流的路径。用于降低对上拉驱动单元PM2的栅极施加的电流的路径可以理解为用于将第一电流信号I1推向输出端子A的路径，并且用于升高对下拉驱动单元NM2施加的电流的路径可以理解为用于将输出端子A的电流拉向第二电流信号I2的路径。

在本实施方式中，选择开关电路50的驱动时间可以以使得选择开关电路50在输出开关电路60之前接通持续预设时间的方式设置，并且可以调整该预设时间以提高输出缓冲器40的转换速率。

参考图9，根据本实施方式的源极驱动电路可以以使得选择开关电路50在输出开关电路60的接通时段OMUX ON PERIOD之前被接通然后将输出开关电路60接通的方式构造。

例如，当输入电压VIN大于输出电压VOUT时，可以首先将选择开关电路50接通，然后可以将输出开关电路60接通。在这种情况下，能够通过选择开关电路50向输出端子提供施加至输出缓冲器40的上拉驱动单元PM2的栅极的电流，从而降低上拉驱动单元PM2的栅极电压。因此，能够快速上拉驱动该输出端子。

进一步地，当输入电压VIN小于输出电压VOUT时，可以首先将选择开关电路50接通，然后将输出开关电路60接通。在这种情况下，可以向输出缓冲器40的下拉驱动单元NM2的栅极提供输出端子的电流，从而升高下拉驱动单元NM2的栅极电压。因此，能够快速下拉驱动该输出端子。

首先将选择开关电路50接通的时间可以被称为过驱动时间，并且该过驱动时间能够改变。能够根据过驱动时间改变转换速率。能够改变过驱动时间以调整转换速率。

在本实施方式中，转换速率控制电路30可以应用于输出缓冲器，并且可以与采用转换速率控制电路30一起采用该过驱动时间。进一步地，能够调整过驱动时间以提高转换速率。

图10是示出通过本实施方式实现转换速率提高的波形图。

具体地，图10示出在如下情况下的转换速率提高：第一种情况DEFAULT(默认)，其中，输出缓冲器40未采用转换速率控制电路30；第二种情况NO OVER-DRIVING(无过驱动)，其中，输出缓冲器40采用转换速率控制电路30但未采用过驱动时间；第三种情况OVER-DRIVING(过驱动)，其中，输出缓冲器40采用转换速率控制电路30且采用过驱动时间；和第四种情况OVER-DRIVING(过驱动)，其中，输出缓冲器40采用转换速率控制电路30且采用长的过驱动时间。

参考图10，其中输出缓冲器40未采用转换速率控制电路30的第一种情况DEFAULT表现出最低的转换速率，并且转换速率按照第二种情况NO OVER-DRIVING(其中输出缓冲器40采用转换速率控制电路30但未采用过驱动时间)和第三种情况OVER-DRIVING(其中输出缓冲器40采用转换速率控制电路30且采用过驱动时间)的按序增加。进一步地，如在输出缓冲器40采用转换速率控制电路30且采用长的过驱动时间的第四种情况中那样，转换速率可以随着过驱动时间的增加而提高。

根据本实施方式的源极驱动电路包括输出开关电路60和选择开关电路50。然而，选择开关电路50可以代替通过直接路径或交叉路径向一对输出端子传输一对源极驱动信号的输出开关电路60。例如，选择开关电路50可以启用以将转换速率控制电路连接至与显示面板的数据线对应的输出端子，以向输出端子传输上拉电流或向下拉电流输送输出端子的电流。进一步地，选择开关电路50可以将转换速率经过调整的一对源极驱动信号通过直接路径或交叉路径传输至一对输出端子。

如上所述，根据本实施方式的源极驱动电路的输出缓冲器能够根据输入电压与输出电压之间的差而自动调整转换速率，因此在不增加偏置电流或减小补偿电容值的情况下，稳定地获得高转换速率。

进一步地，当输入电压大于或小于输出电压时，自动控制转换速率增大。因此，能够高速驱动采用该输出缓冲器的设备。

进一步地，根据本实施方式的源极驱动电路的输出缓冲器能够防止图像质量的降低，当由于随着显示设备尺寸和分辨率近期增加而不能保证输出缓冲器的上拉或下拉操作所需时间裕量从而导致源极驱动信号未达到目标电压时，会发生这种图像质量降低。

进一步地，转换速率的提高能够为其中采用了所述输出缓冲器的设备确保足够的操作裕量。

如上所述，显示设备尺寸和分辨率的增大会增加发热。然而，根据本实施方式的源极驱动电路的输出缓冲器能够通过提高转换速率减少发热。

虽然在上文已经描述了各种实施方式，但本领域技术人员将理解的是描述的实施方式仅当作例子。因此，这里描述的公开不应受限于描述的实施方式。

Claims (15)

1.一种输出缓冲器，包括：

输入电路，其被配置成响应于输入信号而生成第一信号和第二信号；

输出电路，其被配置成响应于所述第一信号而上拉输出信号或响应于所述第二信号而下拉所述输出信号，并提供所述输出信号；和

转换速率控制电路，其被配置成根据所述输入信号与所述输出信号之间的差，通过将所述第一信号推向所述输出电路的输出端子或将所述输出信号拉向所述第二信号，调整所述输出信号的转换速率，

其中，所述转换速率控制电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入信号与所述输出信号之间的差而改变。

2.根据权利要求1所述的输出缓冲器，其中，当所述输入信号大于所述输出信号时，所述转换速率控制电路将所述第一信号推向所述输出端子，并且当所述输入信号小于所述输出信号时，所述转换速率控制电路将所述输出信号拉向所述第二信号。

3.根据权利要求1所述的输出缓冲器，其中，所述转换速率控制电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入信号与所述输出信号之间的差而互补性改变，

其中，当所述输入信号大于所述输出信号时，所述第一晶体管将所述第一信号推向所述输出端子，并且当所述输入信号小于所述输出信号时，所述第二晶体管将所述输出信号拉向所述第二信号。

4.根据权利要求3所述的输出缓冲器，其中，所述第一晶体管和所述第二晶体管具有：彼此连接以接收所述输入信号的栅极；被配置成分别接收所述第一信号和所述第二信号的源极；和共同连接至所述输出端子的漏极。

5.根据权利要求1所述的输出缓冲器，其中，所述转换速率控制电路包括：

配置成所述第一晶体管的第一NMOS晶体管和配置成所述第二晶体管的第一PMOS晶体管，其具有彼此连接以接收所述输入信号的栅极和共同连接至所述输出端子的漏极；

第二PMOS晶体管，其具有被配置成接收所述第一信号的源极和连接至所述第一NMOS晶体管的源极的栅极和漏极；和

第三PMOS晶体管，其具有被配置成接收所述第二信号的源极和栅极，和连接至所述第一PMOS晶体管的源极的漏极。

6.根据权利要求5所述的输出缓冲器，其中，所述第二PMOS晶体管阻止所述输出端子的所述输出信号通过所述第一NMOS晶体管被传输至所述第一信号，并且

所述第三PMOS晶体管阻止所述第二信号通过所述第一PMOS晶体管被传输至所述输出端子。

7.一种输出缓冲器，包括：

输入电路，其被配置成响应于输入电压而生成上拉电流和下拉电流；

输出电路，其被配置成响应于所述上拉电流和所述下拉电流而向输出端子提供包括上拉输出电压和下拉输出电压的输出电压；和

转换速率控制电路，其被配置成根据所述输入电压与所述输出电压之间的差，通过将所述上拉电流推向所述输出端子或将所述输出端子的电流拉向所述下拉电流，调整所述输出电压的转换速率，

其中，所述转换速率控制电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入电压 与所述输出电压 之间的差而改变。

8.根据权利要求7所述的输出缓冲器，其中，所述转换速率控制电路包括：

所述第一晶体管，其被配置成当所述输入电压大于所述输出电压时，在其导通电阻值减小时向所述输出电压输送所述上拉电流；和

所述第二晶体管，其被配置成当所述输入电压小于所述输出电压时，在其导通电阻值减小时向所述下拉电流输送所述输出端子的电流。

9.根据权利要求8所述的输出缓冲器，还包括：

第三晶体管，其被配置成防止所述输出端子的电流通过所述第一晶体管被传输至所述上拉电流；和

第四晶体管，其被配置成防止所述下拉电流通过所述第二晶体管被传输至所述输出端子。

10.一种源极驱动电路，包括：

输出缓冲器，其被配置成输出通过缓冲对应于数字视频数据的输入电压而得到的输出电压，并包括转换速率控制电路，其被配置成包括第一晶体管和第二晶体管，并且根据所述输入电压与所述输出电压之间的差而调整所述输出电压的转换速率，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入电压与所述输出电压之间的所述差而改变；

输出开关电路，其被配置成向与显示面板的数据线对应的输出端子传输所述输出电压；和

选择开关电路，其被配置成切换所述转换速率控制电路与所述输出端子之间的连接，

其中，响应于所述选择开关电路的接通而控制所述输出电压的所述转换速率。

11.根据权利要求10所述的源极驱动电路，其中，所述选择开关电路被配置成在所述输出开关电路之前接通持续预设时间。

12.根据权利要求11所述的源极驱动电路，其中，所述预设时间被可变设置以调整所述转换速率。

13.根据权利要求10所述的源极驱动电路，其中，所述输出缓冲器包括：

输入电路，其被配置成响应于所述输入电压而生成上拉电流和下拉电流；

输出电路，其被配置成响应于所述上拉电流和所述下拉电流而向所述输出端子提供包括上拉输出电压或下拉输出电压的输出电压；和

转换速率控制电路，其被配置成包括所述第一晶体管和所述第二晶体管，并根据所述输入电压与所述输出电压之间的差，通过经由所述第一晶体管将所述上拉电流推向所述输出端子或经由所述第二晶体管将所述输出端子的电流拉向所述下拉电流，调整所述输出电压的转换速率，所述第一晶体管和所述第二晶体管的导通电阻值根据所述输入电压与所述输出电压之间的所述差而互补性改变。

14.根据权利要求13所述的源极驱动电路，其中，所述转换速率控制电路包括：

所述第一晶体管，其被配置成：当所述输入电压大于所述输出电压时，向所述输出端子传输所述上拉电流；和

所述第二晶体管，其被配置成：当所述输入电压小于所述输出电压时，向所述下拉电流传输所述输出端子的电流。

15.根据权利要求14所述的源极驱动电路，其中，所述转换速率控制电路还包括防反向电流晶体管，其被配置成：当所述选择开关电路启用时，防止所述输出端子的电流被传输至所述上拉电流或防止所述下拉电流被传输至所述输出端子。

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