JP2012098530A - 表示ドライバ及びそれを備えた表示装置 - Google Patents

Abstract

【課題】所望の分散時間にて動作することが可能な表示ドライバ及びそれを備えた表示装置を提供すること。
【解決手段】本発明にかかる表示ドライバは、外部から入力される映像信号を増幅して増幅信号を生成する複数のパネル駆動用アンプと、対応する増幅信号を外部に出力するか否かを、対応する出力制御信号に基づいて制御する複数の出力制御回路と、外部から入力される出力タイミング信号を遅延させて生成した複数の遅延信号を出力し、対応する前記遅延信号に基づいて対応する前記出力制御信号を生成するカスケード接続された複数の遅延ブロックと、を備え、２つ以上の前記遅延回路の遅延値を共通の遅延制御信号によって制御する。
【選択図】図１

Description

本発明は、表示ドライバ及びそれを備えた表示装置に関する。

液晶テレビ等の平面型表示装置が大型化するに伴って、表示装置には、より高精細に表示されること、より滑らかな動きが表現されること、が要求されている。これらの要求を満足させるには、より広帯域の映像データが必要となるため、表示装置に用いられるクロックの高速化が進んでいる。

また、表示装置の大画面化及び高精細化の要求により、表示パネルを駆動する表示ドライバに備えられたアンプ回路の駆動期間Ｔｓが短くなっている。なお、駆動期間Ｔｓとは、アンプ回路が表示パネルに対して出力する駆動信号の遷移（立ち上がり／立ち下がりの変化）開始から所定の期間経過まで（例えば、アンプ回路の出力段トランジスタのゲートがオンしている期間）をいう。

しかし、高速クロック化及び上記駆動期間Ｔｓの短縮化により、表示パネルに供給される電流のピーク値（ピーク電流）が増大している。このピーク電流の増大により、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波障害）が悪化する可能性がある。なお、たとえ表示パネルが正常に動作した場合でも、ＥＭＩの規格を満たさない表示装置では発売できないため、ＥＭＩ対策は不可欠である。

このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された液晶ドライバ（表示ドライバ）は、複数の出力端子を有する多出力アンプ回路と、複数のソース線を駆動するタイミングを分散させるための遅延回路と、からなるアンプ回路を備える（特許文献１における図７〜図１１参照）。多出力アンプ回路は、出力端子に応じた数のアンプブロックを有する。遅延回路には、インバータやフリップフロップが用いられる。遅延回路は、ライン出力信号を遅延させて、対応するアンプブロックに対して出力する。そして、各アンプブロックは、ライン出力信号又は遅延が付加されたライン出力信号に同期して、対応する出力端子から駆動信号を出力する。このような回路構成により、多出力アンプ回路の各出力端子から出力される駆動信号のタイミングが分散される。それにより、表示パネルに供給される電流のピーク値が低減される。

特開２００３−２３３３５８号公報

ここで、従来技術の表示ドライバにおいて、多出力アンプ回路の複数の出力端子のうち、最初に駆動信号が出力される出力端子をＹ１とする。また、多出力アンプ回路の複数の出力端子のうち、最後に駆動信号が出力される出力端子をＹｎ（ｎは２以上の整数）とする。この場合において、分散時間（ΔＴ）＝「（出力端子Ｙｎから出力される駆動信号の変化タイミング）−（出力端子Ｙ１から出力される駆動信号の変化タイミング）」と定義する。

分散時間（ΔＴ）が大きい場合、出力端子Ｙ１から出力される駆動信号の駆動期間Ｔｓ経過直後において、出力端子Ｙ１及び出力端子Ｙｎの到達電圧に大きな差が生じるため、表示パネルの画質が損なわれてしまう可能性がある。そこで、表示パネルの画質向上を最優先にするため、スルーレートを大きくして、分散時間（ΔＴ）をできるだけ大きくできる設計をすることが一般的に行われる。しかし、従来技術を用いた設計では、以下のような問題があった。

遅延回路にインバータを用いた場合、環境（温度、電源電圧、閾値電圧）の影響を受けて遅延回路の特性ばらつきが大きくなる。したがって、設計時には、Ｗｏｒｓｔ条件を考慮した大きな分散時間（ΔＴ）が採用されるが、実使用時には、設計時に採用された分散時間よりも分散時間が短くなる可能性がある。それにより、表示パネルに供給される電流のピーク値が十分に低減されず、十分なＥＭＩ低減効果が得られない可能性がある。言い換えると、実使用時における分散時間が所望の分散時間と異なるため、ピーク電流が十分に低減されず、十分なＥＭＩ対策が行われない可能性がある。

このように、従来技術の表示ドライバは実使用時において所望の分散時間にて動作することができず、ピーク電流の増大が抑制されないために、十分なＥＭＩ対策が行われないという問題があった。

本発明にかかる表示ドライバ（１）は、外部から入力される映像信号を増幅して増幅信号を生成する複数の増幅回路（Ａ１〜Ａｋ）と、対応する前記増幅信号を外部に出力するか否かを、対応する出力制御信号（Ｃ１〜Ｃｋ）に基づいて制御する複数の出力制御回路（Ｏ１〜Ｏｋ）と、外部から入力される出力タイミング信号（ＩＮ）を遅延させて生成した複数の遅延信号を出力し、対応する前記遅延信号に基づいて対応する前記出力制御信号を生成するカスケード接続された複数の遅延回路（Ｄ１〜Ｄｋ）と、を備え、２つ以上の前記遅延回路の遅延値を共通の遅延制御信号（Ｍ１，Ｍ２）によって制御することを特徴とする。

上述のような回路構成により、環境の影響を受けにくい遅延回路を得ることができるため、所望の分散時間にて動作することでピーク電流の増大が抑制される。

本発明により、所望の分散時間にて動作することができるようになるため、十分なＥＭＩ対策を行うことが可能な表示ドライバ及びそれを備えた表示装置を提供することができる。

本発明の実施の形態１にかかる表示ドライバを示す図である。 バンドギャップリファレンス回路の一例を示す図である。 変換回路の一例を示す図である。 調整回路の一例を示す図である。 本発明の実施の形態１にかかる表示ドライバの動作を示すタイミングチャートである。 分散時間とピーク電流の関係を示す図である。 分散時間と出力電圧との関係を示す図である。 本発明の実施の形態２にかかる表示ドライバを示す図である。 変換回路の一例を示す図である。 本発明の実施の形態２にかかる表示ドライバの動作を示すタイミングチャートである。 本発明の実施の形態２にかかる表示ドライバの動作を示すタイミングチャートである。 分散時間とピーク電流との関係を示す図である。 分散時間と出力電圧との関係を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図１に、本発明の実施の形態１にかかる表示ドライバのブロック図を示す。本実施の形態にかかる表示ドライバは、実使用時において分散時間を調整することができることを特徴とする。なお、分散時間（ΔＴ）＝「（最初に出力される出力信号（Ｓ１）の変化タイミング）−（最後に出力される出力信号（Ｓｋ）の変化タイミング）」と定義する。以下、詳細に説明する。

図１に示す表示ドライバ１は、ｋ（ｋは２以上の整数）個のパネル駆動用アンプ（増幅回路）Ａ１〜Ａｋと、ｋ個の出力制御回路Ｏ１〜Ｏｋと、ｋ個の遅延ブロック（遅延回路）Ｄ１〜Ｄｋと、バンドギャップリファレンス回路（以下、単にＢＧＲ回路と称す）１０と、バイアス回路２０と、変換回路３０と、遅延量制御回路４０と、調整回路５０と、を備える。変換回路３０と、遅延量制御回路４０と、調整回路５０と、により制御部が構成される。なお、表示ドライバ１は、液晶パネル等の表示パネルを駆動する装置として用いられる。

（ＢＧＲ回路１０）
ＢＧＲ回路１０は、変動の少ない安定した電圧（バンドギャップリファレンス電圧）ＶＧを生成する回路である。ＢＧＲ回路１０は、電圧ＶＧをバイアス回路２０及び変換回路３０に対して出力する。それにより、後述するバイアス回路２０は、変動の少ない安定した電流をＢＩＡＳラインに流すことができる。それにより、後述するパネル駆動用アンプＡ１〜Ａｋは、変動の少ない安定したスルーレートの増幅信号を出力することができる。

図２は、ＢＧＲ回路１０の回路構成の例である。図２に示すＢＧＲ回路１０は、アンプ１０１，１０２と、トランジスタ１０３〜１０６と、抵抗１０７〜１１０と、ダイオード１１１，１１２と、を有する。本実施の形態では、トランジスタ１０３，１０４，１０６がＰチャネルＭＯＳトランジスタであって、トランジスタ１０５がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタ１０３のソースは、高電位側電源端子に接続される。トランジスタ１０３のドレインは、抵抗１０７の一端と、抵抗１０８の一端と、アンプ１０２の非反転入力端子と、に接続される。抵抗１０７の他端は、アンプ１０１の反転入力端子と、ダイオード１１１のアノードと、に接続される。ダイオード１１１のカソードは、低電位側電源端子に接続される。抵抗１０８の他端は、アンプ１０１の非反転入力端子と、抵抗１０９の一端と、に接続される。抵抗１０９の他端は、ダイオード１１２のアノードに接続される。ダイオード１１２のカソードは、低電位側電源端子に接続される。アンプ１０１の出力端子は、トランジスタ１０３のゲートに接続される。

アンプ１０２の反転入力端子は、トランジスタ１０５のソースと、抵抗１１０の一端と、に接続される。抵抗１１０の他端は、低電位側電源端子に接続される。アンプ１０２の出力端子は、トランジスタ１０５のゲートに接続される。トランジスタ１０５のドレインは、トランジスタ１０４のドレイン及びゲートと、トランジスタ１０６のゲートと、に接続される。トランジスタ１０４のソース及びトランジスタ１０６のソースは、高電位側電源端子に接続される。トランジスタ１０６のドレイン電圧は、電圧ＶＧとして外部に出力される。

（バイアス回路２０）
バイアス回路２０は、電圧ＶＧによって駆動され、バイアス電圧ＶＳＢＬを生成する回路である。バイアス回路２０は、ＢＩＡＳラインを介して、パネル駆動用アンプＡ１〜Ａｋに対してバイアス電圧ＶＳＢＬを供給する。なお、バイアス回路２０では、外部からの切替信号ＢＳＥＬに基づいてＢＩＡＳラインに流れる電流が制御される。本実施の形態では、切替信号ＢＳＥＬがＬレベルの場合、ＢＩＡＳラインには所定の小さな電流が流れ、切替信号ＢＳＥＬがＨレベルの場合、ＢＩＡＳラインには所定の大きな電流が流れる。言い換えると、切替信号ＢＳＥＬがＬレベルの場合、バイアス電圧ＶＳＢＬは第１の電圧レベルを示し、切替信号ＢＳＥＬがＨレベルの場合、バイアス電圧ＶＳＢＬは第１の電圧レベルより高い第２の電圧レベルを示す。

（パネル駆動用アンプＡ１〜Ａｋ）
パネル駆動用アンプＡ１〜Ａｋは、バイアス電圧ＶＳＢＬによって駆動され、表示データとしての入力信号を増幅して増幅信号を出力する回路である。具体的には、パネル駆動用アンプＡ１〜Ａｋでは、それぞれ、表示データとしての入力信号が非反転入力端子に入力され、出力端子からのフィードバック信号（増幅信号）が反転入力端子に入力され、出力端子から増幅信号が出力される。ここで、切替信号ＢＳＥＬの論理値によって、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートが制御される。例えば、切替信号ＢＳＥＬがＨレベルの場合、つまり、バイアス電圧ＶＳＢＬが第２の電圧レベルを示す場合、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートは大きくなる（信号変化の傾きは大きくなる）。切替信号ＢＳＥＬがＬレベルの場合、つまり、バイアス電圧ＶＳＢＬが第１の電圧レベルを示す場合、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートは小さくなる（信号変化の傾きは小さくなる）。

（出力制御回路Ｏ１〜Ｏｋ）
出力制御回路Ｏ１〜Ｏｋは、それぞれ、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号を、表示パネル（不図示）に対して出力するか否かを制御する回路である。具体的には、出力制御回路Ｏ１〜Ｏｋでは、それぞれ、パネル駆動用アンプＡ１〜Ａｋからの増幅信号が入力端子に入力され、遅延ブロックＤ１〜Ｄｋからの出力制御信号Ｃ１〜Ｃｋが制御端子に入力され、出力端子から外部出力端子Ｔ１〜Ｔｋを介して表示パネルに向けて出力信号Ｓ１〜Ｓｋが出力される。出力制御回路Ｏ１〜Ｏｋは、それぞれ、出力制御信号Ｃ１〜ＣｋがＨレベルの場合、パネル駆動用アンプＡ１〜Ａｋからの増幅信号を出力信号Ｓ１〜Ｓｋとしてそのまま出力し、出力制御信号Ｃ１〜ＣｋがＬレベルの場合、出力端子をＨｉＺにする。

（遅延ブロックＤ１〜Ｄｋ）
遅延ブロックＤ１〜Ｄｋは、それぞれ、入力信号に遅延を付加して遅延信号ＮＤ１〜ＮＤｋを出力する回路である。遅延ブロックＤ１は、インバータ６０１〜６０３と、トランジスタ６０４〜６１１と、を有する。本実施の形態では、トランジスタ６０４，６０５，６０８，６０９がＰチャネルＭＯＳトランジスタ、トランジスタ６０６，６０７，６１０，６１１がＮチャネルＭＯＳトランジスタである場合を例に説明する。

遅延ブロックＤ１の入力端子は、インバータ６０１の入力端子に接続される。インバータ６０１の出力端子は、インバータ６０２の入力端子及びトランジスタ６０５，６０６のゲートに接続される。インバータ６０２の出力端子は、遅延ブロックＤ１の一方の出力端子に接続される。

トランジスタ６０４〜６０７は、高電位側電源端子と低電位側電源端子との間に直列に接続される。トランジスタ６０４，６０７のゲートには、それぞれ、後述する遅延量制御回路４０の遅延制御信号Ｍ１，Ｍ２が供給される。トランジスタ６０５のドレインとトランジスタ６０６のドレインとを接続する信号線上のノードは、トランジスタ６０９，６１０のゲートに接続される。つまり、トランジスタ６０４〜６０７では、トランジスタ６０５，６０６によりインバータが構成されるとともに、電流制御用トランジスタであるトランジスタ６０４によって高電位側電源端子からトランジスタ６０５に供給される電流が制御され、電流制御用トランジスタであるトランジスタ６０７によってトランジスタ６０６から低電位側電源端子に流れる電流が制御される。

トランジスタ６０８〜６１１は、高電位側電源端子と低電位側電源端子との間に直列に接続される。トランジスタ６０８，６１１のゲートには、それぞれ、後述する遅延量制御回路４０の遅延制御信号Ｍ１，Ｍ２が供給される。トランジスタ６０９のドレインとトランジスタ６１０のドレインとを接続する信号線上のノードは、インバータ６０３の入力端子に接続される。インバータ６０３の出力端子は、遅延ブロックＤ１の他方の出力端子に接続される。つまり、トランジスタ６０８〜６１１では、トランジスタ６０９，６１０によりインバータが構成されるとともに、電流制御用トランジスタであるトランジスタ６０８によって高電位側電源端子からトランジスタ６０９に供給される電流が制御され、電流制御用トランジスタであるトランジスタ６１０によってトランジスタ６１１から低電位側電源端子に流れる電流が制御される。遅延ブロックＤ２〜Ｄｋの回路構成は、遅延ブロックＤ１の回路構成と同様であるため、その説明を省略する。

遅延ブロックＤ１は、出力タイミング信号ＩＮが入力端子に入力され、出力制御信号Ｃ１が一方の出力端子から出力され、入力信号（出力タイミング信号ＩＮ）に遅延を付加した遅延信号ＮＤ１が他方の出力端子から出力される。遅延ブロックＤ２は、遅延ブロックＤ１から出力された遅延信号ＮＤ１が入力端子に入力され、出力制御信号Ｃ２が一方の出力端子から出力され、入力信号（遅延信号ＮＤ１）に遅延を付加した遅延信号ＮＤ２が他方の出力端子から出力される。このように、遅延ブロックＤ２〜Ｄｋは、前段の遅延ブロックＤ１〜Ｄ（ｋ−１）から出力された遅延信号ＮＤ１〜ＮＤ（ｋ−１）が入力端子に入力され、出力制御信号Ｃ２〜Ｃｋが一方の出力端子から出力され、入力信号に遅延を付加した遅延信号ＮＤ２〜ＮＤｋが他方の出力端子から出力される。そのため、出力制御回路Ｏ１〜Ｏｋに入力される出力制御信号Ｃ１〜Ｃｋの変化タイミングは、それぞれ異なる。

（変換回路３０、調整回路５０）
変換回路３０は、ＢＧＲ回路１０から出力された電圧ＶＧを、後段の遅延量制御回路４０に用いるのに適した電圧ＮＧ，ＰＧに変換して出力する回路である。なお、変換回路３０は、調整回路５０からの調整信号に基づいて電圧ＮＧ，ＰＧを制御する。調整回路５０は、例えば、外部からの制御信号（不図示）に応じた調整信号を生成し、変換回路３０に対して出力する。

図３は、変換回路３０の回路構成の例である。図３に示す変換回路３０は、トランジスタ３０１〜３０８と、スイッチ３０９，３１０と、を有する。本実施の形態では、トランジスタ３０１，３０２がＰチャネルＭＯＳトランジスタであって、トランジスタ３０３〜３０８がＮチャネルＭＯＳトランジスタである場合を例に説明する。

電圧ＶＧが供給される入力端子Ｉｎは、トランジスタ３０３のドレイン及びゲートと、トランジスタ３０４のゲートと、スイッチ３０９の一端と、スイッチ３１０の一端と、に接続される。トランジスタ３０３のソース及びトランジスタ３０４のソースは、低電位側電源端子に接続される。トランジスタ３０４のドレインは、ノードＮ２に接続される。ノードＮ２は、さらに、トランジスタ３０１のドレイン及びゲートと、トランジスタ３０２のゲートと、トランジスタ３０５のドレインと、トランジスタ３０６のドレインと、に接続される。なお、ノードＮ２の電圧は、電圧ＰＧとして外部に出力される。

トランジスタ３０１のソース及びトランジスタ３０２のソースは、高電位側電源端子に接続される。トランジスタ３０５のソース及びトランジスタ３０６のソースは、低電位側電源端子に接続される。トランジスタ３０５のゲートは、スイッチ３０９の他端に接続される。トランジスタ３０６のゲートは、スイッチ３１０の他端に接続される。スイッチ３０９の制御端子は、調整回路５０からの調整信号が供給される入力端子ＯＮ０に接続される。スイッチ３１０の制御端子は、調整回路５０からの調整信号が供給される入力端子ＯＮ１に接続される。

トランジスタ３０２のドレインは、トランジスタ３０７のドレイン及びゲートと、トランジスタ３０８のゲートと、に接続される。トランジスタ３０７のソース及びトランジスタ３０８のソースは、低電位側電源端子に接続される。トランジスタ３０８のドレイン電圧は、電圧ＮＧとして外部に出力される。

図４は、調整回路５０の回路構成の例である。図４に示す調整回路５０は、インバータ５０１〜５０４を有する。インバータ５０１，５０２は、外部からの制御信号が供給される入力端子ＳＥＬ０と、出力端子ＯＮ０と、の間に直列に接続される。インバータ５０３，５０４は、外部からの制御信号が供給される入力端子ＳＥＬ１と、出力端子ＯＮ１と、の間に直列に接続される。調整回路５０の出力端子ＯＮ０は、変換回路３０の入力端子ＯＮ０に接続される。調整回路５０の出力端子ＯＮ１は、変換回路３０の入力端子ＯＮ１に接続される。

（遅延量制御回路４０）
遅延量制御回路４０は、電圧ＮＧ，ＰＧに応じた遅延制御信号Ｍ１，Ｍ２を出力する回路である。遅延量制御回路４０は、トランジスタ４０１〜４０４を有する。本実施の形態では、トランジスタ４０１，４０３がＰチャネルＭＯＳトランジスタであって、トランジスタ４０２，４０４がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタ４０１，４０２は、高電位側電源端子と低電位側電源端子との間に直列に接続される。より具体的には、トランジスタ４０１では、ソースが高電位側電源端子に接続され、ドレイン及びゲートがトランジスタ４０２のドレインに接続され、ゲート電圧が遅延制御信号Ｍ１として出力される。トランジスタ４０２では、ソースが低電位側電源端子に接続され、ゲートに電圧ＮＧが供給される。

トランジスタ４０３，４０４は、高電位側電源端子と低電位側電源端子との間に直列に接続される。より具体的には、トランジスタ４０４では、ソースが低電位側電源端子に接続され、ドレイン及びゲートがトランジスタ４０３のドレインに接続され、ゲート電圧が遅延制御信号Ｍ２として出力される。トランジスタ４０３では、ソースが高電位側電源端子に接続され、ゲートに電圧ＰＧが供給される。

電圧ＮＧによってトランジスタ４０２のドレイン電流が制御されると、それに応答して、トランジスタ４０１のドレイン電流も制御される。ここで、トランジスタ４０１と、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０４，６０８とは、マルチ出力のカレントミラー回路を構成する。したがって、トランジスタ４０１のドレイン電流の変化に応じて、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０４，６０８のドレイン電流も変化する。例えば、電圧ＮＧが上昇した場合、トランジスタ４０２のドレイン電流が大きくなり、それに応答して、トランジスタ４０１のドレイン電流も大きくなるため、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０４，６０８のドレイン電流も大きくなる。電圧ＮＧが下降した場合、トランジスタ４０２のドレイン電流が小さくなり、それに応答して、トランジスタ４０１のドレイン電流も小さくなるため、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０４，６０８のドレイン電流も小さくなる。

電圧ＰＧによってトランジスタ４０３のドレイン電流が制御されると、それに応答して、トランジスタ４０４のドレイン電流も制御される。ここで、トランジスタ４０４と、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０７，６１１とは、マルチ出力のカレントミラー回路を構成する。したがって、トランジスタ４０４のドレイン電流の変化に応じて、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０７，６１１のドレイン電流も変化する。例えば、電圧ＰＧが下降した場合、トランジスタ４０３のドレイン電流が大きくなり、それに応答して、トランジスタ４０４のドレイン電流も大きくなるため、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０７，６１１のドレイン電流も大きくなる。電圧ＰＧが上昇した場合、トランジスタ４０３のドレイン電流が小さくなり、それに応答して、トランジスタ４０４のドレイン電流も小さくなるため、遅延ブロックＤ１〜Ｄｋにそれぞれ備えられたトランジスタ６０７，６１１のドレイン電流も小さくなる。

遅延ブロックＤ１〜Ｄｋのそれぞれにおいて、トランジスタ６０５，６０６からなるインバータは、電流制御用トランジスタであるトランジスタ６０４，６０７によって駆動電流が制御される。同様に、遅延ブロックＤ１〜Ｄｋのそれぞれにおいて、トランジスタ６０９，６１０からなるインバータは、電流制御用トランジスタであるトランジスタ６０８，６１１によって駆動電流が制御される。このように、遅延ブロックＤ１〜Ｄｋのそれぞれにおいて、電流制御用トランジスタによって駆動電流が制御されることにより、入力信号に対して付加される遅延量が制御される。

例えば、電圧ＮＧが上昇し、ＰＧが下降した場合、カレントミラー回路の入力段であるトランジスタ４０１，４０４のドレイン電流が大きくなるため、カレントミラー回路の出力段である各遅延ブロックのトランジスタ６０４，６０８及びトランジスタ６０７，６１１のドレイン電流も大きくなる。それにより、トランジスタ６０５，６０６からなるインバータと、トランジスタ６０９，６１０からなるインバータと、によってそれぞれ入力信号に付加される遅延量は小さくなる。

一方、電圧ＮＧが下降し、ＰＧが上昇した場合、カレントミラー回路の入力段であるトランジスタ４０１，４０４のドレイン電流が小さくなるため、カレントミラー回路の出力段である各遅延ブロックのトランジスタ６０４，６０８及びトランジスタ６０７，６１１のドレイン電流も小さくなる。それにより、トランジスタ６０５，６０６からなるインバータと、トランジスタ６０９，６１０からなるインバータと、によってそれぞれ入力信号に付加される遅延量は大きくなる。

（タイミングチャート）
図１に示す表示ドライバ１の動作について、図５〜図７を用いて説明する。図５は、図１に示す表示ドライバ１の動作を示すタイミングチャートである。図６は、分散時間とピーク電流の関係を示す図である。図７は、分散時間と出力電圧との関係を示す図である。まず、遅延ブロックＤ１〜Ｄｋの遅延信号の基準となる出力タイミング信号ＩＮが立ち下がる（時刻ｔ１）と、遅延ブロックＤ１は、出力制御信号Ｃ１を立ち下げる（時刻ｔ２）とともに、所定の遅延時間経過後に遅延信号ＮＤ１を立ち下げる。なお、出力制御信号Ｃ１がＬレベルの期間（時刻ｔ２〜ｔ６）では、出力制御回路Ｏ１の出力信号Ｓ１はＨｉＺを示す。

遅延ブロックＤ１から出力される遅延信号ＮＤ１が立ち下がると、遅延ブロックＤ２は、出力制御信号Ｃ２を立ち下げる（時刻ｔ３）とともに、所定の遅延時間経過後に遅延信号ＮＤ２を立ち下げる。なお、出力制御信号Ｃ２がＬレベルの期間（時刻ｔ３〜ｔ７）では、出力制御回路Ｏ２の出力信号Ｓ２はＨｉＺを示す。遅延ブロックＤ２から出力される遅延信号ＮＤ２が立ち下がると、遅延ブロックＤ３は、出力制御信号Ｃ３を立ち下げる（時刻ｔ４）とともに、所定の遅延時間経過後に遅延信号ＮＤ３を立ち下げる。なお、出力制御信号Ｃ３がＬレベルの期間（時刻ｔ４〜ｔ８）では、出力制御回路Ｏ３の出力信号Ｓ３はＨｉＺを示す。

同様にして、遅延ブロックＤ（ｋ−２）から出力される遅延信号ＮＤ（ｋ−２）が立ち下がると、遅延ブロックＤ（ｋ−１）は、出力制御信号Ｃ（ｋ−１）を立ち下げる（時刻ｔ９）とともに、所定の遅延時間経過後に遅延信号ＮＤ（ｋ−１）を立ち下げる。なお、出力制御信号Ｃ（ｋ−１）がＬレベルの期間（時刻ｔ９〜ｔ１１）では、出力制御回路Ｏ（ｋ−１）の出力信号Ｓ（ｋ−１）はＨｉＺを示す。遅延ブロックＤ（ｋ−１）から出力される遅延信号ＮＤ（ｋ−１）が立ち下がると、遅延ブロックＤｋは、出力制御信号Ｃｋを立ち下げる（時刻ｔ１０）とともに、所定の遅延時間経過後に遅延信号ＮＤｋを立ち下げる。なお、出力制御信号ＣｋがＬレベルの期間（時刻ｔ１０〜ｔ１２）では、出力制御回路Ｏｋの出力信号ＳｋはＨｉＺを示す。

次に、出力タイミング信号ＩＮが立ち上がる（時刻ｔ５）と、遅延ブロックＤ１は、出力制御信号Ｃ１を立ち上げる（時刻ｔ６）とともに、所定の遅延時間経過後に遅延信号ＮＤ１を立ち上げる。出力制御信号Ｃ１が立ち上がることにより、出力制御回路Ｏ１は、パネル駆動用アンプＡ１の増幅信号を出力信号Ｓ１としてそのまま出力する。

遅延ブロックＤ１から出力される遅延信号ＮＤ１が立ち上がると、遅延ブロックＤ２は、出力制御信号Ｃ２を立ち上げる（時刻ｔ７）とともに、所定の遅延時間経過後に遅延信号ＮＤ２を立ち上げる。出力制御信号Ｃ２が立ち上がることにより、出力制御回路Ｏ２は、パネル駆動用アンプＡ２の増幅信号を出力信号Ｓ２としてそのまま出力する。遅延ブロックＤ２から出力される遅延信号ＮＤ２が立ち上がると、遅延ブロックＤ３は、出力制御信号Ｃ３を立ち上げる（時刻ｔ８）とともに、所定の遅延時間経過後に遅延信号ＮＤ３を立ち上げる。出力制御信号Ｃ３が立ち上がることにより、出力制御回路Ｏ３は、パネル駆動用アンプＡ３の増幅信号を出力信号Ｓ３としてそのまま出力する。

同様にして、遅延ブロックＤ（ｋ−２）から出力される遅延信号ＮＤ（ｋ−２）が立ち上がると、遅延ブロックＤ（ｋ−１）は、出力制御信号Ｃ（ｋ−１）を立ち上げる（時刻ｔ１１）とともに、所定の遅延時間経過後に遅延信号ＮＤ（ｋ−１）を立ち上げる。出力制御信号Ｃ（ｋ−１）が立ち上がることにより、出力制御回路Ｏ（ｋ−１）は、パネル駆動用アンプＡ（ｋ−１）の増幅信号を出力信号Ｓ（ｋ−１）としてそのまま出力する。遅延ブロックＤ（ｋ−１）から出力される遅延信号ＮＤ（ｋ−１）が立ち上がると、遅延ブロックＤｋは、出力制御信号Ｃｋを立ち上げる（時刻ｔ１２）とともに、所定の遅延時間経過後に遅延信号ＮＤｋを立ち上げる。出力制御信号Ｃｋが立ち上がることにより、出力制御回路Ｏｋは、パネル駆動用アンプＡｋの増幅信号を出力信号Ｓｋとしてそのまま出力する。

このように、出力制御回路Ｏ１〜Ｏｋに供給される出力制御信号Ｃ１〜Ｃｋの変化タイミングはそれぞれ異なる。なお、出力制御信号Ｃ１〜Ｃｋの変化タイミングは、遅延ブロックＤ１〜Ｄｋにおいて入力信号に付加される遅延に応じて変動する。

例えば、調整値（調整信号に含まれる情報）が小さい場合、変換回路３０は電圧ＮＧを小さくし、電圧ＰＧを大きくする。それにより、遅延量制御回路４０において、トランジスタ４０１のドレイン電流及びトランジスタ４０４のドレイン電流は小さくなる。それにより、遅延ブロックＤ１〜Ｄｋのそれぞれにおいて、トランジスタ６０４，６０８のドレイン電流及びトランジスタ６０７，６１１のドレイン電流は小さくなる。したがって、遅延ブロックＤ１〜Ｄｋにて入力信号に付加される遅延量は大きくなる。その結果、図６に示すように、分散時間（ΔＴ）は大きくなり、表示パネルに供給される電流のピーク値が低下する。

一方、調整値が大きい場合、変換回路３０は電圧ＮＧを大きくし，電圧ＰＧを小さくする。それにより、遅延量制御回路４０において、トランジスタ４０１のドレイン電流及びトランジスタ４０４のドレイン電流は大きくなる。それにより、遅延ブロックＤ１〜Ｄｋのそれぞれにおいて、トランジスタ６０４，６０８のドレイン電流及びトランジスタ６０７，６１１のドレイン電流は大きくなる。したがって、遅延ブロックＤ１〜Ｄｋにて入力信号に付加される遅延量は小さくなる。その結果、図６に示すように、分散時間（ΔＴ）は小さくなり、表示パネルに供給される電流のピーク値が上昇する。

図７に示すように、スルーレートが一定である場合において、調整値が小さい場合には、調整値が大きい場合よりも、分散時間（ΔＴ）が大きくなる。この場合、出力信号Ｓ１の駆動期間Ｔｓ経過直後において、出力信号Ｓ１及び出力信号Ｓｋの到達電圧に大きな電圧差ΔＶが生じる可能性がある。したがって、調整値は、表示パネルの画質が損なわれない程度の大きさに設定される必要がある。

このように、本実施の形態にかかる表示ドライバは、各遅延ブロックの遅延量を調整することにより、出力信号Ｓ１〜Ｓｋの出力タイミングを調整することができる。言い換えると、本実施の形態にかかる表示ドライバは、各遅延ブロックの遅延量を調整することにより、分散時間（ΔＴ）を調整することができる。したがって、本実施の形態にかかる表示ドライバは、実使用時においても所望の分散時間（ΔＴ）にて動作することができる。それにより、ピーク電流の増大が抑制され、十分なＥＭＩ対策が可能となる。

さらに、本実施の形態にかかる表示ドライバでは、変換回路３０、遅延量制御回路４０、及び、調整回路５０をさらに備えることによるレイアウト上のインパクトは無視できるほどに小さい。つまり、本実施の形態にかかる表示ドライバは、従来技術と比較して、回路規模を増大させることなく、課題を解決することができる。

さらに、本実施の形態にかかる表示ドライバは、ＢＧＲ回路１０を備えることにより、各機能ブロックに対して変動の少ない安定した電圧ＶＧを供給する。したがって、環境（温度、電源電圧、閾値電圧）の影響による分散時間（ΔＴ）の変動は、従来技術と比較して小さい。つまり、設計時におけるＷｏｒｓｔ条件を考慮した大きな分散時間と、実使用時における分散時間と、の差は小さい。それにより、ピーク電流が想定通りに低減され、より十分なＥＭＩ対策が可能となる。

なお、本実施の形態にかかる表示ドライバは、調整回路５０からの調整信号に基づいて各遅延ブロックの遅延量を調整することにより、分散時間（ΔＴ）を調整している。ここで、調整回路５０の入力端子ＳＥＬ０，ＳＥＬ１に入力される制御信号は、表示ドライバの内部からの信号であっても、表示ドライバの外部（専用端子）からの信号であってもよい。このような回路構成により、本実施の形態にかかる表示ドライバは、液晶パネル等の表示パネルと接続した状態でも、制御信号によって、容易に分散時間（ΔＴ）を調整することができる。

なお、従来技術では、遅延回路として、アンプブロック数に応じた数のインバータ又はフリップフロップが備えられている。ここで、従来技術では、分散時間（ΔＴ）を調整するためには、設計時においてインバータ又はフリップフロップの数を調整することにより遅延量が制御される必要がある。したがって、従来技術では、分散時間（ΔＴ）を調整することによるレイアウト上のインパクトが大きい。一方、本実施の形態では、遅延ブロックＤ１〜Ｄｋの駆動電流を制御することにより遅延量が制御される。そのため、本実施の形態では、分散時間（ΔＴ）を調整することによるレイアウト上のインパクトは小さく、回路構成も簡易である。

実施の形態２
図８に、本発明の実施の形態２にかかる表示ドライバのブロック図を示す。図８に示す表示ドライバ２は、図１に示す表示ドライバ１と比較して、調整回路５０を有さず、変換回路３０に代えて変換回路３０ａを備える。変換回路３０ａには、ＢＧＲ回路１０からの電圧ＶＧに代えて、バイアス回路２０からのバイアス電圧ＶＳＢＬが供給される。なお、変換回路３０ａと、遅延量制御回路４０と、により制御部が構成される。表示ドライバ２のその他の回路構成は、表示ドライバ１と同様であるため、説明を省略する。

（変換回路３０ａ）
変換回路３０ａは、バイアス回路２０からのバイアス電圧ＶＳＢＬを、後段の遅延量制御回路４０に用いるのに適した電圧ＮＧ，ＰＧに変換して出力する回路である。なお、変換回路３０ａは、バイアス回路２０からＢＩＡＳライン及び変換回路３０ａに流れる電流（バイアス電流）と、遅延量制御回路４０を構成する各トランジスタに流れる電流と、が逆特性を有するように電圧ＮＧ，ＰＧを出力する。つまり、変換回路３０ａは、バイアス回路２０からＢＩＡＳライン及び変換回路３０ａに流れる電流と、遅延ブロックＤ１〜Ｄｋのそれぞれに備えられた各電流制限トランジスタに流れる電流（駆動電流）と、が逆特性を有するように電圧ＮＧ，ＰＧを出力する。言い換えると、変換回路３０ａと遅延量制御回路４０とにより構成される制御部は、バイアス回路２０からＢＩＡＳライン及び変換回路３０ａに流れる電流と、遅延ブロックＤ１〜Ｄｋのそれぞれに備えられた各電流制限トランジスタに流れる電流と、が逆特性を有するように遅延制御信号Ｍ１，Ｍ２を出力する。

例えば、バイアス回路２０からＢＩＡＳライン及び変換回路３０ａに流れる電流が大きい場合、遅延量制御回路４０を構成する各トランジスタに流れる電流は小さくなる。それにより、遅延ブロックＤ１〜Ｄｋのそれぞれに備えられた各電流制限トランジスタに流れる電流は小さくなる。バイアス回路２０からＢＩＡＳライン及び変換回路３０ａに流れる電流が小さい場合、遅延量制御回路４０を構成する各トランジスタに流れる電流は大きくなる。それにより、遅延ブロックＤ１〜Ｄｋのそれぞれに備えられた各電流制限トランジスタに流れる電流は大きくなる。

図９は、変換回路３０ａの回路構成の例である。図９に示す変換回路３０ａは、トランジスタ３５１〜３５８を有する。本実施の形態では、トランジスタ３５１〜３５３がＰチャネルＭＯＳトランジスタであって、トランジスタ３５４〜３５８がＮチャネルＭＯＳトランジスタである場合を例に説明する。

バイアス回路２０からのバイアス電圧ＶＳＢＬが供給される入力端子Ｉｎ＿Ｐは、トランジスタ３５１のゲートに接続される。バイアス回路２０からのバイアス電圧ＶＳＢＬが供給される入力端子Ｉｎ＿Ｎは、トランジスタ３５４のゲートに接続される。トランジスタ３５１のソースは、高電位側電源端子に接続される。トランジスタ３５１のドレインは、トランジスタ３５４のドレインと、トランジスタ３５５のドレイン及びゲートと、トランジスタ３５６のゲートと、に接続される。トランジスタ３５４のソースと、トランジスタ３５５のソースと、トランジスタ３５６のソースと、は低電位側電源端子に接続される。

トランジスタ３５６のドレインは、トランジスタ３５２のドレイン及びゲートと、トランジスタ３５３のゲートと、に接続される。トランジスタ３５６のドレイン電圧は、電圧ＰＧとして外部に出力される。

トランジスタ３５２のソース及びトランジスタ３５３のソースは、高電位側電源端子に接続される。トランジスタ３５３のドレインは、トランジスタ３５７のドレイン及びゲートと、トランジスタ３５８のゲートと、に接続される。トランジスタ３５７のソース及びトランジスタ３５８のソースは、低電位側電源端子に接続される。トランジスタ３５８のドレイン電圧は、電圧ＮＧとして外部に出力される。

（タイミングチャート）
図８に示す表示ドライバ２の動作について、図１０〜図１３を用いて説明する。図１０及び図１１は、図８に示す表示ドライバ２の動作を示すタイミングチャートである。図１２は、分散時間とピーク電流の関係を示す図である。図１３は、分散時間と出力電圧との関係を示す図である。

なお、図１０と図１１とでは、バイアス電圧ＶＳＢＬが異なる。図１０では、切替信号ＢＳＥＬがＬレベルであるため、バイアス電圧ＶＳＢＬは第１の電圧レベルを示す。そのため、図１０では、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートが小さくなる（信号傾きが小さくなる）。一方、図１１では、切替信号ＢＳＥＬがＨレベルであるため、バイアス電圧ＶＳＢＬは第１の電圧レベルより高い第２の電圧レベルを示す。そのため、図１１では、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートが大きくなる（信号傾きが大きくなる）。

ここで、上述のように、変換回路３０ａは、バイアス回路２０からＢＩＡＳライン及び変換回路３０ａに流れる電流（バイアス電流）と、遅延量制御回路４０を構成する各トランジスタに流れる電流と、が逆特性を有するように電圧ＮＧ，ＰＧを出力する。したがって、図１０では、ＢＩＡＳラインに流れる電流が小さいため、遅延量制御回路４０を構成する各トランジスタに流れる電流は大きくなる。それにより、遅延ブロックＤ１〜Ｄｋのそれぞれに備えられた各電流制限トランジスタに流れる電流（駆動電流）は大きくなる。それにより、遅延ブロックＤ１〜Ｄｋがそれぞれ入力信号に対して付加する遅延量は小さくなる。その結果、分散時間（ΔＴ）は小さくなる。

一方、図１１では、ＢＩＡＳラインに流れる電流が大きいため、遅延量制御回路４０を構成する各トランジスタに流れる電流は小さくなる。それにより、遅延ブロックＤ１〜Ｄｋのそれぞれに備えられた各電流制限トランジスタに流れる電流（駆動電流）は小さくなる。それにより、遅延ブロックＤ１〜Ｄｋがそれぞれ入力信号に対して付加する遅延量は大きくなる。その結果、分散時間（ΔＴ）は大きくなる。図１０及び図１１に示すタイミングチャートの上記以外の説明は、図５に示すタイミングチャートと同様であるため省略する。

つまり、図１０に示すように、切替信号ＢＳＥＬがＬレベルの場合、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートが小さくなる（信号変化の傾きが小さくなる）とともに、分散時間（ΔＴ）が小さくなる。一方、図１１に示すように、切替信号ＢＳＥＬがＨレベルの場合、パネル駆動用アンプＡ１〜Ａｋから出力される増幅信号のスルーレートが大きくなる（信号変化の傾きが大きくなる）とともに、分散時間（ΔＴ）が大きくなる。このような回路構成により、出力信号Ｓ１の駆動期間Ｔｓ経過直後における出力信号Ｓ１及び出力信号Ｓｋの電圧差ΔＶと、ピーク電流値と、が最適な値を示すように調整することが可能である（図１２及び図１３参照）。

なお、スルーレートと分散時間（ΔＴ）との関係は、設計時において予め決定される。したがって、切替信号ＢＳＥＬの論理値が切り替わった場合でも、出力信号Ｓ１の駆動期間Ｔｓ経過直後における出力信号Ｓ１及び出力信号Ｓｋの電圧差ΔＶと、ピーク電流値と、がほとんど変化しないように、スルーレートと分散時間（ΔＴ）との関係を予め決定しておくことも可能である。それにより、切替信号ＢＳＥＬの論理値が切り替わった場合でも、常に一定のＥＭＩ対策が可能となる。

このように、本実施の形態にかかる表示ドライバは、各遅延ブロックの遅延量を調整することにより、出力信号Ｓ１〜Ｓｋの出力タイミングを調整することができる。言い換えると、本実施の形態にかかる表示ドライバは、各遅延ブロックの遅延量を調整することにより、分散時間（ΔＴ）を調整することができる。したがって、本実施の形態にかかる表示ドライバは、実使用時においても所望の分散時間（ΔＴ）にて動作することができる。それにより、ピーク電流の増大が抑制され、十分なＥＭＩ対策が可能となる。

さらに、本実施の形態にかかる表示ドライバは、切替信号ＢＳＥＬを切り替えることにより、パネル駆動用アンプＡ１〜Ａｋから出力されるスルーレートと、それに連動する分散時間（ΔＴ）と、を調整することができる。そのため、本実施の形態にかかる表示ドライバは、出力信号Ｓ１の駆動期間経過直後における出力信号Ｓ１及び出力信号Ｓｋの電圧差ΔＶと、ピーク電流値と、が最適な値を示すように調整することができる。それにより、表示パネルを高画質に維持するとともに、十分なＥＭＩ対策が可能となる。

さらに、本実施の形態にかかる表示ドライバは、実施の形態１の場合と比較して、調整回路５０及び外部から調整回路５０に供給される制御信号用の端子を備えない。したがって、本実施の形態にかかる表示ドライバは、実施の形態１の場合よりも、回路規模の増大を抑制することができる。

さらに、本実施の形態にかかる表示ドライバは、ＢＧＲ回路１０を備えることにより、各機能ブロックに対して変動の少ない安定した電圧ＶＧを供給する。したがって、環境（温度、電源電圧、閾値電圧）の影響による分散時間（ΔＴ）の変動は、従来技術と比較して小さい。つまり、設計時におけるＷｏｒｓｔ条件を考慮した大きな分散時間と、実使用時における分散時間と、の差は小さい。それにより、ピーク電流が想定通りに低減され、より十分なＥＭＩ対策が可能となる。

なお、従来技術では、遅延回路として、アンプブロック数に応じた数のインバータ又はフリップフロップが備えられている。ここで、従来技術では、分散時間（ΔＴ）を調整するためには、設計時においてインバータ又はフリップフロップの数を調整することにより遅延量が制御される必要がある。したがって、従来技術では、分散時間（ΔＴ）を調整することによるレイアウト上のインパクトが大きい。一方、本実施の形態では、遅延ブロックＤ１〜Ｄｋの駆動電流を制御することにより遅延量が制御される。そのため、本実施の形態では、分散時間（ΔＴ）を調整することによるレイアウト上のインパクトは小さく、回路構成も簡易である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、切替信号ＢＳＥＬとして２値（Ｈレベル又はＬレベル）が用いられる場合を例に説明したが、これに限られない。切替信号ＢＳＥＬとしてアナログ電圧が用いられる回路構成にも適宜変更可能である。この場合、バイアス回路２０は、切替信号ＢＳＥＬとして供給されるアナログ電圧に応じたバイアス電圧ＶＳＢＬを生成する。これにより、上記実施の形態にかかる表示ドライバは、スルーレート及び分散時間（ΔＴ）を理論上無限通りに調整することが可能である。言い換えると、上記実施の形態にかかる表示ドライバは、スルーレート及び分散時間（ΔＴ）をより高精度に調整することが可能である。

また、遅延ブロックＤ１〜Ｄｋは、遅延制御信号によってドレイン電流が制御される電流制御用トランジスタを有し、当該ドレイン電流に応じた遅延を入力信号に付加して遅延信号を出力する回路構成であれば、適宜変更可能である。また、例えば、遅延ブロックＤ１〜Ｄｋは、インバータ等を介さずに、入力信号を直接出力制御信号Ｃ１〜Ｃｋとして出力する回路構成にも適宜変更可能である。

１ 表示ドライバ
２ 表示ドライバ
Ａ１〜Ａｋ パネル駆動用アンプ
Ｏ１〜Ｏｋ 出力制御回路
Ｄ１〜Ｄｋ 遅延ブロック
１０ ＢＧＲ回路
２０ バイアス回路
３０ 変換回路
４０ 遅延量制御回路
５０ 調整回路

Claims (8)

1. 外部から入力される映像信号を増幅して増幅信号を生成する複数の増幅回路と、
   対応する前記増幅信号を外部に出力するか否かを、対応する出力制御信号に基づいて制御する複数の出力制御回路と、
   外部から入力される出力タイミング信号を遅延させて生成した複数の遅延信号を出力し、対応する前記遅延信号に基づいて対応する前記出力制御信号を生成するカスケード接続された複数の遅延回路と、を備え、
   ２つ以上の前記遅延回路の遅延値を共通の遅延制御信号によって制御することを特徴とする表示ドライバ。
2. 前記遅延回路は、
   前記遅延制御信号によって電源電流の最大値を制限することにより遅延値を制御することを特徴とする請求項１の表示ドライバ。
3. 前記遅延回路は、
   入力信号を遅延させて出力する信号伝達部と、
   電源と前記信号伝達部との間にソース・ドレインを接続するＭＯＳトランジスタと、を具備し、
   前記遅延制御信号を前記ＭＯＳトランジスタのゲートに入力して前記信号伝達部の電源電流の最大値を制限することを特徴とする請求項２の表示ドライバ。
4. 前記信号伝達部は第１のインバータと第２のインバータとのカスケード接続で構成され、
   前記第１のインバータの高電位電源側に第１ＰチャネルＭＯＳトランジスタのソース・ドレインを接続し、
   前記第２のインバータの高電位電源側に第２ＰチャネルＭＯＳトランジスタのソース・ドレインを接続し、
   前記第１のインバータの低電位電源側に第１ＮチャネルＭＯＳトランジスタのソース・ドレインを接続し、
   前記第２のインバータの低電位電源側に第２ＮチャネルＭＯＳトランジスタのソース・ドレインを接続し、
   前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタのゲートに共通に第１の前記遅延制御信号を入力し、
   前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートに共通に第２の前記遅延制御信号を入力することを特徴とする請求項３の表示ドライバ。
5. バンドギャップリファレンス電圧によって駆動され、外部からの調整信号に応じた前記遅延制御信号を生成する制御部をさらに備えた請求項４に記載の表示ドライバ。
6. 前記複数の増幅回路に供給するバイアス電圧に応じた前記遅延制御信号を生成する制御部をさらに備えた請求項１乃至５のいずれか一項に記載の表示ドライバ。
7. 前記制御部は、
   前記バイアス回路から前記複数の増幅回路に流れるバイアス電流と、前記電流制限トランジスタに流れるドレイン電流と、が逆特性を有するように前記遅延制御信号を生成することを特徴とする請求項６に記載の表示ドライバ。
8. 請求項１〜７のいずれか一項に記載の表示ドライバを備えた表示装置。

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