JP2007110615A - キャリブレーション回路及びこれを備えた半導体装置 - Google Patents

Abstract

【課題】 従来のキャリブレーション回路では、インピーダンス調整用のトランジスタを切り替えるときに、ノイズが発生し、正しく比較判定が行われず、キャリブレーションできないという問題がある。
【解決手段】 インピーダンス調整用トランジスタを切り替える毎に、インピーダンス調整用トランジスタを一旦非活性にする。インピーダンス調整用トランジスタを一旦非活性にすることで初期設定された電位に復帰させた後に、トランジスタの状態をインピーダンス調整用のコードに従って切り換える。トランジスタの切り替え時には初期設定電位からスタートすることで切り替え時のノイズを発生させない。ノイズが発生しないことから、コンパレータが常に安定した比較判定を行い、安定した出力が得られるキャリブレーション回路が得られる。
【選択図】 図１

Description

本発明は半導体装置に関し、特に出力回路のインピーダンスを調整するキャリブレーション回路及びこれを備えた半導体装置に関する。

最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。これらの超高速データ転送を達成するためにデータ信号を小振幅とし、さらに半導体装置間の伝送路のインピーダンス及び半導体装置の出力回路の出力インピーダンスを整合させている。インピーダンスを整合させることで、小振幅のデータ信号に歪を与えることなく伝送することでデータ転送を高速化している。もし半導体装置間の伝送路と、半導体装置の出力インピーダンスとが整合していないときには、伝送中にデータ波形が鈍り、オーバーシュート又はアンダーシュートを生じることで高速データ転送が出来なくなる。

このように、伝送路のインピーダンスと伝送路を駆動する出力回路の出力インピーダンスとを整合させるため、半導体装置の出力インピーダンスを調整して、伝送路のインピーダンスに整合させる必要がある。半導体装置の出力インピーダンスの調整は、通常キャリブレーション回路と呼ばれる回路を用いて行われる。これらのキャリブレーション回路に関しては先行文献１（特開平０７−１４２９８５）、先行文献２（特開２００５−０６５２４９）、先行文献３（特開平１１−０２７１３２）がある。

先行文献１には、出力回路と同一に電源電圧と接地電圧との間に基準抵抗とトランジスタ群により構成されたキャリブレーション回路を備える。このキャリブレーション回路において、トランジスタの切換時に発生するノイズを少なくする技術が示されている。このキャリブレーション回路は、出力電圧と基準電圧とを比較した比較回路の出力により、トランジスタ群の導通／非導通を制御している。このトランジスタ群を同一の大きなドライブ能力を有する大トランジスタグループと、小さなドライブ能力でそれぞれが異なるドライブ能力を有する小トランジスタグループとで構成する。

小トランジスタグループは２進法に比例するドライブ能力を備え、２進法表記のカウンタ信号によりトランジスタ１つずつの導通／非導通を切り換える。大トランジスタグループは１０進法によりトランジスタ１つずつの導通／非導通の切換を抑制することで、トランジスタの切換時に発生するノイズを少なくしている。しかし大きなドライブ能力のトランジスタを切り換えるときのノイズは減少するが依然としてノイズが発生する。また１０進法のため個々にドライブしなければならないトランジスタの個数が増加し、ドライバー回路が増加するという新たな問題が発生する。

先行文献２には、基準電圧と比較し、カウンタによりインピーダンス制御コードを発生させトランジスタの導通を制御することでインピーダンスを制御している。先行文献３には、プルアップ／プルダウン用のトランジスタと、比較回路の結果によりカウントするカウンタ回路とを備える。カウンタ回路のカウント結果をトランジスタのゲートに入力し、トランジスタのインピーダンスを制御するインピーダンスマッチング回路が開示されている。しかし、上記した文献においては、依然としてトランジスタの導通／非導通の切り換え時にはノイズが発生するという問題がある。

このトランジスタの導通／非導通の切り換え時に発生するノイズを模式的に図９に示す。例えば、キャリブレーション回路を５個のトランジスタで構成した場合、この５個のトランジスタの電流駆動能力を、１６；８：４：２：１も比率になるように構成する。このようにトランジスタの電流駆動能力を２進法に従ったレシオ比とすることで、トランジスタの制御信号の各ビットに対応して制御可能となる。このトランジスタの制御信号が０１１１１（２進法）から１００００（２進法）に変化し、最上位ビットの制御信号が早く入力された場合には、キャリブレーション回路の全電流駆動能力は１５→３１→１６（１０進法）と変化する（以下信号系は２進法表記し、他は１０進法で表記する）。

このように制御信号が切り替わる期間に、大きな電流駆動能力の変化があり、大きな電位変化がノイズとして発生する。また逆に制御信号が１００００から０１１１１に変化し、最上位ビットの制御信号が遅く入力された場合には、キャリブレーション回路の全電流駆動能力は１６→３１→１５と変化する。このように制御信号が切り替わる期間に、大きな電流駆動能力の変化があり、大きな電位変化がノイズとして発生する。このように図９に示すように制御信号が切り替わる期間に大きなノイズが発生し、正しくキャリブレーションできないという問題がある。

またノイズの除去という観点においては、先行文献４（特開２０００−３５３９４１）がある。文献４には第１サンプリング信号と、その後の第２サンプリング信号と、第１サンプリング信号を遅延させた第３サンプリング信号を生成する。レベル変換手段により第３サンプリング信号の後半を第２サンプリング信号レベルに変換させることでノイズの影響を少なくしている。

特開平０７−１４２９８５号公報 特開２００５−０６５２４９号公報 特開平１１−０２７１３２号公報 特開２０００−３５３９４１号公報

上記したように、キャリブレーション回路は制御信号によりトランジスタを導通／非導通とすることでインピーダンスを整合させている。そのためトランジスタの切り替え時においてノイズが発生し、正しくキャリブレーションできないという問題がある。

本発明の課題は，上記した問題に鑑み、トランジスタの状態が切り替わるときには、全てのトランジスタを一旦非活性に設定し初期設定に復帰させた後に、トランジスタの状態を所望の設定とすることでインピーダンスの調整を行う。この構成とすることで、電位レベルを一定レベル（初期設定レベル）から遷移させるためトランジスタ切換時のノイズを受けることなく、コンパレータが常に安定した比較判定を行い、安定した出力が得られるキャリブレーション回路及びこれらのキャリブレーション回路を備えた半導体装置を提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明のキャリブレーション回路は、キャリブレーション用端子に接続されたレプリカ回路と、前記キャリブレーション端子の電位と基準電位を比較するコンパレータと、前記コンパレータの出力によりカウント動作するカウンタと、前記カウンタからのカウント出力とマスク信号により前記レプリカ回路のインピーダンスを制御するインピーダンス制御信号を出力する制御回路とを備え、前記カウント出力が変化するときには、前記マスク信号により前記インピーダンス制御信号を初期状態に設定することを特徴とする。

本発明のキャリブレーション回路において、前記レプリカ回路は、並列接続された複数のトランジスタから構成され、前記複数のトランジスタはそれぞれのゲートに前記インピーダンス制御信号を入力されることで導通または非導通とされ、前記レプリカ回路のインピーダンスを制御することを特徴とする。

本発明のキャリブレーション回路において、前記レプリカ回路は、出力回路最終段の負荷側の構成と実質的に同じ構成とされ、前記キャリブレーション用端子と電源電位間に挿入されることを特徴とする。

本発明のキャリブレーション回路において、前記レプリカ回路は、出力回路最終段のドライバー側の構成と実質的に同じ構成とされ、前記キャリブレーション用端子と接地電位間に挿入されることを特徴とする。

本発明のキャリブレーション回路は、電源電位とキャリブレーション端子間に接続されたプルアップ回路と、前記キャリブレーション端子の電位と基準電位を比較するコンパレータと、前記コンパレータの出力によりカウント動作するカウンタと、前記カウンタからのカウント出力とマスク信号により前記プルアップ回路のインピーダンスを制御するインピーダンス制御信号を出力する制御回路とを備え、前記カウント出力が変化するときには、前記マスク信号により前記インピーダンス制御信号を初期状態に設定することを特徴とする。

本発明のキャリブレーション回路において、第２のプルアップ回路と、プルダウン回路と、前記第２のプルアップ回路と前記プルダウン回路との接点の電位と基準電位を比較する第２のコンパレータと、前記第２のコンパレータの出力によりカウント動作する第２のカウンタと、前記第２のカウンタからの第２のカウント出力と第２のマスク信号により前記プルダウン回路のインピーダンスを制御する第２のインピーダンス制御信号を出力する第２の制御回路とをさらに備え、前記第２のカウント出力が変化するときには、前記第２のマスク信号により前記第２のインピーダンス制御信号を初期状態に設定することを特徴とする。

本発明のキャリブレーション回路において、前記プルアップ回路は、出力回路最終段の負荷側の構成と実質的に同じ構成とされ、前記キャリブレーション用端子と電源電位間に挿入されことを特徴とする。

本発明のキャリブレーション回路において、前記第２のプルアップ回路は、出力回路最終段の負荷側の構成と実質的に同じ構成とされ、前記プルダウン回路の一端と電源電位間に挿入されことを特徴とする。

本発明のキャリブレーション回路において、前記プルダウン回路は、出力回路最終段のドライバー側の構成と実質的に同じ構成とされ、前記第２のプルアップ回路の一端と接地電位間に挿入されことを特徴とする。

本発明の半導体装置は、上記したいずれか１つに記載のキャリブレーション回路を備えることを特徴とする。

本発明のキャリブレーション回路の制御方法は、第１の回路とレプリカ回路との接点の電位と基準電位との電位差を判定し、カウント動作を指示するカウント指示信号を発生するステップと、前記カウント指示信号によりカウントし、カウント数を出力するステップと、前記カウント数に従って前記レプリカ回路のインピーダンスを調整するステップとを備え、前記カウント数を出力するステップにおいて、前記カウント数が変化する期間には前記カウント数を初期設定値として出力することを特徴とする。

本発明のキャリブレーション回路の制御方法において、前記第１の回路は抵抗であり、前記レプリカ回路は出力回路最終段の負荷側の構成と実質的に同じ構成とされることで、前記出力回路最終段の負荷側のインピーダンスを前記抵抗の有するインピーダンスと等しくすることを特徴とする。

本発明のキャリブレーション回路の制御方法において、さらに、第２のレプリカ回路に前記カウント数を入力し、インピーダンスを固定するステップと、前記第２のレプリカ回路と第３のレプリカ回路との接点の電位と基準電位との電位差を判定し、カウント動作を指示する第２のカウント指示信号を発生するステップと、前記第２のカウント指示信号によりカウントし、第２のカウント数を出力するステップと、前記第２のカウント数に従って前記第３のレプリカ回路のインピーダンスを調整するステップとを備え、前記第２のカウント数を出力するステップにおいて、前記第２のカウント数が変化する期間には前記第２のカウント数を初期設定値として出力することを特徴とする。

本発明のキャリブレーション回路の制御方法において、前記第２のレプリカ回路は出力回路最終段の負荷側の構成と実質的に同じ構成とし、前記第３のレプリカ回路は出力回路最終段のインバータの構成と実質的に同じ構成とすることで、前記第２のレプリカ回路のインピーダンスと前記第３のレプリカ回路のインピーダンスを前記抵抗の有するインピーダンスと等しくすることを特徴とする。

本発明のキャリブレーション動作は、レプリカバッファのトランジスタを一旦非活性にしてから、インピーダンスを調整する。キャリブレーション用ピンＺＱのレベル、及びレプリカ接点Ａのレベルは一定レベルであるグラウンドレベル、もしくは、ＶＤＤレベルに復帰した後、所望の電位（ＶＤＤ／２)になるように設定することで、インピーダンス調整が実現できる。従って、レプリカバッファのトランジスタ切り替えノイズを受けること無く、キャリブレーション用ピンＺＱのレベル、及び接点Ａのレベルは安定したレベルを出力することが可能になり、コンパレータは常に安定した比較判定が可能となる効果が得られる。

本発明の最良の形態について、図面１〜８を参照して詳細に説明する。図１には本発明によるキャリブレーション動作におけるキャリブレーション電位変化を示す。本発明のキャリブレーション動作は、電位を一旦初期設定電位に復帰させた後に、所望の設定電位とすることが特徴である。本発明によるキャリブレーション動作におけるキャリブレーション用接点の電位の変化を示す図である。図２にキャリブレーション回路図、図３にプルアップ回路図、図４にプルダウン回路図、図５にプルアップ用の制御回路図、図６にはプルダウン用の制御回路図をそれぞれ示す。図７には、プルアップ回路側におけるキャリブレーション動作のタイミングチャート図、図８には、プルダウン回路側におけるキャリブレーション動作のタイミングチャート図を示す。

図２に示すキャリブレーション回路は半導体装置に内蔵され、プルアップ回路３０１、３０２、プルダウン回路３０３、カウンタ３０４、３０５、コンパレータ３０６、３０７、抵抗３０８、３０９、制御回路３１０、３１１で構成される。このキャリブレーション回路からのインピーダンス制御信号ＤＲＺＱ（ＤＲＺＱＰ１〜ＤＲＺＱＰ５、及びＤＲＺＱＮ１〜ＤＲＺＱＮ５）は出力回路にも供給される。インピーダンス制御信号ＤＲＺＱＰ（ＤＲＺＱＰ１〜ＤＲＺＱＰ５）は、出力回路の最終段負荷側を構成するトランジスタのゲート信号として使用される。インピーダンス制御信号ＤＲＺＱＮ（ＤＲＺＱＮ１〜ＤＲＺＱＮ５）は、出力回路の最終段ドライバー側を構成するトランジスタのゲート信号として使用される。それぞれ出力回路の負荷側、ドライバー側のインピーダンスを最適な値に設定するものである。

半導体装置のキャリブレーション用ピンＺＱは外部抵抗Ｒにより接地電位ＧＮＤと接続される。キャリブレーション用ピンＺＱと電源電位ＶＤＤの間にプルアップ回路３０１が設けられる。従ってキャリブレーション用ピンＺＱはプルアップ回路３０１により電源電位ＶＤＤに、外部抵抗Ｒにより接地電位ＧＮＤに接続される。このキャリブレーション用ピンＺＱの電位を電源電位の半分ＶＤＤ／２になるように調整することで、プルアップ回路のインピーダンスを外部抵抗Ｒと等しくする。抵抗３０８と抵抗３０９は電源電位ＶＤＤと接地電位ＧＮＤ間に直列接続され、２つの抵抗の接続点から基準電位Ｖｒｅｆを出力する基準電位発生回路である。ここでは例えば基準電位ＶｒｅｆはＶＤＤ／２を発生する。

コンパレータ３０６は、入力されたキャリブレーション用ピンＺＱの電位と基準電位Ｖｒｅｆとを比較判定し、出力ＣＯＭＰ１を出力する。コンパレータ３０６の出力ＣＯＭＰ１とアクト信号ＡＣＴ１によりカウンタ３０４はカウント動作を開始する。ここでは例えば、カウンタ３０４はオールハイレベル（１１１１１）に初期設定され、出力ＣＯＭＰ１のローレベルでカウントダウン動作、出力ＣＯＭＰ１のハイレベルでカウントアップ動作をするものとする。カウンタ３０４からは最下位ビット信号ＤＲＺＱＩＰ１〜最上位ビット信号ＤＲＺＱＩＰ５が出力される。さらにカウンタ信号が切り替わるタイミングをマスクするための反転マスク信号ＤＲＺＱＰＩＢを出力する。

制御回路３１０は、最下位ビット信号ＤＲＺＱＩＰ１〜最上位ビット信号ＤＲＺＱＩＰ５と、反転マスク信号ＤＲＺＱＰＩＢとを入力され、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を出力する。プルアップ回路３０１，３０２は、それぞれインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を入力され、各ビットに対応するトランジスタを導通／非導通とすることでインピーダンス調整する。

さらにプルアップ回路３０２を電源電位ＶＤＤと接点Ａの間に、プルダウン回路３０３を接点Ａと接地電位ＧＮＤとの間に設け、レプリカバッファを構成する。接点Ａの電位と基準電位Ｖｒｅｆとをコンパレータ３０７に入力し、比較判定する。コンパレータ３０７の出力ＣＯＭＰ２とアクト信号ＡＣＴ２によりカウンタ３０５はカウント動作を開始する。ここでは例えば、カウンタ３０５はオールローレベル（０００００）に初期設定され、出力ＣＯＭＰ２のローレベルでカウントダウン動作、出力ＣＯＭＰ２のハイレベルでカウントアップ動作をするものとする。カウンタ３０５からは最下位ビット信号ＤＲＺＱＩN１〜最上位ビット信号ＤＲＺＱＩＮ５が出力される。さらにカウンタ信号が切り換わるタイミングをマスクするためのマスク信号ＤＲＺＱＮＩＴを出力する。

制御回路３１１は、最下位ビット信号ＤＲＺＱＩＮ１〜最上位ビット信号ＤＲＺＱＩＮ５と、マスク信号ＤＲＺＱＮＩＴとを入力され、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を出力する。プルダウン回路３０３は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を入力され、各ビットに対応するトランジスタを導通／非導通とすることでインピーダンス調整する。

図３を用いてプルアップ回路３０１、３０２の詳細を説明する。プルアップ回路３０１、３０２は同じ構成であり、プルアップ回路３０１として説明する。複数（図３では５個）のＰチャネルトランジスタ４０１〜４０５と、抵抗Ｒｐで構成される。各Ｐチャネルトランジスタ４０１〜４０５のソースは電源電位ＶＤＤに、ドレインは抵抗Ｒｐの一端に共通接続される。さらに抵抗Ｒｐの他端はキャリブレーション用ピンＺＱに接続される。Ｐチャネルトランジスタ４０１〜４０５のゲートにはそれぞれ該当するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が入力される。インピーダンス制御信号ＤＲＺＱＰは２進法のビット構成であることから、対応するトランジスタのサイズ２進法に相当するサイズとする。

例えばトランジスタ４０１のサイズをＷ／Ｌとすれば、トランジスタ４０２のサイズは２Ｗ／Ｌ、トランジスタ４０３のサイズは４Ｗ／Ｌ、トランジスタ４０４のサイズは８Ｗ／Ｌ、トランジスタ４０５のサイズは１６Ｗ／Ｌと、２の（ｎー１）乗のサイズとする。それぞれのトランジスタのインピーダンス比を２の（ｎー１）乗になるように設定する。抵抗Ｒｐの他端はキャリブレーション用ピンＺＱに接続され、プルアップ回路３０１はキャリブレーション用ピンＺＱの電位を電源電位方向に引き上げる（プルアップ）働きをする。

これらのプルアップ回路３０１，３０２は出力回路最終段の負荷側の構成と同じ構成であり、出力回路最終段の負荷側のレプリカ回路である。また後述するプルダウン回路３０３は、出力回路最終段のドライバー側の構成と同じ構成であり、出力回路最終段のドライバー側のレプリカ回路である。従って、プルアップ回路３０１、３０２とプルダウン回路３０３のそれぞれを単にレブリカ回路と呼ぶ。また、プルアップ回路３０２とプルダウン回路３０３で構成されるバッファは出力回路のレプリカバッファと呼称する。ここでプルアップ回路３０１、３０２とプルダウン回路３０３のそれぞれは出力回路のレプリカ回路であり、出力回路と同一構成が好ましいが、まったくの同一である必要はなく、実質的に同一であればよい。実質的に同一であるとは、そのサイズがシュリンクされていてもよく、電圧電流特性が同等であることである。

図４を用いてプルダウン回路３０３の詳細を説明する。複数（図４では５個）のＮチャネルトランジスタ５０１〜５０５と、抵抗Ｒｎで構成される。各Ｎチャネルトランジスタ５０１〜５０５のソースは接地電位ＧＮＤに、ドレインは抵抗Ｒｎの一端に共通接続される。さらに抵抗Ｒｎの他端は接点Ａに接続される。Ｎチャネルトランジスタ５０１〜５０５のゲートにはそれぞれ該当するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５が入力される。インピーダンス制御信号ＤＲＺＱＮは２進法のビット構成であることから、対応するトランジスタのサイズも２進法に相当するサイズである。

例えばトランジスタ５０１のサイズがＷ／Ｌとすれば、トランジスタ５０２のサイズは２Ｗ／Ｌ、トランジスタ５０３のサイズは４Ｗ／Ｌ 、トランジスタ５０４のサイズは８Ｗ／Ｌ、トランジスタ５０５のサイズは１６Ｗ／Ｌと、２の（ｎー１）乗のサイズとする。それぞれのトランジスタのインピーダンス比を２の（ｎー１）乗になるように設定する。抵抗Ｒｎの他端はキャリブレーション用ピンＺＱに接続され、プルダウン回路３０３はキャリブレーション用ピンＺＱの電位を接地電位方向に引き下げる（プルダウン）働きをする。

図５を用いて制御回路３１０の詳細を説明する。制御回路３１０は５つのＯＲ回路６０１〜６０５によって構成されている。カウンタ３０４から反転マスク信号ＤＲＺＱＰＩＢが共通に供給されているとともに、カウンタ３０４からビット信号ＤＲＺＱＩＰ１〜ＤＲＺＱＩＰ５がそれぞれのＯＲ回路に入力されている。ＯＲ回路６０１〜６０５からはインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が出力される。図２に示すようにプルアップ回路３０１とプルダウン回路３０３に供給されたインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、それぞれのビットに対応するＰチャネルトランジスタ４０１〜４０５を制御する。

反転マスク信号ＤＲＺＱＰＩＢがハイレベルの場合には、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は全てハイレベルとなる。そのために、トランジスタ４０１〜４０５はすべてオフ状態となる。すなわち初期設定条件と同じになる。反転マスク信号ＤＲＺＱＰＩＢがローレベルの場合には、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は対応するビット信号ＤＲＺＱＩＰ１〜ＤＲＺＱＩＰ５となる。トランジスタ４０１〜４０５は、それぞれのゲートに入力されたインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５に従ってオン又はオフ状態となる。

図６を用いて制御回路３１１の詳細を説明する。制御回路３１１は５つのＡＮＤ回路７０１〜７０５によって構成されている。カウンタ３０５からマスク信号ＤＲＺＱＮＩＴが共通に供給されているとともに、カウンタ３０５からビット信号ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５がそれぞれ供給されている。ＡＮＤ回路７０１〜７０５からはインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５が出力される。図３に示すようにプルダウン回路３０３に供給されたインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、それぞれのビットに対応するＮチャネルトランジスタ５０１〜５０５を制御する。

マスク信号ＤＲＺＱＮＩＴがローレベルの場合には、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は全てローレベルとなる。そのために、トランジスタ５０１〜５０５はすべてオフ状態となる。すなわち初期設定条件と同じになる。マスク信号ＤＲＺＱＮＩＴがハイレベルの場合には、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は対応するビット信号ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５となる。トランジスタ５０１〜５０５は、それぞれのゲートに入力されたインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５に従ってオン又はオフ状態となる。

次に図７、図８のタイミングチャートを用いて、本発明のキャリブレーション動作について説明する。図７はアクト信号ＡＣＴ１が活性化され、キャリブレーション用ピンＺＱに接続されているプルアップ側のインピーダンス調整動作時のタイミングチャートを示す。カウンタ３０４からのビット信号ＤＲＺＱＩＰ１〜ＤＲＺＱＩＰ５、反転マスク信号ＤＲＺＱＰＩＢ、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５及びキャリブレーション用ピンＺＱの電位を示している。図８はアクト信号ＡＣＴ２が活性化され、プルダウン側のインピーダンス調整動作時のタイミングチャートを示す。カウンタ３０５からのビット信号ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５、マスク信号ＤＲＺＱＮＩＴ、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５及び接点Ａの電位を示している。

キャリブレーション動作とは、出力回路のレプリカ回路を設け、レプリカ回路のインピーダンスを最適化する制御信号を生成する。そしてこの最適な制御信号により出力回路のインピーダンスを最適に調整する。従って電源投入時やリセット時などの設定時に行われる。また、より高精度に設定するためには、実動作中においても定期的に行うことが好ましい。キャリブレーション動作は、図２に示すようにキャリブレーション用ピンＺＱに外部抵抗Ｒを外付けした状態で実施される。この外部抵抗Ｒとして、出力回路の所望とする抵抗値を用いる必要がある。このようにして得られたインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５及びインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を出力回路の各トランジスタのゲート制御信号とすることで出力回路のインピーダンスを最適値に調整する。

キャリブレーション動作は、外部コマンドによりキャリブレーション動作が指示されることで開始される。次に、アクト信号ＡＣＴ１が活性化され、カウンタ３０４のカウント動作が開始される。このときアクト信号ＡＣＴ２は不活性状態である。図７に示すように、カウンタ３０４の初期として、ビット信号ＤＲＺＱＩＰ１〜ＤＲＺＱＩＰ５としてオールハイレベル（１１１１１）、反転マスク信号ＤＲＺＱＰＩＢはハイレベルでプルアップ回路３０１のトランジスタがすべてオフ状態に設定されているとする。キャリブレーション用ピンＺＱの電位は接地電位ＧＮＤで基準電圧Ｖｒｅｆよりも低いため、コンパレータ３０６の出力ＣＯＭＰ１はローレベルとなり、カウンタ３０４はカウントダウンし、（１１１１０）を出力する。

カウンタ３０４からのビット信号ＤＲＺＱＩＰ（１１１１０）、反転マスク信号ＤＲＺＱＰＩＢが、制御回路３１０に入力される。ビット信号ＤＲＺＱＩＰが（１１１１０）に切り替わる期間には、反転マスク信号ＤＲＺＱＰＩＢはハイレベルとされる。このハイレベルの期間はプルアップ回路３０１のトランジスタがすべてオフ状態であり、キャリブレーション用ピンＺＱの電位は初期状態と同じく接地電位ＧＮＤとなる。信号が切り替わった後、反転マスク信号ＤＲＺＱＰＩＢがローレベルとされることで、ビット信号ＤＲＺＱＩＰ（１１１１０）は制御回路３１０からインピーダンス制御信号ＤＲＺＱＰ（１１１１０）として出力される。インピーダンス制御信号ＤＲＺＱＰ（１１１１０）によりプルアップ回路３０１のトランジスタがオン／オフすることで、キャリブレーション用ピンＺＱの電位が決まる。

インピーダンス制御信号ＤＲＺＱＰ（１１１１０）により、プルアップ回路３０１、３０２のトランジスタ４０１はオン状態、トランジスタ４０２，４０３，４０４、４０５はオフ状態となる。トランジスタ４０１のサイズは最小単位のＷ／Ｌであり、ドライブ能力が小さく、キャリブレーション用ピンＺＱの電位は接地電位ＧＮＤよりわずかに高い電位となる。しかし依然として基準電圧Ｖｒｅｆより低いためコンパレータ３０６の出力ＣＯＭＰ１はローレベルのままであり、カウンタ３０４はさらにカウントダウンし、（１１１０１）を出力する。

カウンタ３０４からのビット信号ＤＲＺＱＩＰ（１１１０１）と反転マスク信号ＤＲＺＱＰＩＢが、制御回路３１０に入力される。ビット信号ＤＲＺＱＩＰが（１１１１０）から（１１１０１）に変化する期間には、反転マスク信号ＤＲＺＱＰＩＢはハイレベルとされる。このハイレベルの期間はプルアップ回路３０１のトランジスタがすべてオフ状態であり、キャリブレーション用ピンＺＱの電位は一旦接地電位ＧＮＤに戻る（初期設定に復帰する）。反転マスク信号ＤＲＺＱＰＩＢがローレベルとされることで、ビット信号ＤＲＺＱＩＰ（１１１０１）は制御回路３１０からインピーダンス制御信号ＤＲＺＱＰ（１１１０１）として出力される。

この反転マスク信号ＤＲＺＱＰＩＢがハイレベルになる時間は任意で決めることができ、ビット信号ＤＲＺＱＩＰ１〜ＤＲＺＱＩＰ５が切り替わることにより発生するノイズを打ち消すのに必要な時間となる。反転マスク信号ＤＲＺＱＰＩＢのサイクルは、ビット信号ＤＲＺＱＩＰ１〜ＤＲＺＱＩＰ５が切り替わるサイクルと同じである。つまり、カウントアップ動作もしくは、カウントダウン動作であるカウント動作のサイクルに同期される。

インピーダンス制御信号ＤＲＺＱＰ（１１１０１）が入力されたプルアップ回路３０１、３０２のトランジスタ４０２はオン状態、トランジスタ４０１，４０３，４０４、４０５はオフ状態となる。トランジスタ４０２のサイズは２Ｗ／Ｌであり、キャリブレーション用ピンＺＱの電位はビット信号ＤＲＺＱＩＰ（１１１１０）の状態より高い電位となるが基準電位Ｖｒｅｆよりも低い電位となる。そのためコンパレータ３０６の出力ＣＯＭＰ１はローレベルのままであり、カウンタ３０４はさらにカウントダウンし、ビット信号ＤＲＺＱＩＰ（１１１００）を出力する。

これらの動作を順次繰り返すことでカウンタ３０４はカウントダウンされ、カウント数に従ってプルアップ回路３０１のトランジスタの全駆動能力が大きくなるように順次オン状態となる。図７のように、カウント動作が進むに連れて、プルアップ回路３０１のインピーダンスが徐々に低下し、キャリブレーション用ピンＺＱの電位はカウント動作毎に一旦グランドレベルになりながら徐々に上昇する。

このように本発明においては、カウンタから出力されるカウント数が変化する期間には、反転マスク信号により初期設定とされる。例えば、カウント数のビット信号が（１００００）から（０１１１１）に変化する場合には、トランジスタの全電流駆動能力は１６から、一旦すべてのトランジスタはオフ状態となり、その後設定値となる。つまりトランジスタの全電流駆動能力は１６→０→１５と変化する。従来例においては、ビット信号のタイミングにより、そのトランジスタの全電流駆動能力は１６→０→１５から１６→３１→１５まで広範囲に変化する。したがって切り替え時に発生するノイズも、１６→０→１５から１６→３１→１５まで広範囲に変化する。

本発明における切り替え時に発生するノイズは、常に切り替え後の電流駆動能力をＮとすれば０→Ｎとなる。その結果として、（１）トランジスタが一旦オフすることで、初期設定電位ら常に立ち上がる方向の一方方向に変化する。さらに（２）設定されたトランジスタのインピーダンスは、外部抵抗よりに大きいかあるいはほぼ等しい値となる。従って、この外部抵抗のインピーダンスに打ち勝って、オーバーシュートを発生させることはできない。後述するプルダウン回路においても、同様の理由により逆にアンダーシュートを発生させることはない。従ってコンパレータは正しい比較結果を出力することが可能になる。

さらにカウントダウンを繰り返すことでトランジスタの電流駆動能力が大きくなり、キャリブレーション用ピンＺＱの電位が基準電位Ｖｒｅｆより大きくなると、コンパレータ３０６の出力がハイレベルとなり、カウンタ３０４は逆にカウントアップする。このようにキャリブレーション用ピンＺＱの電位と基準電位Ｖｒｅｆとの大小により、コンパレータ３０６の出力がローレベル／ハイレベルとなりカウンタ３０４はカウントダウン／アップする。その結果キャリブレーション用ピンＺＱの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定することになる。

キャリブレーション用ピンＺＱの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定すると、アクト信号ＡＣＴ１が非活性化される。アクト信号ＡＣＴ１の非活性化によりカウンタ３０４は、カウント動作を停止し、そのカウント値は固定される。さらにインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定することで、プルアップ回路のインピーダンス調整は完了し、固定される。このときのプルアップ回路３０１，３０２のインピーダンスは外部抵抗Ｒと等しい値になるように固定される。プルアップ回路が固定された状態で、アクト信号ＡＣＴ２が活性化されて、次にプルダウン回路のインピーダンス調整が行われる。

図８は、アクト信号ＡＣＴ１が非活性化され、アクト信号ＡＣＴ２が活性化されて状態における、接点Ａに接続されているプルダウン側のインピーダンス調整動作を示している。図には、カウンタ３０５からのビット信号ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５、マスク信号ＤＲＺＱＮＩＴ、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５及び接点Ａの電位を示している。このときプルアップ回路３０２は前記したように最適なインピーダンスに固定されている。

プルアップ回路３０１のキャリブレーション動作が終了すると、制御信号ＡＣＴ２が活性化し、カウンタ３０５のカウント動作が開始される。図８に示すように初期設定として、カウンタ３０５を、オールローレベル（０００００）、マスク信号 ＤＲＺＱＮＩＴはローレベルでプルダウン回路３０３のトランジスタが全てオフ状態に設定されているとする。そのため、接点Ａの電位は電源電位ＶＤＤ、コンパレータ３０７の出力ＣＯＭＰ２はハイレベルとなり、カウンタ３０５はカウントアップし、ビット信号ＤＲＺＱＩＮ（００００１）を出力する。

カウンタ３０５からのビット信号ＤＲＺＱＩＮ（００００１）、マスク信号ＤＲＺＱＮＩＴが、制御回路３１１に入力される。ビット信号ＤＲＺＱＩＮが（００００１）に切り替わる期間には、マスク信号ＤＲＺＱＮＩＴはローレベルとされ、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５はローレベルが出力される。従って、このローレベルの期間はプルダウン回路３０３のトランジスタがすべてオフ状態であり、接点Ａの電位は初期設定と同じ電源電位ＶＤＤとなる。マスク信号ＤＲＺＱＮＩＴがハイレベルとされることで、ビット信号ＤＲＺＱＩＮ（００００１）は制御回路３１１からインピーダンス制御信号ＤＲＺＱＮ（００００１）として出力される。インピーダンス制御信号ＤＲＺＱＮ（００００１）によりプルダウン回路３０３のトランジスタがオン／オフすることで、接点Ａの電位が決まる。

インピーダンス制御信号ＤＲＺＱＮ（００００１）により、プルダウン回路３０３のトランジスタ４０１はオン状態、トランジスタ４０２，４０３，４０４、４０５はオフ状態となる。トランジスタ４０１のサイズは最小単位のＷ／Ｌであり、ドライブ能力が小さく、接点Ａの電位は電源電位ＶＤＤよりわずかに低い電位となる。接点Ａの電位は基準電位Ｖｒｅｆよりも高いためコンパレータ３０７の出力ＣＯＭＰ２はハイレベルのままであり、カウンタ３０５はさらにカウントアップし、ビット信号ＤＲＺＱＩＮ（０００１０）を出力する。

カウンタ３０５からのビット信号ＤＲＺＱＩＮ（０００１０）、マスク信号ＤＲＺＱＮＩＴが、制御回路３１１に入力される。ビット信号ＤＲＺＱＩＮが（００００１）から（０００１０）に変化する期間には、マスク信号ＤＲＺＱＮＩＴはローレベルとされ、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５はローレベルが出力される。このローレベルの期間はプルダウン回路３０３のトランジスタがすべてオフ状態であり、再度接点Ａの電位は一旦電源電位ＶＤＤに戻る。マスク信号ＤＲＺＱＮＩＴがハイレベルとされることで、ビット信号ＤＲＺＱＩＮ（０００１０）は制御回路３１１からインピーダンス制御信号ＤＲＺＱＮ（０００１０）として出力される。

このマスク信号ＤＲＺＱＮＩＴがローレベルになる時間は任意で決めることができ、ビット信号ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５が切り替わることにより発生するノイズを打ち消すのに必要な時間となる。マスク信号ＤＲＺＱＮＩＴのサイクルは、ビット信号ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５が切り替わるサイクルと同じである。つまり、カウントアップ動作もしくは、カウントダウン動作であるカウント動作のサイクルに同期される。

インピーダンス制御信号ＤＲＺＱＮ（０００１０）が入力されたプルダウン回路３０３のトランジスタ５０２はオン状態、トランジスタ５０１，５０３，５０４、５０５はオフ状態となる。トランジスタ５０２のサイズは２Ｗ／Ｌであり、接点Ａの電位はビット信号ＤＲＺＱＩＮ（００００１）の状態より低い電位となるが基準電位Ｖｒｅｆよりも高い電位となる。そのためコンパレータ３０７の出力ＣＯＭＰ２はハイレベルのままであり、カウンタ３０５はさらにカウントアップし、（０００１１）を出力する。

これらの動作を順次繰り返すことでカウンタ３０５はカウントアップされ、カウント数に従ってプルダウン回路３０３のトランジスタの全駆動能力が大きくなるように順次オン状態となる。図８のように、カウント動作が進むに連れて、プルダウン回路３０３のインピーダンスが徐々に低下し、接点Ａの電位はカウント動作毎に一旦電源電位レベルになりながら徐々に低下する。

さらにカウントアップを繰り返すことでトランジスタの電流駆動能力が大きくなり、接点Ａの電位が基準電位Ｖｒｅｆより小さくなると、コンパレータ３０７の出力がローレベルとなり、カウンタ３０５は逆にカウントダウンする。このように接点Ａの電位と基準電位Ｖｒｅｆとの大小により、コンパレータ３０７の出力がハイレベル／ローレベルとなりカウンタ３０５はカウントアップ／ダウンする。その結果接点Ａの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定することになる。

接点Ａの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定すると、アクト信号ＡＣＴ２が非活性化される。アクト信号ＡＣＴ２の非活性化によりカウンタ３０５は、カウント動作を停止し、そのカウント値は固定される。さらにインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが確定することで、プルダウン回路のインピーダンス調整は完了する。アクト信号ＡＣＴ２は非活性化され、すべてが固定される。

アクト信号ＡＣＴ１が活性化されたときに、プルアップ回路３０１，３０２のインピーダンスは外部抵抗Ｒと等しい値になるようにキャリブレーションされ、固定される。さらに、アクト信号ＡＣＴ２が活性化されたときに、プルダウン回路３０３もプルアップ回路３０２のインピーダンスに固定される。その結果、プルアップ回路３０１，３０２、プルダウン回路３０３ともそのインピーダンスは外部抵抗Ｒと等しく設定される。このインピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮをそれぞれの出力回路の制御信号とすることで、出力回路のインピーダンスが調整される。インピーダンスマッチングされた出力回路を備え、高速データ転送可能な半導体装置が得られる。

本発明のキャリブレーション回路は、インピーダンス調整用トランジスタを備え、インピーダンス調整用のコードを切り替える毎に、インピーダンス調整用トランジスタを一旦非活性にする。インピーダンス調整用トランジスタを一旦非活性にすることで初期設定された電位に復帰させる後に、トランジスタの状態をインピーダンス調整用のコードに従って切り換える。

その結果として、（１）トランジスタが一旦オフすることで、キャリブレーション用ピンＺＱ及び接点Ａの電位は常に一方方向に変化する。さらに（２）設定されたインピーダンスは、プルアップ回路（または、プルダウン回路）では外部抵抗よりも大きいかあるいはほぼ等しい値までとなる。従って、この外部抵抗のインピーダンスに打ち勝って、オーバーシュート、アンダーシュートを発生させることはない。このように、ノイズを発生させないことから、コンパレータは常に安定した比較判定を行い、安定した出力が得られるキャリブレーション回路が得られる。これらのキャリブレーション回路を備え、高速データ転送可能な半導体装置が得られる。

以上、本発明の好ましい実施形態につき詳述したが、本願は上記実施形態例に限定されることなく、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。

例えば、上記実施形態においてはプルアップ回路３０１，３０２とプルダウン回路３０３を備えている。しかし、プルアップ回路３０１のみとし出力回路最終段の負荷側のみのインピーダンスをキャリブレーションすることも可能である。また逆に外部抵抗Ｒを電源電位に接続し、プルアップ回路３０１の代りにプルダウン回路とし出力回路最終段のドライバー側のみのインピーダンスをキャリブレーションすることも可能である。

本発明によるキャリブレーション動作におけるキャリブレーション用接点の電位の変化を示す図である。 キャリブレーション回路図である。 プルアップ回路図である。 プルダウン回路図である。 プルアップ用の制御回路図である。 プルダウン用の制御回路図である。 プルアップ回路側におけるキャリブレーション動作のタイミングチャート図である。 プルダウン回路側におけるキャリブレーション動作のタイミングチャート図である。 従来例におけるトランジスタの導通／非導通の切り換え時に発生するノイズの模式図である。

符号の説明

３０１、３０２ プルアップ回路
３０３ プルダウン回路
３０４，３０５ カウンタ
３０６，３０７ コンパレータ
３０８、３０９ 抵抗
３１０，３１１ 制御回路
４０１，４０２，４０３，４０４，４０５ トランジスタ
５０１，５０２，５０３，５０４，５０５ トランジスタ
６０１，６０２，６０３，６０４，６０５ ＯＲ回路
７０１，７０２，７０３，７０４，７０５ ＡＮＤ回路
ＺＱ キャリブレーション用ピン
ＤＲＺＱＩＰ，ＤＲＺＱＩＮ ビット信号
ＤＲＺＱＰ，ＤＲＺＱＮ インピーダンス制御信号
ＤＲＺＱＰＩＢ 反転マスク信号
ＤＲＺＱＮＩＴ マスク信号

Claims (14)

1. キャリブレーション回路において、キャリブレーション用端子に接続されたレプリカ回路と、前記キャリブレーション端子の電位と基準電位を比較するコンパレータと、前記コンパレータの出力によりカウント動作するカウンタと、前記カウンタからのカウント出力とマスク信号により前記レプリカ回路のインピーダンスを制御するインピーダンス制御信号を出力する制御回路とを備え、
   前記カウント出力が変化するときには、前記マスク信号により前記インピーダンス制御信号を初期状態に設定することを特徴とするキャリブレーション回路。
2. 前記レプリカ回路は、並列接続された複数のトランジスタから構成され、前記複数のトランジスタはそれぞれのゲートに前記インピーダンス制御信号を入力されることで導通または非導通とされ、前記レプリカ回路のインピーダンスを制御することを特徴とする請求項１に記載のキャリブレーション回路。
3. 前記レプリカ回路は、出力回路最終段の負荷側の構成と実質的に同じ構成とされ、前記キャリブレーション用端子と電源電位間に挿入されることを特徴とする請求項２に記載のキャリブレーション回路。
4. 前記レプリカ回路は、出力回路最終段のドライバー側の構成と実質的に同じ構成とされ、前記キャリブレーション用端子と接地電位間に挿入されることを特徴とする請求項２に記載のキャリブレーション回路。
5. キャリブレーション回路において、電源電位とキャリブレーション端子間に接続されたプルアップ回路と、前記キャリブレーション端子の電位と基準電位を比較するコンパレータと、前記コンパレータの出力によりカウント動作するカウンタと、前記カウンタからのカウント出力とマスク信号により前記プルアップ回路のインピーダンスを制御するインピーダンス制御信号を出力する制御回路とを備え、
   前記カウント出力が変化するときには、前記マスク信号により前記インピーダンス制御信号を初期状態に設定することを特徴とするキャリブレーション回路。
6. 第２のプルアップ回路と、プルダウン回路と、前記第２のプルアップ回路と前記プルダウン回路との接点の電位と基準電位を比較する第２のコンパレータと、前記第２のコンパレータの出力によりカウント動作する第２のカウンタと、前記第２のカウンタからの第２のカウント出力と第２のマスク信号により前記プルダウン回路のインピーダンスを制御する第２のインピーダンス制御信号を出力する第２の制御回路とをさらに備え、
   前記第２のカウント出力が変化するときには、前記第２のマスク信号により前記第２のインピーダンス制御信号を初期状態に設定することを特徴とする請求項５に記載のキャリブレーション回路。
7. 前記プルアップ回路は、出力回路最終段の負荷側の構成と実質的に同じ構成とされ、前記キャリブレーション用端子と電源電位間に挿入されことを特徴とする請求項６に記載のキャリブレーション回路。
8. 前記第２のプルアップ回路は、出力回路最終段の負荷側の構成と実質的に同じ構成とされ、前記プルダウン回路の一端と電源電位間に挿入されことを特徴とする請求項６に記載のキャリブレーション回路。
9. 前記プルダウン回路は、出力回路最終段のドライバー側の構成と実質的に同じ構成とされ、前記第２のプルアップ回路の一端と接地電位間に挿入されことを特徴とする請求項６に記載のキャリブレーション回路。
10. 請求項１乃至９のいずれか１項に記載のキャリブレーション回路を備えることを特徴とする半導体装置。
11. キャリブレーション回路の制御方法において、第１の回路とレプリカ回路との接点の電位と基準電位との電位差を判定し、カウント動作を指示するカウント指示信号を発生するステップと、前記カウント指示信号によりカウントし、カウント数を出力するステップと、前記カウント数に従って前記レプリカ回路のインピーダンスを調整するステップとを備え、前記カウント数を出力するステップにおいて、前記カウント数が変化する期間には前記カウント数を初期設定値として出力することを特徴とするキャリブレーション回路の制御方法。
12. 前記第１の回路は抵抗であり、前記レプリカ回路は出力回路最終段の負荷側の構成と実質的に同じ構成とされることで、前記出力回路最終段の負荷側のインピーダンスを前記抵抗の有するインピーダンスと等しくすることを特徴とする請求項１１に記載のキャリブレーション回路の制御方法。
13. さらに、第２のレプリカ回路に前記カウント数を入力し、インピーダンスを固定するステップと、前記第２のレプリカ回路と第３のレプリカ回路との接点の電位と基準電位との電位差を判定し、カウント動作を指示する第２のカウント指示信号を発生するステップと、前記第２のカウント指示信号によりカウントし、第２のカウント数を出力するステップと、前記第２のカウント数に従って前記第３のレプリカ回路のインピーダンスを調整するステップとを備え、前記第２のカウント数を出力するステップにおいて、前記第２のカウント数が変化する期間には前記第２のカウント数を初期設定値として出力することを特徴とする請求項１２に記載のキャリブレーション回路の制御方法。
14. 前記第２のレプリカ回路は出力回路最終段の負荷側の構成と実質的に同じ構成とし、前記第３のレプリカ回路は出力回路最終段のインバータの構成と実質的に同じ構成とすることで、前記第２のレプリカ回路のインピーダンスと前記第３のレプリカ回路のインピーダンスを前記抵抗の有するインピーダンスと等しくすることを特徴とする請求項１３に記載のキャリブレーション回路の制御方法。
    

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