JP2005191677A - 差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置 - Google Patents
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Abstract
【課題】 同時にスルーレートを任意に変化させることができ安定したデータ転送を可能とする差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置を得る。
【解決手段】 ＮＭＯＳトランジスタＱＮ１がオンすると、Ｐ側出力ドライバＰＦＰのゲートが抵抗Ｒａを介して接地電圧に接続されるようにして、Ｐ側出力ドライバＰＦＰのゲート電圧を低下させ、Ｐ側出力ドライバＰＦＰがオンしやすい状態にしてＤＰ出力端子に出力する信号の立ち上がり速度を速くし、ＰＭＯＳトランジスタＱＰ１がオンすると、Ｎ側出力ドライバＮＦＰのゲートは抵抗Ｒｂを介して電源電圧ＶＤＤに接続されるようにして、Ｎ側出力ドライバＮＦＰのゲート電圧を上昇させ、Ｎ側出力ドライバＮＦＰがオンしやすい状態にしてＤＰ出力端子に出力する信号の立ち下がり速度を速くした。
【選択図】 図２
【解決手段】 ＮＭＯＳトランジスタＱＮ１がオンすると、Ｐ側出力ドライバＰＦＰのゲートが抵抗Ｒａを介して接地電圧に接続されるようにして、Ｐ側出力ドライバＰＦＰのゲート電圧を低下させ、Ｐ側出力ドライバＰＦＰがオンしやすい状態にしてＤＰ出力端子に出力する信号の立ち上がり速度を速くし、ＰＭＯＳトランジスタＱＰ１がオンすると、Ｎ側出力ドライバＮＦＰのゲートは抵抗Ｒｂを介して電源電圧ＶＤＤに接続されるようにして、Ｎ側出力ドライバＮＦＰのゲート電圧を上昇させ、Ｎ側出力ドライバＮＦＰがオンしやすい状態にしてＤＰ出力端子に出力する信号の立ち下がり速度を速くした。
【選択図】 図２
Description
本発明は、差動出力バッファ回路や差動出力バッファ回路を有する半導体装置に関し、出力ドライバ回路や差動出力ドライバ回路等のトランシーバ回路を含んだＵＳＢ等のインタフェース機能を搭載した半導体装置の差動出力バッファ回路に関するものである。
ＵＳＢ（Universal Serial Bus）は共通のコネクタで様々な周辺機器を接続することができるインタフェースであり、ＵＳＢの転送速度には１.５Ｍｂｐｓのロースピード、１２Ｍｂｐｓのフルスピード、そして４８０Ｍｂｐｓのハイスピードの３種類が定義されている。
スルーレートの切り替えは、デバイス側（又はスレーブ側）の差動入出力端子の正極側か負極側を既定の抵抗、例えば１.５ｋΩでプルアップすることで、ホスト側（又はマスター側）が電圧上昇（ハイレベル）を読み取り、転送速度を認識する。例えば、正極側をプルアップした場合はフルスピード、負極側をプルアップした場合はロースピードとなる。なお、ハイスピードは、フルスピードで認識後、レジスタを読んでハイスピードに切り替わる。
スルーレートの切り替えは、デバイス側（又はスレーブ側）の差動入出力端子の正極側か負極側を既定の抵抗、例えば１.５ｋΩでプルアップすることで、ホスト側（又はマスター側）が電圧上昇（ハイレベル）を読み取り、転送速度を認識する。例えば、正極側をプルアップした場合はフルスピード、負極側をプルアップした場合はロースピードとなる。なお、ハイスピードは、フルスピードで認識後、レジスタを読んでハイスピードに切り替わる。
一方、ＵＳＢのＡＣ特性規格の中には「ドライバの立ち上がり時間」、「ドライバの立ち下がり時間」等に加えて、「ドライバ出力の立ち上がりと立ち下がりのマッチング」なるものがある。この項目は、図６（ａ）で示すように、ドライバ出力時の正極側データ信号ＤＰの立ち上がり時間と負極側データ信号ＤＭの立ち下がり時間、又は、正極側データ信号ＤＰの立ち下がり時間と負極側データ信号ＤＭの立ち上がり時間の割合を既定したもので、フルスピードやロースピードといった転送速度の如何に関わらず定義されており、立ち上がりと立ち下がりの割合が同じであることが望ましい。ちなみに、前記ＡＣ特性規格では、ロースピードの場合、立ち上がり及び立ち下がり時間は７５〜３００ｎｓｅｃ、マッチング、すなわち｛（ＤＰ立ち下がり時間／ＤＭ立ち下がり時間）×１００｝は８０〜１２５％である。フルスピード及びハイスピードの場合は、立ち上がり及び立ち下がり時間は４〜２０ｎｓｅｃ、マッチングは９０〜１１１.１１％となっている。
また、ＵＳＢのＤＣ特性規格には、「ドライバ出力立ち上がり、立ち下がり交差電圧（クロスオーバーボルテージ）」という項目もある。これは、文字どおり立ち上がり信号と立ち下がり信号が交差する時の電圧であり、この項目も転送速度に大きく関係してくる。規格値は各スピード共通で、１.３〜２.０Ｖである。
なお、プリバッファに含まれるスルーレート切り換え手段によって、出力段から第１スルーレートで信号出力を行う第１駆動状態と、出力段から第２スルーレートで信号出力を行う第２駆動状態とが切り換えられるようにして、第１スルーレートと第２スルーレートにおいて出力段を共用することができ、バッファ回路のチップレイアウトの面積縮小化を図ることができる出力バッファ回路、差動出力バッファ回路及び半導体集積回路があった（例えば、特許文献１参照。）。
特開２００２−４３９２６号公報
なお、プリバッファに含まれるスルーレート切り換え手段によって、出力段から第１スルーレートで信号出力を行う第１駆動状態と、出力段から第２スルーレートで信号出力を行う第２駆動状態とが切り換えられるようにして、第１スルーレートと第２スルーレートにおいて出力段を共用することができ、バッファ回路のチップレイアウトの面積縮小化を図ることができる出力バッファ回路、差動出力バッファ回路及び半導体集積回路があった（例えば、特許文献１参照。）。
しかし、データ転送時にはデバイス側で配線をプルアップするため、データ転送を行う信号線の電圧上昇に伴って、プルアップした側のスルーレートが若干変化してしまい、図６（ｂ）で示すように立ち上がりと立ち下がりのマッチング及びクロスオーバーボルテージＶｃｏがずれてしまうという問題があった。また、電源電圧にひっぱられて、プルアップされている端子はプルアップされてない端子に比べて、立ち上がりが早く、立ち下がりが遅くなる傾向があった。更に、ロースピードとフルスピードを共通トランシーバで設計している場合は、転送速度によって、プルアップ端子を正極側又は負極側に変更しないといけないため、片方の端子だけをあらかじめプルアップを想定して設計するという対策ができなかった。また、外付けの素子の値やその精度、ケーブルの容量、温度やプロセスのばらつきによっても、微妙にスルーレートが変わってくるが、前記のようにスルーレートが変わると、外的要因等によっては規格から外れ、転送エラーを起こす可能性があった。
本発明は、上記のような問題を解決するためになされたものであり、データ転送時に出力端子がプルアップされる等の外的要因によってスルーレートが変化しても、マッチング等の規格から外れないようスルーレートを補正する回路を備えることによって、同時にスルーレートを任意に変化させることができ安定したデータ転送を可能とする差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置を得ることを目的とする。
この発明に係る差動出力バッファ回路は、入力信号から、相反する信号レベルをなす正極側及び負極側の１対の信号を対応して生成し、対応するＤＰ出力端子及びＤＭ出力端子に出力する正極側出力バッファ回路部及び負極側出力バッファ回路部を備えた、前記入力信号から１対の差動信号を生成して出力する差動出力バッファ回路において、
前記正極側出力バッファ回路部及び負極側出力バッファ回路部は、
ハイレベルの信号を出力する際に対応する出力端子に電流を供給するＰ側出力ドライバと、
ローレベルの信号を出力する際に対応する出力端子から電流を吸い込むＮ側出力ドライバと、
入力信号に応じた前記Ｐ側出力ドライバ及びＮ側出力ドライバに対する駆動信号をそれぞれ生成して出力する駆動回路部と、
前記Ｐ側出力ドライバ又はＮ側出力ドライバのいずれかがオンする際、該オンする出力ドライバの制御電極に、設定されたバイアス電圧を供給するバイアス電圧供給回路部と、
をそれぞれ備え、
前記バイアス電圧供給回路部は、複数の抵抗の接続を変えることにより、前記バイアス電圧が設定されるものである。
前記正極側出力バッファ回路部及び負極側出力バッファ回路部は、
ハイレベルの信号を出力する際に対応する出力端子に電流を供給するＰ側出力ドライバと、
ローレベルの信号を出力する際に対応する出力端子から電流を吸い込むＮ側出力ドライバと、
入力信号に応じた前記Ｐ側出力ドライバ及びＮ側出力ドライバに対する駆動信号をそれぞれ生成して出力する駆動回路部と、
前記Ｐ側出力ドライバ又はＮ側出力ドライバのいずれかがオンする際、該オンする出力ドライバの制御電極に、設定されたバイアス電圧を供給するバイアス電圧供給回路部と、
をそれぞれ備え、
前記バイアス電圧供給回路部は、複数の抵抗の接続を変えることにより、前記バイアス電圧が設定されるものである。
具体的には、前記バイアス電圧供給回路部は、
前記Ｐ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第１のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第１のスイッチ回路を介して接続された第１の抵抗回路と、
前記Ｎ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第２のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第２のスイッチ回路を介して接続された第２の抵抗回路と、
を備え、
前記第１及び第２の各抵抗回路は、複数の抵抗の接続をトリミング素子の切断によって変えることにより合成抵抗値がそれぞれ設定されるようにした。
前記Ｐ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第１のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第１のスイッチ回路を介して接続された第１の抵抗回路と、
前記Ｎ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第２のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第２のスイッチ回路を介して接続された第２の抵抗回路と、
を備え、
前記第１及び第２の各抵抗回路は、複数の抵抗の接続をトリミング素子の切断によって変えることにより合成抵抗値がそれぞれ設定されるようにした。
また、前記バイアス電圧供給回路部は、
前記Ｐ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第１のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第１のスイッチ回路を介して接続された第１の抵抗回路と、
前記Ｎ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第２のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第２のスイッチ回路を介して接続された第２の抵抗回路と、
を備え、
前記第１及び第２の各抵抗回路は、複数の抵抗の接続を、入力された制御信号によってスイッチングするスイッチのスイッチング制御を行って変えることにより抵抗値がそれぞれ設定されるようにしてもよい。
前記Ｐ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第１のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第１のスイッチ回路を介して接続された第１の抵抗回路と、
前記Ｎ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第２のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第２のスイッチ回路を介して接続された第２の抵抗回路と、
を備え、
前記第１及び第２の各抵抗回路は、複数の抵抗の接続を、入力された制御信号によってスイッチングするスイッチのスイッチング制御を行って変えることにより抵抗値がそれぞれ設定されるようにしてもよい。
また、この発明に係る半導体装置は、入力信号から、相反する信号レベルをなす正極側及び負極側の１対の信号を対応して生成し、対応するＤＰ出力端子及びＤＭ出力端子に出力する正極側出力バッファ回路部及び負極側出力バッファ回路部を備えた、前記入力信号から１対の差動信号を生成して出力する差動出力バッファ回路を有する半導体装置において、
前記正極側出力バッファ回路部及び負極側出力バッファ回路部は、
ハイレベルの信号を出力する際に対応する出力端子に電流を供給するＰ側出力ドライバと、
ローレベルの信号を出力する際に対応する出力端子から電流を吸い込むＮ側出力ドライバと、
入力信号に応じた前記Ｐ側出力ドライバ及びＮ側出力ドライバに対する駆動信号をそれぞれ生成して出力する駆動回路部と、
前記Ｐ側出力ドライバ又はＮ側出力ドライバのいずれかがオンする際、該オンする出力ドライバの制御電極に、設定されたバイアス電圧を供給するバイアス電圧供給回路部と、
をそれぞれ備え、
前記バイアス電圧供給回路部は、複数の抵抗の接続を変えることにより、前記バイアス電圧が設定されるものである。
前記正極側出力バッファ回路部及び負極側出力バッファ回路部は、
ハイレベルの信号を出力する際に対応する出力端子に電流を供給するＰ側出力ドライバと、
ローレベルの信号を出力する際に対応する出力端子から電流を吸い込むＮ側出力ドライバと、
入力信号に応じた前記Ｐ側出力ドライバ及びＮ側出力ドライバに対する駆動信号をそれぞれ生成して出力する駆動回路部と、
前記Ｐ側出力ドライバ又はＮ側出力ドライバのいずれかがオンする際、該オンする出力ドライバの制御電極に、設定されたバイアス電圧を供給するバイアス電圧供給回路部と、
をそれぞれ備え、
前記バイアス電圧供給回路部は、複数の抵抗の接続を変えることにより、前記バイアス電圧が設定されるものである。
本発明の差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置によれば、ＵＳＢ等を使用したデータ転送において、温度、プロセス変動や、データ転送時に端子がプルアップされる等の出力端子の外的要因変化でスルーレートが変化して転送エラーを起こしかねない場合においても、Ｐ側出力ドライバ及びＮ側出力ドライバの各制御電極の電圧を調整することができるため、スルーレートを容易に変更することができる。
また、出力信号の立ち上がり及び立ち下がりの両方のスルーレートを変更することで微調整が可能であり、差動出力構成の正極側及び負極側の各出力バッファ回路部にバイアス電圧供給回路部を備えているため、マッチング等の規格からも外れないよう補正することができる。更に、スルーレートを任意の値にあらかじめ設定又はリアルタイムに変化させることができるため、安定したデータ転送を行うことができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動出力バッファ回路の例を示した図である。図１では、ＵＳＢインタフェースブロックの差動入出力端子を有する一般的な半導体装置におけるドライバブロックの構成を例にして示している。
図１において、差動出力バッファ回路１は、フルスピード用正極側出力バッファ回路部２と、フルスピード用負極側出力バッファ回路部３と、ロースピード用正極側出力バッファ回路部４と、ロースピード用負極側出力バッファ回路部５と、インバータ６とを備えている。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動出力バッファ回路の例を示した図である。図１では、ＵＳＢインタフェースブロックの差動入出力端子を有する一般的な半導体装置におけるドライバブロックの構成を例にして示している。
図１において、差動出力バッファ回路１は、フルスピード用正極側出力バッファ回路部２と、フルスピード用負極側出力バッファ回路部３と、ロースピード用正極側出力バッファ回路部４と、ロースピード用負極側出力バッファ回路部５と、インバータ６とを備えている。
フルスピード用正極側出力バッファ回路部２は、ＰＭＯＳトランジスタからなるＰ側出力ドライバＰＦＰ、ＮＭＯＳトランジスタからなるＮ側出力ドライバＮＦＰと、Ｐ側出力ドライバＰＦＰをドライブするフルスピード用の正極Ｐチャネル側プリドライバＦＰＰと、Ｎ側出力ドライバＮＦＰをドライブするフルスピード用の正極Ｎチャネル側プリドライバＦＰＮと、Ｐ側出力ドライバＰＦＰ及びＮ側出力ドライバＮＦＰの各ゲート電圧の調整を行うゲート電圧調整回路１１とを備えている。
フルスピード用負極側出力バッファ回路部３は、Ｐ側出力ドライバＰＦＭ、Ｎ側出力ドライバＮＦＭと、Ｐ側出力ドライバＰＦＭをドライブするフルスピード用の負極Ｐチャネル側プリドライバＦＭＰと、Ｎ側出力ドライバＮＦＭをドライブするフルスピード用の負極Ｎチャネル側プリドライバＦＭＮと、Ｐ側出力ドライバＰＦＭ及びＮ側出力ドライバＮＦＭのゲート電圧の調整を行うゲート電圧調整回路１２とを備えている。
ロースピード用正極側出力バッファ回路部４は、Ｐ側出力ドライバＰＬＰ、Ｎ側出力ドライバＮＬＰと、Ｐ側出力ドライバＰＬＰをドライブするロースピード用の正極Ｐチャネル側プリドライバＬＰＰと、Ｎ側出力ドライバＮＬＰをドライブするロースピード用の正極Ｎチャネル側プリドライバＬＰＮと、Ｐ側出力ドライバＰＬＰ及びＮ側出力ドライバＮＬＰのゲート電圧の調整を行うゲート電圧調整回路１３とを備えている。
ロースピード用負極側出力バッファ回路部５は、Ｐ側出力ドライバＰＬＭ、Ｎ側出力ドライバＮＬＭと、Ｐ側出力ドライバＰＬＭをドライブするロースピード用の負極Ｐチャネル側プリドライバＬＭＰと、Ｎ側出力ドライバＮＬＭをドライブするロースピード用の負極Ｎチャネル側プリドライバＬＭＮと、Ｐ側出力ドライバＰＬＭ及びＮ側出力ドライバＮＬＭのゲート電圧の調整を行うゲート電圧調整回路１４とを備えている。なお、正極Ｐチャネル側プリドライバＦＰＰ，ＬＰＰ、正極Ｎチャネル側プリドライバＦＰＮ，ＬＰＮ、負極Ｐチャネル側プリドライバＦＭＰ，ＬＭＰ及び負極Ｎチャネル側プリドライバＦＭＮ，ＬＭＮは駆動回路部を、ゲート電圧調整回路１１〜１４はバイアス電圧供給回路部をそれぞれなす。
フルスピード用正極側出力バッファ回路部２において、電源電圧ＶＤＤと接地電圧との間には、Ｐ側出力ドライバＰＦＰ及びＮ側出力ドライバＮＦＰが直列に接続されており、Ｐ側出力ドライバＰＦＰとＮ側出力ドライバＮＦＰとの接続部はＤＰ出力端子に接続されている。フルスピード用の正極Ｐチャネル側プリドライバＦＰＰ及びフルスピード用の正極Ｎチャネル側プリドライバＦＰＮの各入力端には入力信号ＩＮがそれぞれ入力されている。
フルスピード用の正極Ｐチャネル側プリドライバＦＰＰの出力端はＰ側出力ドライバＰＦＰのゲートに、フルスピード用の正極Ｎチャネル側プリドライバＦＰＮの出力端はＮ側出力ドライバＮＦＰのゲートにそれぞれ接続されている。また、フルスピード用の正極Ｐチャネル側プリドライバＦＰＰ及びフルスピード用の正極Ｎチャネル側プリドライバＦＰＮには、それぞれイネーブル信号ＦＳＥＮが入力されている。更に、Ｐ側出力ドライバＰＦＰ及びＮ側出力ドライバＮＦＰの各ゲート間にはゲート電圧調整回路１１が接続されている。
フルスピード用負極側出力バッファ回路部３において、電源電圧ＶＤＤと接地電圧との間には、Ｐ側出力ドライバＰＦＭ及びＮ側出力ドライバＮＦＭが直列に接続されており、Ｐ側出力ドライバＰＦＭとＮ側出力ドライバＮＦＭとの接続部はＤＭ出力端子に接続されている。フルスピード用の負極Ｐチャネル側プリドライバＦＭＰ及びフルスピード用の負極Ｎチャネル側プリドライバＦＭＮの各入力端には入力信号ＩＮの信号レベルをインバータ６で反転させた信号がそれぞれ入力されている。
フルスピード用の負極Ｐチャネル側プリドライバＦＭＰの出力端はＰ側出力ドライバＰＦＭのゲートに、フルスピード用の負極Ｎチャネル側プリドライバＦＭＮの出力端はＮ側出力ドライバＮＦＭのゲートにそれぞれ接続されている。また、フルスピード用の負極Ｐチャネル側プリドライバＦＭＰ及びフルスピード用の負極Ｎチャネル側プリドライバＦＭＮには、それぞれイネーブル信号ＦＳＥＮが入力されている。更に、Ｐ側出力ドライバＰＦＭ及びＮ側出力ドライバＮＦＭの各ゲート間にはゲート電圧調整回路１２が接続されている。
同様に、ロースピード用正極側出力バッファ回路部４において、電源電圧ＶＤＤと接地電圧との間には、Ｐ側出力ドライバＰＬＰ及びＮ側出力ドライバＮＬＰが直列に接続されており、Ｐ側出力ドライバＰＬＰとＮ側出力ドライバＮＬＰとの接続部はＤＰ出力端子に接続されている。ロースピード用の正極Ｐチャネル側プリドライバＬＰＰ及びロースピード用の正極Ｎチャネル側プリドライバＬＰＮの各入力端には入力信号ＩＮがそれぞれ入力されている。
ロースピード用の正極Ｐチャネル側プリドライバＬＰＰの出力端はＰ側出力ドライバＰＬＰのゲートに、ロースピード用の正極Ｎチャネル側プリドライバＬＰＮの出力端はＮ側出力ドライバＮＬＰのゲートにそれぞれ接続されている。また、ロースピード用の正極Ｐチャネル側プリドライバＬＰＰ及びロースピード用の正極Ｎチャネル側プリドライバＬＰＮには、それぞれイネーブル信号ＬＳＥＮが入力されている。更に、Ｐ側出力ドライバＰＬＰ及びＮ側出力ドライバＮＬＰの各ゲート間にはゲート電圧調整回路１３が接続されている。
ロースピード用負極側出力バッファ回路部５において、電源電圧ＶＤＤと接地電圧との間には、Ｐ側出力ドライバＰＬＭ及びＮ側出力ドライバＮＬＭが直列に接続されており、Ｐ側出力ドライバＰＬＭとＮ側出力ドライバＮＬＭとの接続部はＤＭ出力端子に接続されている。ロースピード用の負極Ｐチャネル側プリドライバＬＭＰ及びロースピード用の負極Ｎチャネル側プリドライバＬＭＮの各入力端には入力信号ＩＮの信号レベルをインバータ６で反転させた信号がそれぞれ入力されている。
ロースピード用の負極Ｐチャネル側プリドライバＬＭＰの出力端はＰ側出力ドライバＰＬＭのゲートに、ロースピード用の負極Ｎチャネル側プリドライバＬＭＮの出力端はＮ側出力ドライバＮＬＭのゲートにそれぞれ接続されている。また、ロースピード用の負極Ｐチャネル側プリドライバＬＭＰ及びロースピード用の負極Ｎチャネル側プリドライバＬＭＮには、それぞれイネーブル信号ＬＳＥＮが入力されている。更に、Ｐ側出力ドライバＰＬＭ及びＮ側出力ドライバＮＬＭの各ゲート間にはゲート電圧調整回路１４が接続されている。転送速度を決定するイネーブル信号ＦＳＥＮ及びＬＳＥＮによって選択されたプリドライバによって動作制御されるＰ側出力ドライバ及びＮ側出力ドライバにより、入力信号ＩＮに応じた信号が、１対のＤＰ出力端子及びＤＭ出力端子からそれぞれ出力される。
例えば、転送速度がフルスピードの場合は、フルスピード用の正極Ｐチャネル側プリドライバＦＰＰ、正極Ｎチャネル側プリドライバＦＰＮ、負極Ｐチャネル側プリドライバＦＭＰ及び負極Ｎチャネル側プリドライバＦＭＮがそれぞれ作動し、ロースピード用の正極Ｐチャネル側プリドライバＬＰＰ、正極Ｎチャネル側プリドライバＬＰＮ、負極Ｐチャネル側プリドライバＬＭＰ及び負極Ｎチャネル側プリドライバＬＭＮがそれぞれ動作を停止する。このため、入力信号ＩＮに応じた信号が、Ｐ側出力ドライバＰＦＰ及びＮ側出力ドライバＮＦＰの接続部からＤＰ出力端子に出力されると共にＰ側出力ドライバＰＦＭ及びＮ側出力ドライバＮＦＭの接続部からＤＭ出力端子に出力される。
また、転送速度がロースピードの場合は、ロースピード用の正極Ｐチャネル側プリドライバＬＰＰ、正極Ｎチャネル側プリドライバＬＰＮ、負極Ｐチャネル側プリドライバＬＭＰ及び負極Ｎチャネル側プリドライバＬＭＮがそれぞれ作動し、ハイスピード用の正極Ｐチャネル側プリドライバＦＰＰ、正極Ｎチャネル側プリドライバＦＰＮ、負極Ｐチャネル側プリドライバＦＭＰ及び負極Ｎチャネル側プリドライバＦＭＮがそれぞれ動作を停止する。このため、入力信号ＩＮに応じた信号が、Ｐ側出力ドライバＰＬＰ及びＮ側出力ドライバＮＬＰの接続部からＤＰ出力端子に出力されると共にＰ側出力ドライバＰＬＭ及びＮ側出力ドライバＮＬＭの接続部からＤＭ出力端子に出力される。
次に、ゲート電圧調整回路１１〜１４の回路例を図２に示す。なお、ゲート電圧調整回路１１〜１４は同じ回路構成であることから、図２では、ゲート電圧調整回路１１を例にして示している。
図２において、ゲート電圧調整回路１１は、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１及び抵抗Ｒａ，Ｒｂで構成されている。Ｐ側出力ドライバＰＦＰのゲートと接地電圧との間にはＮＭＯＳトランジスタＱＮ１と抵抗Ｒａが直列に接続されている。ＮＭＯＳトランジスタＱＮ１のゲートには、ＮＭＯＳトランジスタＱＮ１のスイッチング制御を行う制御信号ＰＣＴＬが入力されている。
図２において、ゲート電圧調整回路１１は、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１及び抵抗Ｒａ，Ｒｂで構成されている。Ｐ側出力ドライバＰＦＰのゲートと接地電圧との間にはＮＭＯＳトランジスタＱＮ１と抵抗Ｒａが直列に接続されている。ＮＭＯＳトランジスタＱＮ１のゲートには、ＮＭＯＳトランジスタＱＮ１のスイッチング制御を行う制御信号ＰＣＴＬが入力されている。
また、電源電圧ＶＤＤとＮ側出力ドライバＮＦＰとの間には抵抗ＲｂとＰＭＯＳトランジスタＱＰ１が直列に接続されている。ＰＭＯＳトランジスタＱＰ１のゲートには、ＰＭＯＳトランジスタＱＰ１のスイッチング制御を行う制御信号ＮＣＴＬが入力されている。
このような構成において、ＤＰ出力端子に出力する信号の立ち上がり速度は、Ｐ側出力ドライバＰＦＰのゲート電圧を制御することで変えることができ、ＤＰ出力端子に出力する信号の立ち下がり速度は、Ｎ側出力ドライバＮＦＰのゲート電圧を制御することで変えることができる。Ｐ側出力ドライバＰＦＰのゲートは、オン抵抗の小さいＮＭＯＳトランジスタＱＮ１と抵抗Ｒａとの直列回路を介して接地電圧に接続されている。
このような構成において、ＤＰ出力端子に出力する信号の立ち上がり速度は、Ｐ側出力ドライバＰＦＰのゲート電圧を制御することで変えることができ、ＤＰ出力端子に出力する信号の立ち下がり速度は、Ｎ側出力ドライバＮＦＰのゲート電圧を制御することで変えることができる。Ｐ側出力ドライバＰＦＰのゲートは、オン抵抗の小さいＮＭＯＳトランジスタＱＮ１と抵抗Ｒａとの直列回路を介して接地電圧に接続されている。
ＮＭＯＳトランジスタＱＮ１がオフしているときは、Ｐ側出力ドライバＰＦＰに対してはゲート電圧調整回路１１がない状態であり、制御信号ＰＣＴＬによってＮＭＯＳトランジスタＱＮ１がオンすると、Ｐ側出力ドライバＰＦＰのゲートは抵抗Ｒａを介して接地電圧に接続された状態になる。このため、Ｐ側出力ドライバＰＦＰのゲート電圧は低下し、Ｐ側出力ドライバＰＦＰはオンしやすい状態になることから、ＤＰ出力端子に出力する信号の立ち上がり速度を速くすることができる。
また、Ｎ側出力ドライバＮＦＰのゲートは、オン抵抗の小さいＰＭＯＳトランジスタＱＰ１と抵抗Ｒｂとの直列回路を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＱＰ１がオフしているときは、Ｎ側出力ドライバＮＦＰに対してはゲート電圧調整回路１１がない状態であり、制御信号ＰＣＴＬによってＰＭＯＳトランジスタＱＰ１がオンすると、Ｎ側出力ドライバＮＦＰのゲートは抵抗Ｒｂを介して電源電圧ＶＤＤに接続された状態になる。このため、Ｎ側出力ドライバＮＦＰのゲート電圧は上昇し、Ｎ側出力ドライバＮＦＰはオンしやすい状態になることから、ＤＰ出力端子に出力する信号の立ち下がり速度を速くすることができる。
このように、Ｐ側出力ドライバＰＦＰ及びＮ側出力ドライバＮＦＰの両方に対して作動するゲート電圧調整回路１１を設けたことから、ＤＰ出力端子から出力される信号に対して、立ち上がり及び立ち下がりのスルーレートを同時に変更することができるため、スルーレートの微調整が可能になる。例えば、図３ではＤＰ出力端子の波形例を示しており、（ａ）はＤＰ出力端子にプルアップ抵抗が接続された場合にゲート電圧調整回路１１によってスルーレートが調整された場合の波形を示し、（ｂ）はＤＰ出力端子にプルアップ抵抗が接続された場合の従来の波形を示し、（ｃ）はＤＰ出力端子にプルアップ抵抗が接続されなかった場合の波形を示している。
図３で示すように、データ転送時にＤＰ出力端子がプルアップされる等の外的要因によりスルーレートが変化しても、マッチング等の規格から外れないようスルーレートを補正することができる。なお、ゲート電圧調整回路１２〜１４においてもゲート電圧調整回路１１と同様であるのでその説明を省略する。
また、正極側と負極側の各出力バッファ回路部にそれぞれこのようなゲート電圧調整回路を設けることにより、前述した差動出力の規格である「マッチング」や、「クロスオーバーボルテージ」に対する調整も可能になる。
また、正極側と負極側の各出力バッファ回路部にそれぞれこのようなゲート電圧調整回路を設けることにより、前述した差動出力の規格である「マッチング」や、「クロスオーバーボルテージ」に対する調整も可能になる。
図４は、図２の抵抗Ｒａ及びＲｂの内部構成例を示した図である。
図４において、図２の抵抗Ｒａは、直列に接続された複数の抵抗と該各抵抗に対応して並列に接続された各ヒューズで構成されており、例えば３つの抵抗Ｒａ１〜Ｒａ３と、各抵抗Ｒａ１〜Ｒａ３に対応して並列に接続されたヒューズＨａ１〜Ｈａ３とで構成されている。同様に図２の抵抗Ｒｂは、直列に接続された複数の抵抗と該各抵抗に対応して並列に接続された各ヒューズで構成されており、例えば３つの抵抗Ｒｂ１〜Ｒｂ３と、各抵抗Ｒｂ１〜Ｒｂ３に対応して並列に接続されたヒューズＨｂ１〜Ｈｂ３とで構成されている。
図４において、図２の抵抗Ｒａは、直列に接続された複数の抵抗と該各抵抗に対応して並列に接続された各ヒューズで構成されており、例えば３つの抵抗Ｒａ１〜Ｒａ３と、各抵抗Ｒａ１〜Ｒａ３に対応して並列に接続されたヒューズＨａ１〜Ｈａ３とで構成されている。同様に図２の抵抗Ｒｂは、直列に接続された複数の抵抗と該各抵抗に対応して並列に接続された各ヒューズで構成されており、例えば３つの抵抗Ｒｂ１〜Ｒｂ３と、各抵抗Ｒｂ１〜Ｒｂ３に対応して並列に接続されたヒューズＨｂ１〜Ｈｂ３とで構成されている。
通常は、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１はオフしている。ただし、フルスピード又はロースピード時に、正極側若しくは負極側のどちらかがプルアップされるか、又はＤＰ出力端子に外付けされた素子等の外的要因の影響で、図６（ｂ）のようにスルーレートが変わってしまい、データ転送に対して不具合が生じる可能性がある場合、あらかじめシミュレーション等で予測しておいたトリミングテーブルに基づいて、ヒューズＨａ１〜Ｈａ３，Ｈｂ１〜Ｈｂ３に対して任意にトリミングを施しておく。
このようにすることにより、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１がオンすることで、Ｐ側出力ドライバＰＦＰのゲートは接地電圧に、Ｎ側出力ドライバＮＦＰのゲートは電源電圧ＶＤＤに、あらかじめトリミングして決めておいた抵抗値を介してそれぞれ接続される。このため、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１の各ゲート電圧を変えることができ、所望のスルーレートに変更することができる。
図５は、図２の抵抗Ｒａ及びＲｂの他の内部構成例を示した図である。なお、図５では、図４と同じもの又は同様のものは同じ符号で示している。
図５において、図２の抵抗Ｒａは、直列に接続された複数の抵抗と該各抵抗に対応して設けられた各スイッチングトランジスタで構成されており、例えば３つの抵抗Ｒａ１〜Ｒａ３と、各抵抗Ｒａ１〜Ｒａ３に対応して設けられたＮＭＯＳトランジスタＱａ１〜Ｑａ３とで構成されている。同様に図２の抵抗Ｒｂは、直列に接続された複数の抵抗と該各抵抗に対応して設けられた各スイッチングトランジスタで構成されており、例えば３つの抵抗Ｒｂ１〜Ｒｂ３と、各抵抗Ｒｂ１〜Ｒｂ３に対応して設けられたＰＭＯＳトランジスタＱｂ１〜Ｑｂ３とで構成されている。
図５において、図２の抵抗Ｒａは、直列に接続された複数の抵抗と該各抵抗に対応して設けられた各スイッチングトランジスタで構成されており、例えば３つの抵抗Ｒａ１〜Ｒａ３と、各抵抗Ｒａ１〜Ｒａ３に対応して設けられたＮＭＯＳトランジスタＱａ１〜Ｑａ３とで構成されている。同様に図２の抵抗Ｒｂは、直列に接続された複数の抵抗と該各抵抗に対応して設けられた各スイッチングトランジスタで構成されており、例えば３つの抵抗Ｒｂ１〜Ｒｂ３と、各抵抗Ｒｂ１〜Ｒｂ３に対応して設けられたＰＭＯＳトランジスタＱｂ１〜Ｑｂ３とで構成されている。
ＮＭＯＳトランジスタＱＮ１のソースと接地電圧との間には、抵抗Ｒａ１〜Ｒａ３及びＮＭＯＳトランジスタＱａ３が直列に接続されている。また、抵抗Ｒａ１とＲａ２の接続部と接地電圧との間にはＮＭＯＳトランジスタＱａ１が、抵抗Ｒａ２とＲａ３の接続部と接地電圧との間にはＮＭＯＳトランジスタＱａ２がそれぞれ接続されている。ＮＭＯＳトランジスタＱａ１〜Ｑａ３の各ゲートには、制御信号ＳＥＬＰ１〜ＳＥＬＰ３が対応して外部から入力されている。電源電圧ＶＤＤとＰＭＯＳトランジスタＱＰ１のソースとの間には、ＰＭＯＳトランジスタＱｂ３及び抵抗Ｒｂ１〜Ｒｂ３が直列に接続されている。また、電源電圧ＶＤＤと抵抗Ｒｂ１とＲｂ２の接続部との間にはＰＭＯＳトランジスタＱｂ１が、電源電圧ＶＤＤと抵抗Ｒｂ２とＲｂ３の接続部との間にはＰＭＯＳトランジスタＱｂ２がそれぞれ接続されている。ＰＭＯＳトランジスタＱｂ１〜Ｑｂ３の各ゲートには、制御信号ＳＥＬＮ１〜ＳＥＬＮ３が対応して外部から入力されている。
通常は、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１はオフしている。ただし、フルスピード又はロースピード時に、正極側若しくは負極側のどちらかがプルアップされるか、又はＤＰ出力端子に外付けされた素子等の外的要因の影響で、図６（ｂ）のようにスルーレートが変わってしまい、データ転送に対して不具合が生じる可能性がある。このような場合、ＮＭＯＳトランジスタＱＮ１をオンさせると同時にＮＭＯＳトランジスタＱａ１〜Ｑａ３のいずれか１つを選択してオンさせることにより、Ｐ側出力ドライバＰＦＰのゲートは、ＮＭＯＳトランジスタＱａ１〜Ｑａ３のいずれか１つをオンさせて選択した抵抗値を介して接地電圧に接続される。したがって、Ｐ側出力ドライバＰＦＰのゲート電圧は低下してＰ側出力ドライバＰＦＰはオンしやすくなり、ＤＰ出力端子に出力する信号の立ち上がりスルーレートを所望の値にリアルタイムに変更することができる。
同様に、ＰＭＯＳトランジスタＱＰ１をオンさせると同時にＰＭＯＳトランジスタＱｂ１〜Ｑｂ３のいずれか１つを選択してオンさせることにより、Ｎ側出力ドライバＮＦＰのゲートは、ＰＭＯＳトランジスタＱｂ１〜Ｑｂ３のいずれか１つをオンさせて選択した抵抗値を介して電源電圧ＶＤＤに接続される。したがって、Ｎ側出力ドライバＮＦＰのゲート電圧は上昇してＮ側出力ドライバＮＦＰはオンしやすくなり、ＤＰ出力端子に出力する信号の立ち下がりスルーレートを所望の値にリアルタイムに変更することができる。
なお、図４及び図５においても、ゲート電圧調整回路１１を例にして示したが、ゲート電圧調整回路１２〜１４の場合は、それぞれゲート電圧調整回路１１と同様であるのでその説明を省略する。
なお、図４及び図５においても、ゲート電圧調整回路１１を例にして示したが、ゲート電圧調整回路１２〜１４の場合は、それぞれゲート電圧調整回路１１と同様であるのでその説明を省略する。
１ 差動出力バッファ回路
２ フルスピード用正極側出力バッファ回路部
３ フルスピード用負極側出力バッファ回路部
４ ロースピード用正極側出力バッファ回路部
５ ロースピード用負極側出力バッファ回路部
６ インバータ
１１〜１４ ゲート電圧調整回路
ＰＦＰ，ＰＦＭ，ＰＬＰ，ＰＬＭ Ｐ側出力ドライバ
ＮＦＰ，ＮＦＭ，ＮＬＰ，ＮＬＭ Ｎ側出力ドライバ
ＱＮ１，Ｑａ１〜Ｑａ３ ＮＭＯＳトランジスタ
ＱＰ１，Ｑｂ１〜Ｑｂ３ ＰＭＯＳトランジスタ
Ｒａ，Ｒｂ，Ｒａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３ 抵抗
Ｈａ１〜Ｈａ３，Ｈｂ１〜Ｈｂ３ ヒューズ
２ フルスピード用正極側出力バッファ回路部
３ フルスピード用負極側出力バッファ回路部
４ ロースピード用正極側出力バッファ回路部
５ ロースピード用負極側出力バッファ回路部
６ インバータ
１１〜１４ ゲート電圧調整回路
ＰＦＰ，ＰＦＭ，ＰＬＰ，ＰＬＭ Ｐ側出力ドライバ
ＮＦＰ，ＮＦＭ，ＮＬＰ，ＮＬＭ Ｎ側出力ドライバ
ＱＮ１，Ｑａ１〜Ｑａ３ ＮＭＯＳトランジスタ
ＱＰ１，Ｑｂ１〜Ｑｂ３ ＰＭＯＳトランジスタ
Ｒａ，Ｒｂ，Ｒａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３ 抵抗
Ｈａ１〜Ｈａ３，Ｈｂ１〜Ｈｂ３ ヒューズ
Claims (4)
- 入力信号から、相反する信号レベルをなす正極側及び負極側の１対の信号を対応して生成し、対応するＤＰ出力端子及びＤＭ出力端子に出力する正極側出力バッファ回路部及び負極側出力バッファ回路部を備えた、前記入力信号から１対の差動信号を生成して出力する差動出力バッファ回路において、
前記正極側出力バッファ回路部及び負極側出力バッファ回路部は、
ハイレベルの信号を出力する際に対応する出力端子に電流を供給するＰ側出力ドライバと、
ローレベルの信号を出力する際に対応する出力端子から電流を吸い込むＮ側出力ドライバと、
入力信号に応じた前記Ｐ側出力ドライバ及びＮ側出力ドライバに対する駆動信号をそれぞれ生成して出力する駆動回路部と、
前記Ｐ側出力ドライバ又はＮ側出力ドライバのいずれかがオンする際、該オンする出力ドライバの制御電極に、設定されたバイアス電圧を供給するバイアス電圧供給回路部と、
をそれぞれ備え、
前記バイアス電圧供給回路部は、複数の抵抗の接続を変えることにより、前記バイアス電圧が設定されることを特徴とする差動出力バッファ回路。 - 前記バイアス電圧供給回路部は、
前記Ｐ側出力ドライバがオンする際に、制御電極に入力される制御信号によってオンする第１のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第１のスイッチ回路を介して接続された第１の抵抗回路と、
前記Ｎ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第２のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第２のスイッチ回路を介して接続された第２の抵抗回路と、
を備え、
前記第１及び第２の各抵抗回路は、複数の抵抗の接続をトリミング素子の切断によって変えることにより合成抵抗値がそれぞれ設定されることを特徴とする請求項１記載の差動出力バッファ回路。 - 前記バイアス電圧供給回路部は、
前記Ｐ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第１のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第１のスイッチ回路を介して接続された第１の抵抗回路と、
前記Ｎ側出力ドライバがオンする際に制御電極に入力される制御信号によってオンする第２のスイッチ回路と、
前記Ｐ側出力ドライバをオンさせる所定の電圧とＰ側出力ドライバの制御電極との間に該第２のスイッチ回路を介して接続された第２の抵抗回路と、
を備え、
前記第１及び第２の各抵抗回路は、複数の抵抗の接続を、入力された制御信号によってスイッチングするスイッチのスイッチング制御を行って変えることにより抵抗値がそれぞれ設定されることを特徴とする請求項１記載の差動出力バッファ回路。 - 入力信号から、相反する信号レベルをなす正極側及び負極側の１対の信号を対応して生成し、対応するＤＰ出力端子及びＤＭ出力端子に出力する正極側出力バッファ回路部及び負極側出力バッファ回路部を備えた、前記入力信号から１対の差動信号を生成して出力する差動出力バッファ回路を有する半導体装置において、
前記正極側出力バッファ回路部及び負極側出力バッファ回路部は、
ハイレベルの信号を出力する際に対応する出力端子に電流を供給するＰ側出力ドライバと、
ローレベルの信号を出力する際に対応する出力端子から電流を吸い込むＮ側出力ドライバと、
入力信号に応じた前記Ｐ側出力ドライバ及びＮ側出力ドライバに対する駆動信号をそれぞれ生成して出力する駆動回路部と、
前記Ｐ側出力ドライバ又はＮ側出力ドライバのいずれかがオンする際、該オンする出力ドライバの制御電極に、設定されたバイアス電圧を供給するバイアス電圧供給回路部と、
をそれぞれ備え、
前記バイアス電圧供給回路部は、複数の抵抗の接続を変えることにより、前記バイアス電圧が設定されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003427597A JP2005191677A (ja) | 2003-12-24 | 2003-12-24 | 差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置 |
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| JP2003427597A Pending JP2005191677A (ja) | 2003-12-24 | 2003-12-24 | 差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081923A (ja) * | 2005-09-15 | 2007-03-29 | Oki Electric Ind Co Ltd | 差動出力回路 |
| JP2007173766A (ja) * | 2005-11-25 | 2007-07-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007273980A (ja) * | 2005-11-25 | 2007-10-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US8159273B2 (en) | 2008-10-24 | 2012-04-17 | Fujitsu Semiconductor Limited | Transmission circuit |
| CN108075322A (zh) * | 2016-11-11 | 2018-05-25 | 泰科电子(上海)有限公司 | 智能连接器 |
| CN111740679A (zh) * | 2019-02-06 | 2020-10-02 | 通用汽车环球科技运作有限责任公司 | 动态栅极驱动系统及控制方法 |
-
2003
- 2003-12-24 JP JP2003427597A patent/JP2005191677A/ja active Pending
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|---|---|---|---|---|
| JP2007081923A (ja) * | 2005-09-15 | 2007-03-29 | Oki Electric Ind Co Ltd | 差動出力回路 |
| JP2007173766A (ja) * | 2005-11-25 | 2007-07-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007273980A (ja) * | 2005-11-25 | 2007-10-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US8159273B2 (en) | 2008-10-24 | 2012-04-17 | Fujitsu Semiconductor Limited | Transmission circuit |
| CN108075322A (zh) * | 2016-11-11 | 2018-05-25 | 泰科电子(上海)有限公司 | 智能连接器 |
| CN108075322B (zh) * | 2016-11-11 | 2019-10-29 | 泰科电子(上海)有限公司 | 智能连接器 |
| CN111740679A (zh) * | 2019-02-06 | 2020-10-02 | 通用汽车环球科技运作有限责任公司 | 动态栅极驱动系统及控制方法 |
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