JP2005026890A - インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置 - Google Patents
インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置 Download PDFInfo
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Abstract
【課題】ノイズによる誤動作を防止可能なインピーダンス調整回路を提供する。
【解決手段】外部抵抗Ｒ２０と、外部抵抗の一端の電位と所定電圧とを比較するコンパレータ２３と、コンパレータ２３の出力に応じてカウント値が変化し、カウント値に応じた制御信号を出力するカウンタ２５と、制御信号に応じて抵抗値が変化するＮＭＯＳアレイ２６を備え、ＮＭＯＳアレイ２６と外部抵抗Ｒ２０の一端とが接続されている。また、ＮＭＯＳ用コンパレータ２３の出力を３回以上検出し、これら検出した信号の多数決論理で決まる信号をカウンタに出力するＮＭＯＳ用調停回路２４を備えている。
【選択図】 図３
【解決手段】外部抵抗Ｒ２０と、外部抵抗の一端の電位と所定電圧とを比較するコンパレータ２３と、コンパレータ２３の出力に応じてカウント値が変化し、カウント値に応じた制御信号を出力するカウンタ２５と、制御信号に応じて抵抗値が変化するＮＭＯＳアレイ２６を備え、ＮＭＯＳアレイ２６と外部抵抗Ｒ２０の一端とが接続されている。また、ＮＭＯＳ用コンパレータ２３の出力を３回以上検出し、これら検出した信号の多数決論理で決まる信号をカウンタに出力するＮＭＯＳ用調停回路２４を備えている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に、出力インピーダンス、入力インピーダンス等を調整可能なインピーダンス調整回路及びインピーダンス調整方法、及び、このインピーダンス調整回路を備える半導体装置に関する。
【０００２】
【従来の技術】
高速なインタフェースにおいては、送信回路、受信回路、ＬＳＩ間の伝送線路共に分布定数回路としての取り扱いが要求されると共に、インピーダンス整合を行うことが不可欠である。なぜならば、伝送線路のインピーダンスと負荷のインピーダンスとの不整合は反射波を生じさせ、反射波は、入力バッファの誤動作を生じさせるからである。従って、従来、高速にインタフェースを行う出力バッファ回路は、例えば、出力バッファの出力側であってＬＳＩ内部に抵抗を内蔵したりＬＳＩ外部に抵抗を接続していた。
【０００３】
インピーダンス整合のために抵抗をＬＳＩ内に内蔵したり外付けする方式では、温度変動、電源電圧の変動、プロセスの変動による影響を受けにくい抵抗素子による抵抗値の割合を大きくする必要があり、ドライブ用のＭＯＳトランジスタの抵抗を比較的小さくするために、そのサイズを大きくする必要があった。しかし、ＭＯＳトランジスタのサイズを大きくすると、ＬＳＩ内部領域の収容性の悪化や、貫通電流の増加、ノイズの増加、消費電力の増加等により、ＬＳＩの性能悪化が問題となる。
【０００４】
この様な悪影響を改善するために、近時のＬＳＩは、インピーダンス調整回路を内蔵している。このインピーダンス調整回路による調整方法としては、精度の良い外部抵抗素子に出力バッファの出力インピーダンスを合わせる方法が主流である。
【０００５】
例えば、出力バッファと同一構成の一または複数のＭＯＳトランジスタを有するトランジスタ群（ダミーバッファ回路）のインピーダンスを、コンパレータ及びカウンタを用いることにより調整する構成が、特許文献に開示されている（例えば、特許文献１、２、３、４及び５参照）。
【０００６】
また、出力バッファから出力される信号のインピーダンスを測定することによって、インピーダンスを調整する構成が特許文献に開示されている（例えば、特許文献６参照）。また、出力バッファからの出力信号が伝送されるダミー伝送線を設けて、送信された先でのインピーダンス変化も考慮してインピーダンス調整を行う構成が特許文献に開示されている（例えば、特許文献７参照）。また、動作中にＬＳＩ内部の温度が上昇し抵抗値が変動することに対応して一定時間経過後に再度インピーダンス調整を行うために、タイマ回路、論理活性化回路、及びインピーダンス変動検知回路を備える構成が特許文献に開示されている（例えば、特許文献８参照）。
【０００７】
また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ系の両方のインピーダンス調整回路に接続する外部抵抗端子を共通して用いることによって、収容性、ノイズ、消費電力などの改善を図った構成も特許文献に開示されている（例えば、特許文献９参照）。
【０００８】
【特許文献１】
特開２００１−９４０４８号公報
【特許文献２】
特開２０００−１８３７１７号公報
【特許文献３】
特開平８−３２１７６９号公報
【特許文献４】
特開平８−３２４３５号公報
【特許文献５】
特開平１１−５５１０６号公報
【特許文献６】
特開２００１−２１７７０５号公報
【特許文献７】
特開平１１−１７５１８号公報
【特許文献８】
特開２００１−１６８７０４号公報
【特許文献９】
特開２００１−９４４０９号公報
【０００９】
【発明が解決しようとする課題】
インタフェースのさらなる高速化により、ＬＳＩ間を接続する出力バッファで、インピーダンス調整回路のさらなる精度が要求されている。このため、調整したインピーダンスのバラツキを低減させて、外部抵抗の大きさに正確に一致させる必要がある。従って、例えば、検出部（比較器）における検出精度が要求されてきている。
【００１０】
しかしながら、インピーダンス調整回路はＬＳＩ内に配置されるため、この回路自身が発生するノイズ（電源ノイズ等）、及び、周りの回路から受けるノイズで誤動作してしまう虞がある。すなわち、検出精度をさらに上げるためには、これらのノイズによる誤動作をなくすことが重要となる。
【００１１】
例えば、上述した要求される検出精度は、電源電圧が１Ｖの時に、比較回路による電位検出精度は数ｍＶ程度である。しかしながら、ＬＳＩ内のノイズは数十ｍＶ程度有るので、比較回路による検出信号にノイズが乗ると誤動作してしまう。
【００１２】
この点において、上述した従来技術を考慮すると、概して検出部の検出精度を高める目的の構成であり、したがって、ノイズによる誤動作を減少させることを主眼とした構成は提案されておらず、また、ノイズによる誤動作の影響を減少可能な構成も提案されていない。
【００１３】
本発明はこのような従来の問題点に鑑みてなされたものであり、本発明の目的は、ノイズによる誤動作を防止可能なインピーダンス調整回路を提供することにある。
また、具体的には、ノイズが混入してもノイズの影響を排除することが出来るインピーダンス調整回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的を達成するため、本発明のインピーダンス調整回路は、
アレイ回路の動作をシミュレートし、シミュレート結果に従って該アレイ回路のインピーダンスを調整するインピーダンス調整回路であって、
前記シミュレートを異なったタイミングで複数回実行し、複数回のシミュレート結果の多数決論理に従って前記アレイ回路のインピーダンスを調整する、
ことを特徴とする。
【００１５】
前記アレイ回路は、例えば、トランジスタアレイから構成され、
前記インピーダンス調整回路は、前記アレイ回路の動作をシミュレートする調整用アレイ回路と、前記調整用アレイ回路のシミュレートの結果を異なったタイミングでサンプリングする複数のサンプリング手段と、前記複数のサンプリング手段の出力の多数決論理に従って、前記調整用アレイ回路の動作を制御すると共に、前記アレイ回路を構成するトランジスタのオン・オフを制御する調整手段と、を備える。
【００１６】
また、本発明の第１の観点にかかるインピーダンス調整回路を備える半導体装置は、
複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、前記信号ラインの電圧と第２の電圧とを比較する比較回路と、前記比較回路の出力を異なったタイミングでサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた複数のタイミングでの前記比較回路の出力を、多数決論理に従って調停して出力する多数決回路と、前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、を備えるインピーダンス調整回路と、
を備える、ことを特徴とする。
【００１７】
このような構成によれば、インピーダンス調整回路内でノイズ（電源ノイズ等）が発生、また、周りの回路からノイズを受け誤判定・誤測定が発生しても、異なったタイミングでサンプリングした比較回路の出力を多数決論理により処理して最終的な調整を行う。従って、誤信号・誤測定は排除され正しい出力が得られ易い。その結果、インピーダンス調整を適切に行うことが出来る。
【００１８】
また、本発明の第２の観点にかかるインピーダンス調整回路を備える半導体装置は、
複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、前記信号ラインの電圧と第２の電圧とを比較する比較回路と、前記比較回路の出力を複数のタイミング信号に応答してサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた前記比較回路の複数の出力を、多数決論理に従って調停して出力する多数決回路と、前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、前記調の整対象インピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、を備えるインピーダンス調整回路と、
を備える、ことを特徴とする。
【００１９】
このような構成によれば、インピーダンス調整回路内でノイズ（電源ノイズ等）が発生、また、周りの回路からノイズにより、いずれかのタイミング信号でのサンプリングに誤判定や誤測定が発生しても、他のタイミング信号でのサンプリングでの正常な判定や測定により、誤信号・誤測定は排除され正しい出力が得られ易い。その結果、インピーダンス調整を適切に行うことが出来る。
【００２０】
本発明のインピーダンス調整回路は、
複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、
一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、
前記信号ラインの電圧と第２の電圧とを比較する比較回路と、
前記比較回路の出力を異なったタイミングでサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた複数のタイミングでの前記比較回路の出力を、多数決論理に従って調停して出力する多数決回路と、
前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、
調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、
を備える。
【００２１】
また、本発明のインピーダンス調整方法は、
複数のトランジスタから構成されたインピーダンス回路のインピーダンスを調整するインピーダンス調整方法であって、
調整用の基準インピーダンスと複数のトランジスタから構成される調整用インピーダンス回路とから構成される分圧回路の出力電圧と所定の基準電圧とを比較して、比較結果を出力し、
前記比較結果を異なったタイミングでサンプリングし、
サンプリングした複数のタイミングでの比較結果を、多数決論理に従って調停して出力し、
調停結果に従って、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する、
ことを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態に係るインピーダンス調整回路を図面を参照して説明する。
まず、インピーダンス調整回路を含む半導体集積回路の全体構成について、図１を参照して説明する。
【００２３】
図１に示すように、半導体装置（以後、ＬＳＩと称する。）１０は、内部回路１１と，出力回路１２と，インピーダンス調整回路１３と、を備えている。
【００２４】
内部回路１１は、様々な信号処理を行い、ＬＳＩ１０の外部に出力すべき信号Ｄｉｎを出力する。信号Ｄｉｎは、ハイレベルとローレベルを有する二値信号である。
【００２５】
出力回路１２は、内部回路１１の出力信号Ｄｉｎを、そのダイナミックレンジと電流駆動能力を拡大してＤｏｕｔとして出力する。この信号Ｄｏｕｔは、ＬＳＩ１０の出力ターミナル１４を介して外部に出力される。
【００２６】
本発明のポイントであるインピーダンス調整回路１３は、出力回路１２の出力インピーダンスを調整するために設けられている。
【００２７】
出力回路１２の構成例について、図２を参照して説明する。
図示するように、出力回路１２は、信号Ｄｏｕｔを出力する出力ラインＯＬの電圧を接地電圧レベルにプルダウンするためのプルダウン回路ＰＤと、電源電圧ＶＤＤレベルにプルアップするプルアップ回路ＰＵとから構成されている。出力回路１２のプルダウン回路ＰＤ及びプルアップ回路ＰＵは、インピーダンス調整対象の回路であって、トランジスタアレイで形成されたアレイ回路又はインピーダンス回路とも称する。
【００２８】
プルダウン回路ＰＤは、ＮＭＯＳトランジスタＮ１〜Ｎ５とアンドゲートＡＮＤ１〜ＡＮＤ４と、から構成されている。
【００２９】
ＮＭＯＳトランジスタＮ１〜Ｎ５は、それぞれ、そのドレインが出力ラインＯＬに接続され、ソースが接地されている。
ＮＭＯＳトランジスタＮ１〜Ｎ４のソース−ドレイン間のオン抵抗は、重み付けされており、ＮＭＯＳトランジスタＮ１のオン抵抗をＲｎ１、コンダクタンスをＣｎ１、とすると、ＮＭＯＳトランジスタＮ２のオン抵抗は２・Ｒｎ１、コンダクタンスはＣｎ１／２、ＮＭＯＳトランジスタＮ３のオン抵抗は４・Ｒｎ１、コンダクタンスはＣｎ１／４、ＮＭＯＳトランジスタＮ４のオン抵抗は８・Ｒｎ１、コンダクタンスはＣｎ１／８、の関係にある。また、ＮＭＯＳトランジスタＮ５のオン抵抗とコンダクタンスは、例えば、ＮＭＯＳトランジスタＮ１とＮ５との並列回路のインピーダンスが出力回路１２の目的とする出力インピーダンスに一致するように、適宜設定される。
【００３０】
ＡＮＤ１〜ＡＮＤ４の一方の入力端子はデータ入力端子に接続され、内部回路１１からのデータＤｉｎが入力される。また、ＡＮＤ１〜ＡＮＤ４の他方の入力端子には、インピーダンス調整回路１３からの、４ビットのバイナリ制御信号の各ビットＮＣＢ１（ＬＳＢ）〜ＮＣＢ４（ＭＳＢ）がそれぞれ１対１で入力される。
【００３１】
ＡＮＤ１〜ＡＮＤ４の出力端子は、それぞれＮＭＯＳ用トランジスタＮ１〜Ｎ４のゲートに接続されている。ＮＭＯＳ用トランジスタＮ５のゲートには、データＤｉｎが直接供給される。
【００３２】
ＮＭＯＳ用トランジスタＮ１〜Ｎ５は、基本的に、入力信号がハイ（Ｈ）レベルの時にオンして、信号ラインの電圧を接地レベルにプルダウンし、入力信号がロー（Ｌ）レベルの時にオフする。但し、インピーダンス調整回路１３から供給されるバイナリ制御信号ＮＣＢ１〜ＮＣＢ４の値に応じて、アンドゲートＡＮＤ１〜ＡＮＤ４が開閉するため、このバイナリ制御信号ＮＣＢ１〜ＮＣＢ４によって、オン可能なＮＭＯＳトランジスタＮ１〜Ｎ５の組合せが定まる。後述するように、オンしたＮＭＯＳトランジスタＮ１〜Ｎ５の合成抵抗が、インピーダンス調整用の高精度外部抵抗（基準抵抗）Ｒ２０（図３）の抵抗値に一致するようにバイナリ制御信号ＮＣＢ１〜ＮＣＢ４は設定されている。
【００３３】
プルアップ回路ＰＵは、ＰＭＯＳトランジスタＰ１〜Ｐ５と、ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４と、から構成されている。
【００３４】
ＮＡＮＤ１〜ＮＡＮＤ４の反転入力端子はデータ入力端子に接続され、内部回路１１からのデータＤｉｎが入力される。また、ＮＡＮＤ１〜ＮＡＮＤ４の正転入力端子には、インピーダンス調整回路１３からの、４ビットのバイナリ制御信号の各ビットＰＣＢ１（ＬＳＢ）〜ＰＣＢ４（ＭＳＢ）がそれぞれ１対１で入力される。
【００３５】
ＰＭＯＳトランジスタＰ１〜Ｐ５は、それぞれ、そのドレインが出力ラインＯＬに接続され、ソースが電源電圧ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰ１〜Ｐ４のソース−ドレイン間のオン抵抗は、重み付けされており、ＰＭＯＳトランジスタＰ１のオン抵抗をＲｐ１、コンダクタンスをＣｐ１、とすると、ＰＭＯＳトランジスタＰ２のオン抵抗は２・Ｒｐ１、コンダクタンスはＣｐ１／２、ＰＭＯＳトランジスタＰ３のオン抵抗は４・Ｒｐ１、コンダクタンスはＣｐ１／４、ＰＭＯＳトランジスタＰ４のオン抵抗は８・Ｒｐ１、コンダクタンスはＣｐ１／８、の関係にある。また、ＰＭＯＳトランジスタＰ５のオン抵抗とコンダクタンスは、例えば、ＰＭＯＳトランジスタＰ１とＰ５との並列回路のインピーダンスが出力回路１２の目的とする出力インピーダンスに一致するように、適宜設定される。
ＮＡＮＤ１〜ＮＡＮＤ４の出力端子は、それぞれＰＭＯＳ用トランジスタＰ１〜Ｐ４のゲートに接続されている。ＰＭＯＳ用トランジスタＰ５のゲートには、データＤｉｎが直接供給される。
【００３６】
ＰＭＯＳ用トランジスタＰ１〜Ｐ５は、基本的に、入力信号がロー（Ｌ）レベルの時にオンして、信号ラインの電圧を電源電圧ＶＤＤにプルアップし、入力信号がハイ（Ｈ）レベルの時にオフする。但し、インピーダンス調整回路１３から供給されるバイナリ制御信号ＰＣＢ１（ＬＳＢ）〜ＰＣＢ４（ＭＳＢ）の値に応じて、ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４が開閉するため、このバイナリ制御信号によって、オン可能なＰＭＯＳトランジスタＰ１〜Ｐ５の組合せが定まる。後述するように、オンしたＰＭＯＳトランジスタＰ１〜Ｐ５の合成抵抗が、インピーダンス調整用の高精度外部抵抗Ｒ３０（図３）の抵抗値に一致するようにバイナリ制御信号ＰＣＢ１〜ＰＣＢ４は設定されている。
【００３７】
次に、出力インピーダンス調整回路１３の構成について、図３を参照して説明する。図３に示すように、インピーダンス調整回路１３は、ＮＭＯＳ用インピーダンス調整回路２１と、ＰＭＯＳ用インピーダンス調整回路３１と、を備えている。
【００３８】
図３に示すように、ＮＭＯＳ用インピーダンス調整回路２１は、外部抵抗接続端子２２、ＮＭＯＳ用比較回路（コンパレータ）２３、ＮＭＯＳ用調停回路２４、カウンタ２５、ＮＭＯＳアレイ（トランジスタアレイ）２６、ＮＭＯＳ用カウンタ値保持回路２７、を備えている。
【００３９】
外部抵抗接続端子２２には、ＬＳＩ１０の外部において、正確な基準抵抗である外部抵抗Ｒ２０の一端が接続される。この外部抵抗Ｒ２０の他端には電圧ＶＤＤが印加される。
【００４０】
ＮＭＯＳ用インピーダンス調整回路２１内において、ＮＭＯＳ用コンパレータ２３は、正転入力端が外部抵抗接続端子２２に接続され、反転入力端には、参照電位Ｖｒｎが印加される。ここで、参照電位Ｖｒｎは、例えば、ＶＤＤ／２に設定される。換言すると、ＮＭＯＳ用コンパレータ２３は、基準抵抗Ｒ２０とＮＭＯＳアレイ２６による電源電圧ＶＤＤの分圧電圧と基準電圧Ｖｒｎとを比較することにより、基準抵抗Ｒ２０とＮＭＯＳアレイ２６のインピーダンスとを比較して、ＮＭＯＳアレイ２６のインピーダンスを測定し、測定結果を出力する。
【００４１】
ＮＭＯＳ用コンパレータ２３は、正転入力端に供給される電圧と反転入力端に供給される参照電位Ｖｒｎとを比較し、正転入力端の電圧が高いときにはハイレベル、低いときにはローレベルの信号を出力する。
【００４２】
ＮＭＯＳ用調停回路２４は、ＮＭＯＳ用コンパレータ２３の出力と複数のクロック（タイミング）信号Ｃ３（Ｃ３１〜Ｃ３ｍ）とを入力し、ＮＭＯＳ用コンパレータ２３の出力信号Ｄ１の電圧レベルについて、多数決を取り、その結果を出力する。具体的には、複数のクロック信号Ｃ３が指示する異なったｍ個のタイミングで、ＮＭＯＳ用コンパレータ２３の出力信号の信号レベルを判別し、多数決により一番多い信号レベルを有する信号を出力する。
【００４３】
ＮＭＯＳ用調停回路２４の構成について図４（ａ）を参照して説明する。なお、ＮＭＯＳ用調停回路２４は、ＮＭＯＳ用コンパレータ２３の出力を３回以上検出し、この検出した信号の多数決論理（ＵＤ）で決まる信号を出力する回路である。図４（ａ）に示した調停回路は、クロック信号Ｃ３１〜Ｃ３ｍにおいてｍ＝３とした場合の回路を示している。
このＮＭＯＳ用調停回路２４は、ＮＭＯＳ用コンパレータ２３の出力を３回検出し、この検出した信号の多数決論理で決まる信号を出力する回路であり、３つのフリップ・フロップ（Ｆ／Ｆ）４１，４２，４３、多数決論理のための４個のＮＡＮＤゲート４５，４６，４７，４８から構成される。
【００４４】
第１のＦ／Ｆ４１は、ＮＭＯＳ用コンパレータ２３からの出力信号Ｄ１をクロック信号Ｃ３１の立ち上がりエッジに同期してラッチ（サンプリング）する。第２のＦ／Ｆ４２は、ＮＭＯＳ用コンパレータ２３からの出力信号Ｄ１をクロック信号Ｃ３２の立ち上がりエッジに同期してラッチ（サンプリング）する。第３のＦ／Ｆ４３は、ＮＭＯＳ用コンパレータ２３からの出力信号Ｄ１をクロック信号Ｃ３３の立ち上がりエッジに同期してラッチ（サンプリング）する。なお、３つのクロック信号Ｃ３１、Ｃ３２及びＣ３３は、図４（ｂ）に示すように、互いに位相がずれたクロック信号である。つまり、Ｆ／Ｆ４１、４２、及び４３は、ラッチ回路（サンプリング回路）として機能する。
【００４５】
３つのＦ／Ｆ４１、４２及び４４からの出力をＡ，Ｂ及びＣとすると、これら出力から２つずつ選んだ全ての組み合わせのそれぞれを、２入力ＮＡＮＤゲート４５、４６及び４７の入力端に供給する。さらに、ＮＡＮＤゲート４５、４６及び４７の出力を３入力ＮＡＮＤゲート４８に供給する。これにより、Ａ，Ｂ及びＣの３つの信号（ハイ又はローレベル）のうち、多数決で選ばれたどちらかの信号が出力信号Ｕ／ＤとしてＮＡＮＤゲート４８から出力される。つまり、ＮＡＮＤゲート４５、４６及び４７は、多数決回路として機能する。
【００４６】
図３のカウンタ２５は４ビットのＵＰ／ＤＯＷＮカウンタであり、ＮＭＯＳ用調停回路２４の出力信号とクロック信号Ｃ１を受け、クロック信号Ｃ１の立ち上がりエッジで、ＮＭＯＳ用調停回路２４の出力信号の信号レベルを判別し、ハイレベルならカウント値を１だけ増加させ、ローレベルなら１だけ減少させ、４ビットのカウント値ＮＣＢ１（ＬＳＢ）〜ＮＣＢ４（ＭＳＢ）を出力する。その結果、調整対象のインピーダンス回路を構成する各トランジスタと調整用インピーダンス回路を構成する各トランジスタとを制御することになり、したがって、制御回路として機能する。
【００４７】
ＮＭＯＳ用カウンタ値保持回路２７は、カウンタ２５の４ビット出力信号を、クロック信号Ｃ２に同期して取り込んで保持し、保持した４ビットのバイナリ信号を前述の制御信号ＮＣＢ１（ＬＳＢ）〜ＮＣＢ４（ＭＳＢ）として出力する。
【００４８】
ＮＭＯＳアレイ２６について、図５を参照して説明する。ＮＭＯＳアレイ２６は、外部抵抗接続端子２２とＮＭＯＳ用コンパレータ２３の正入力端を接続する信号線ＳＬ１をプルダウンする回路であり、出力回路１２のプルダウン回路ＰＤの動作・特性をシミュレートする回路である。換言すれば、外部抵抗接続端子２２に接続された基準抵抗Ｒ２０とで、電源電圧ＶＤＤを分圧する回路である。従って、アレイ回路の動作をシミュレートする調整用アレイ回路又は調整用インピーダンス回路とも称する。つまり、ＮＭＯＳアレイ２６の構成は、図２に示した出力回路１２のプルダウン回路ＰＤと実質的に同一であり、各トランジスタのサイズ等も同一であり、同一の製造プロセスにより製造される。但し、入力信号Ｄｉｎがイネーブル信号ＥＮＮに置き換えられる。
【００４９】
即ち、ＮＭＯＳアレイ２６は、図５に示すように、信号線ＳＬ１とグランドとの間に、５つのＮＭＯＳトランジスタＮ１１〜Ｎ１５が並列に接続された構成を有する。ＮＭＯＳトランジスタＮ１１〜Ｎ１４のゲート端子は、それぞれアンドゲートＡＮＤ１１〜ＡＮＤ１４の出力端子に接続されている。これらＡＮＤ１１〜ＡＮＤ１４の一方の入力端子にはイネーブル信号ＥＮＮがそれぞれ入力され、その他方の端子にはカウンタ２５の出力信号ＮＣＢ１〜ＮＣＢ４が供給される。また、ＮＭＯＳトランジスタＮ１５のゲートにはイネーブル信号ＥＮＮが直接供給される。
【００５０】
ＮＭＯＳトランジスタＮ１１〜Ｎ１４のソース−ドレイン間のオン抵抗は、重み付けされており、ＮＭＯＳトランジスタＮ１１のオン抵抗をＲｎ１１、コンダクタンスをＣｎ１１、とすると、ＮＭＯＳトランジスタＮ１２のオン抵抗は２・Ｒｎ１１、コンダクタンスはＣｎ１１／２、ＮＭＯＳトランジスタＮ１３のオン抵抗は４・Ｒｎ１１、コンダクタンスはＣｎ１１／４、ＮＭＯＳトランジスタＮ１４のオン抵抗は８・Ｒｎ１１、コンダクタンスはＣｎ１１／８、の関係にある。また、ＮＭＯＳトランジスタＮ１５のオン抵抗とコンダクタンスは、例えば、出力回路１２の目的とする出力インピーダンスに応じて、適宜設定される。
なお、理解を容易にするため、本実施の形態においては、ＮＭＯＳトランジスタＮ１１〜Ｎ１４は、ＮＭＯＳトランジスタＮ１〜Ｎ４と実質的に同一の構成、サイズ、特性を有するものとする。
【００５１】
プルダウン回路ＰＤと同様に、４ビットのカウンタ２５からのバイナリ信号ＮＣＢ１〜４によって、オン可能なトランジスタが決定される。また、実際にオンしたトランジスタの組み合わせによって、ＮＭＯＳアレイ２６のプルダウン時の抵抗値が定まる。
【００５２】
イネーブル信号ＥＮＮは、インピーダンス調整処理を行う際に、ハイレベルに設定される信号である。
【００５３】
図３に示すように、ＰＭＯＳ用インピーダンス調整回路３１は、外部抵抗接続端子３２、ＰＭＯＳ用比較回路（コンパレータ）３３、ＰＭＯＳ用調停回路３４、カウンタ３５、ＰＭＯＳアレイ（トランジスタアレイ）３６、ＰＭＯＳ用カウンタ値保持回路３７、を備えている。
【００５４】
外部抵抗接続端子３２には、ＬＳＩ１０の外部において、正確な基準抵抗である外部抵抗Ｒ３０の一端が接続される。この外部抵抗Ｒ３０の他端は接地される。
【００５５】
ＰＭＯＳ用インピーダンス調整回路３１内において、ＰＭＯＳ用コンパレータ３３は、反転入力端が信号線ＳＬ２を介して外部抵抗接続端子３２に接続され、正転入力端には、参照電位Ｖｒｐが印加される。ここで、参照電位Ｖｒｐは、例えば、ＶＤＤ／２に設定される。換言すると、ＰＭＯＳ用コンパレータ３３は、基準抵抗Ｒ３０とＰＭＯＳアレイ３６による電源電圧ＶＤＤの分圧電圧と基準電圧Ｖｒｐとを比較することにより、基準抵抗Ｒ３０とＰＭＯＳアレイ３６のインピーダンスとを比較して、ＰＭＯＳアレイ３６のインピーダンスを測定し、測定結果を出力する。
【００５６】
ＰＭＯＳ用コンパレータ３３は、反転入力端に供給される電圧と正転入力端に供給される参照電位Ｖｒｐとを比較し、正転入力端の電圧が高いときにはハイレベル、低いときにはローレベル、等しい時には中間レベルの信号を出力する。
【００５７】
ＰＭＯＳ用調停回路３４は、ＰＭＯＳ用コンパレータ３３の出力と複数のクロック信号Ｃ３とを入力し、ＰＭＯＳ用コンパレータ３３の出力信号Ｄ１の電圧レベルについて、多数決を取り、その結果を出力する。具体的には、複数のクロック信号Ｃ３１〜Ｃ３ｍが指示するｍ個の異なったタイミングで、ＰＭＯＳ用コンパレータ３３の出力信号の信号レベルを判別し、多数決により一番多い信号レベルを有する信号を出力する。
【００５８】
ｍ＝３とした場合のＰＭＯＳ用調整回路３４の構成は、図４（ａ）に示す構成と同一である。
【００５９】
図３のカウンタ３５は４ビットのＵＰ／ＤＯＷＮカウンタであり、ＰＭＯＳ用調停回路３４の出力信号とクロック信号Ｃ１を受け、クロック信号Ｃ１の立ち上がりエッジで、ＰＭＯＳ用調停回路３４の出力信号の信号レベルを判別し、ハイレベルならカウント値を１だけ増加させ、ローレベルなら１だけ減少させ、４ビットのカウント値ＰＢＣ１（ＬＳＢ）〜ＰＢＣ４（ＭＳＢ）を出力する。その結果、調整対象のインピーダンス回路を構成する各トランジスタと調整用インピーダンス回路を構成する各トランジスタとを制御することになり、したがって、制御回路として機能する。
【００６０】
ＰＭＯＳ用カウンタ値保持回路３７は、カウンタ３５の４ビット出力信号を、クロック信号Ｃ２に同期して取り込んで保持し、保持した４ビットのバイナリ信号を前述の制御信号ＰＣＢ１（ＬＳＢ）〜ＰＣＢ４（ＭＳＢ）として出力する。
【００６１】
ＰＭＯＳアレイ３６は、外部抵抗接続端子３２とＰＭＯＳ用コンパレータ３３の正入力端を接続する信号線ＳＬ２をプルアップする回路であり、出力回路１２のプルアップ回路ＰＵの動作・特性をシミュレートする回路である。換言すれば、外部抵抗接続端子３２に接続された基準抵抗Ｒ３０とで、電源電圧ＶＤＤを分圧する回路である。従って、アレイ回路の動作をシミュレートする調整用アレイ回路又は調整用インピーダンス回路とも称する。ＰＭＯＳアレイ３６の、基本的構成は、図２に示した出力回路１２のプルアップ回路ＰＵと同一である。但し、入力信号Ｄｉｎがイネーブル信号ＥＮＰに置き換えられる。
【００６２】
即ち、ＰＭＯＳアレイ３６は、図６に示すように、信号線ＳＬ２と電源電圧ＶＤＤとの間に、５つのＰ型ＭＯＳトランジスタＰ１１〜Ｐ１５が並列に接続された構成を有する。ＰＭＯＳトランジスタＰ１１〜Ｐ１４のゲートは、それぞれナンドゲートＮＡＮＤ１〜ＮＡＮＤ４の出力端子に接続されている。これらＮＡＮＤ１１〜ＮＡＮＤ１４の一方の入力端子にはイネーブル信号ＥＮＰがそれぞれ入力され、その他方の端子（反転入力端）にはカウンタ３５の出力信号ＰＣＢ１〜ＰＣＢ４が供給される。また、ＰＭＯＳトランジスタＰ５のゲートにはイネーブル信号ＥＮＰが直接供給される。
【００６３】
ＰＭＯＳトランジスタＰ１１〜Ｐ１４のソース−ドレイン間のオン抵抗は、重み付けされており、ＰＭＯＳトランジスタＰ１１のオン抵抗をＲｐ１１、コンダクタンスをＣｐ１１、とすると、ＰＭＯＳトランジスタＰ１２のオン抵抗は２・Ｒｐ１１、コンダクタンスはＣｐ１１／２、ＰＭＯＳトランジスタＰ１３のオン抵抗は４・Ｒｐ１１、コンダクタンスはＣｐ１１／４、ＰＭＯＳトランジスタＰ４のオン抵抗は８・Ｒｐ１１、コンダクタンスはＣｐ１１／８、の関係にある。また、ＰＭＯＳトランジスタＰ１５のオン抵抗とコンダクタンスは、例えば、出力回路１２の目的とする出力インピーダンスに応じて、適宜設定される。
なお、理解を容易にするため、本実施の形態においては、ＰＭＯＳトランジスタＰ１１〜Ｐ１４は、ＰＭＯＳトランジスタＰ１〜Ｐ４と実質的に同一の構成、サイズ、特性を有するものとする。
【００６４】
プルアップ回路ＰＵと同様に、４ビットのカウンタ３５からのバイナリ信号ＰＣＢ１〜４によって、オン可能なトランジスタが決定される。また、実際にオンしたトランジスタの組み合わせによって、ＰＭＯＳアレイ３６のプルアップ時の抵抗値が定まる。
【００６５】
イネーブル信号ＥＮＰは、インピーダンス調整処理を行う際に、ハイレベルに設定される信号である。
【００６６】
次に、本発明の実施の形態に係るＬＳＩ１０における出力インピーダンス調整動作を説明する。
【００６７】
出力回路１２のプルダウン回路ＰＤの抵抗値（出力インピーダンス）は、ＮＭＯＳ用インピーダンス調整回路２１によって設定され、プルアップ回路ＰＵの抵抗値（出力インピーダンス）は、ＰＭＯＳ用インピーダンス調整回路３１によって設定される。
ここでは、まず、ＮＭＯＳ用インピーダンス調整回路２１を動作させてプルダウン回路ＰＤのインピーダンスを調整する動作について説明する。
【００６８】
まず、イネーブル信号ＥＮＮをオン（ハイレベル）に設定し、また、クロック信号Ｃ１，Ｃ２，Ｃ３１〜Ｃ３３を供給する。
【００６９】
外部抵抗接続端子２２に接続された基準抵抗Ｒ２０により電源電圧にプルアップされ、ＮＭＯＳアレイ２６によりグランドにプルダウンされた信号線ＳＬ１の電圧、即ち、基準抵抗Ｒ２０とＮＭＯＳアレイ２６とにより分圧された電源電圧ＶＤＤは、ＮＭＯＳ用コンパレータ２３の正入力端に供給される。ＮＭＯＳ用コンパレータ２３は、この電圧と参照電位Ｖｒｎとを比較する。
【００７０】
信号線ＳＬ１の電圧が参照電位Ｖｒｎより大きい場合、ＮＭＯＳ用コンパレータ２３はハイレベルの信号を出力する。この信号は、ＮＭＯＳ用調停回路２４へ入力し、ハイレベルの信号がＮＭＯＳ用調停回路２４から出力される。そして、この信号はカウンタ２５に入力され、カウンタ２５は、カウント値を１だけ増加する。
【００７１】
このため、カウンタ２５から出力される４ビットバイナリ出力ＮＣＢ１〜ＮＣＢ４の値も１だけ大きくなる。従って、ＮＭＯＳアレイ２６内のアンドゲートＡＮＤ１１〜１４のうち、より上位のアンドゲートが開いた状態となり、オン抵抗のより小さいＮＭＯＳトランジスタがオンするようになる。従って、信号線ＳＬ１とグランドとの間の抵抗値（ＮＭＯＳアレイ２６を構成するトランジスタＮ１１〜Ｎ１５の並列回路の抵抗値）が低下し、信号ラインＳＬ１の電位が下がる。このようにして信号ラインＳＬ１の電位が参照電位Ｖｒｎより大きいときは、カウンタ２５がカウント・アップし、ＮＭＯＳアレイ２６の抵抗値は低下する。
【００７２】
一方、信号線ＳＬ１の電圧が参照電位Ｖｒｎより小さい場合、ＮＭＯＳ用コンパレータ２３はローレベルの信号を出力する。この信号は、ＮＭＯＳ用調停回路２４へ入力し、ローレベルの信号がＮＭＯＳ用調停回路２４から出力される。そして、この信号はカウンタ２５に入力され、カウンタ２５は、カウント値を１だけ減少する。
【００７３】
このため、カウンタ２５から出力される４ビットバイナリ出力ＮＣＢ１〜ＮＣＢ４の値も１だけ小さくなる。従って、ＮＭＯＳアレイ２６内のアンドゲートＡＮＤ１１〜１４のうち、より上位のアンドゲートが閉じた状態となり、オン抵抗の小さいＮＭＯＳトランジスタがオフするようになる。したがって、信号線ＳＬ１とグランドとの間の抵抗値（ＮＭＯＳアレイ２６を構成するトランジスタＮ１１〜Ｎ１５の並列回路の抵抗値）が上昇し、信号ラインＳＬ１の電位が上がる。このようにして信号ラインＳＬ１の電位が参照電位Ｖｒｎより小さいときは、カウンタ２５はカウントダウンし、ＮＭＯＳアレイ２６の抵抗値は上昇する。
【００７４】
カウンタ２５から出力された４ビットのバイナリ信号は、ＮＭＯＳ用カウンタ値保持回路２７にも供給される。ＮＭＯＳ用カウンタ値保持回路２７は、クロック信号Ｃ２に応じてそのバイナリ制御信号ＮＣＢ１〜ＮＣＢ４を保持する。このバイナリ制御信号をプルダウン回路ＰＤに供給することにより、プルダウン回路ＰＤのプルダウン抵抗は、ＮＭＯＳアレイ２６のプルダウン抵抗と同一の値、即ち、基準抵抗Ｒ２０と同一の値となる。
【００７５】
次に、ＰＭＯＳ用インピーダンス調整回路３１を動作させてプルアップ回路ＰＵのインピーダンスを調整する動作について説明する。
【００７６】
まず、イネーブル信号ＥＮＰをオン（ハイレベル）に設定し、また、クロック信号Ｃ１，Ｃ２，Ｃ３１〜Ｃ３３を供給する。
【００７７】
外部抵抗接続端子３２によりグランドにプルダウンされ、ＰＭＯＳアレイ３６により電源電圧ＶＤＤにプルアップされた信号線ＳＬ２の電圧、即ち、基準抵抗Ｒ３０とＰＭＯＳアレイ３６とにより分圧された電源電圧ＶＤＤは、ＰＭＯＳ用コンパレータ３３の反転入力端に供給される。ＰＭＯＳ用コンパレータ３３は、この電圧と参照電位Ｖｒｐとを比較する。
【００７８】
信号線ＳＬ２の電圧が参照電位Ｖｒｐより大きい場合、ＰＭＯＳ用コンパレータ３３はローレベルの信号を出力する。この信号は、ＰＭＯＳ用調停回路３４へ入力し、ローレベルの信号がＰＭＯＳ用調停回路３４から出力される。そして、この信号はカウンタ３５に入力され、カウンタ３５は、カウント値を１だけ減少する。
【００７９】
このため、カウンタ３５から出力される４ビットバイナリ出力ＰＣＢ１〜ＰＣＢ４の値も１だけ小さくなる。従って、ＰＭＯＳアレイ３６内のナンドゲートＮＡＮＤ１１〜１４のうち、より上位のＮＡＮＤゲートが閉じた状態となり、オン抵抗のより小さいＰＭＯＳトランジスタがオフするようになる。従って、信号線ＳＬ２と電源電圧ＶＤＤとの間の抵抗値が増加し、信号ラインＳＬ２の電位が下がる。このようにして信号ラインＳＬ２の電位が参照電位Ｖｒｐより大きいときは、カウンタ３５がカウント・ダウンし、ＰＭＯＳアレイ３６の抵抗値は上昇する。
【００８０】
一方、信号線ＳＬ２の電圧が参照電位Ｖｒｐより小さい場合、ＰＭＯＳ用コンパレータ３３はハイレベルの信号を出力する。この信号は、ＰＭＯＳ用調停回路３４へ入力し、ハイレベルの信号がＰＭＯＳ用調停回路３４から出力される。そして、この信号はカウンタ３５に入力され、カウンタ３５は、カウント値を１だけ増加する。
【００８１】
このため、カウンタ３５から出力される４ビットバイナリ出力ＰＣＢ１〜ＰＣＢ４の値も１だけ大きくなる。従って、ＰＭＯＳアレイ３６内のナンドゲートＮＡＮＤ１１〜１４のうち、より上位のアンドゲートが開いた状態となり、オン抵抗の小さいトランジスタがオンするようになる。したがって、信号線ＳＬ２と電源電圧ＶＤＤとの間の抵抗値が低下し、信号ラインＳＬ２の電位が上昇する。このようにして信号ラインＳＬ２の電位が参照電位Ｖｒｐより小さいときは、カウンタ３５はカウントアップし、ＰＭＯＳアレイ３６の抵抗値は低下する。
【００８２】
カウンタ３５から出力された４ビットのバイナリ信号は、ＰＭＯＳ用カウンタ値保持回路３７にも供給される。ＰＭＯＳ用カウンタ値保持回路３７は、クロック信号Ｃ２に応じてそのバイナリ制御信号ＰＣＢ１〜ＰＣＢ４を保持する。このバイナリ制御信号をプルアップ回路ＰＵに供給することにより、プルアップ回路ＰＵのプルアップ抵抗は、ＰＭＯＳアレイ３６のプルアップ抵抗と同一の値、即ち、基準抵抗Ｒ３０と同一の値となる。
【００８３】
このようにして、プルダウン回路ＰＤの抵抗値は基準抵抗Ｒ２０に、プルアップ回路ＰＵの抵抗値は基準抵抗Ｒ３０に一致するように制御され、出力回路１２の出力インピーダンスは、常時所望の値に維持される。
【００８４】
次に、調停回路２４及び３４に関連した動作について図７を参照して説明する。図７は、調停回路２４及び３４内のそれぞれの信号の状態を示すタイミングチャートである。
調停回路２４及び３４は、タイミングが異なるＣ３１、Ｃ３２、Ｃ３３の３つのクロック信号を使用しており、Ｆ／Ｆ４１、４２及び４３は、それぞれＣ３１、Ｃ３２、Ｃ３３の立ち上がりに同期して、入力信号Ｄ１をラッチし出力する。インピーダンス調整回路２１、３１の作動中において、通常は、アレイ２６又は３６のインピーダンスのレベルを表している入力信号Ｄ１をそのまま保持する信号が出力される。しかし、何らかの原因により、例えば、入力信号Ｄ１にクロック信号Ｃ３１が立ち上がるタイミングでノイズが発生した場合、Ｃ３１に同期するＦ／Ｆ４１は誤検出した結果を格納してしまう。すなわち、図７の例では、本来ハイレベルであるべき信号がローレベルになってしまう。もし、調停回路２４及び３４を備えていないインピーダンス調整回路であれば、カウンタ２５又は３５のカウントアップとカウントダウンとが入れ替わってしまう。したがって、ＮＭＯＳアレイ２６とＰＭＯＳアレイ３６に対してに誤ったバイナリコードを伝達してしまう。
【００８５】
ところで、調停回路２４及び３４においては、誤信号を出力してしまったＦ／Ｆ４１以外に、タイミングのずれたクロック信号Ｃ３２及びＣ３３が入力されるＦ／Ｆ４２とＦ／Ｆ４３を備えている。したがって、クロック信号Ｃ３１が立ち上がるタイミングで入力信号Ｄ１に発生したノイズは、Ｆ／Ｆ４２及びＦ／Ｆ４３には検知されず、両者の出力信号は正常なものとなる。その結果、出力信号Ａが誤りであっても、出力信号Ｂ及びＣが正しいので、Ａ、Ｂ及びＣの多数決論理信号であるＵ／Ｄは、正しい信号が出力される。このように、異なるタイミングを有する複数のクロック信号でコンパレータ２３，３３の出力Ｄ１を取り込み、多数決論理を組むことにより、ノイズ等による信号の誤検出を排除することができる。つまり、インピーダンス調整回路１３やＬＳＩ１０内でノイズ（電源ノイズ等）が発生、また、周りの回路からノイズを受けても、誤動作をすることなくインピーダンス調整を行うことが出来る。
【００８６】
ここでは、クロック信号Ｃ３１のタイミングでノイズが発生した例を示したが、Ｃ３２、Ｃ３３のタイミングで発生したノイズも、同様に補正することができる。
【００８７】
尚、本発明は、上記実施の形態に限られるものではなく、種々の変形及び応用が可能である。
【００８８】
例えば、上述の実施の形態においては、調停回路２４及び３４のｍの値を３とした。しかし、４以上の任意の整数において適用可能である。この場合、一般的に述べると、Ｆ／Ｆがｍ個のとき、すべてのＦ／Ｆの出力から２つを選ぶ組み合わせはｍ（ｍ−１）／２通りなので、２入力ＮＡＮＤゲートは、ｍ（ｍ−１）／２個必要になる。しかしながら、Ｆ／Ｆの出力から２つ選ぶすべての組み合わせを用いない簡易な構成として、２入力ＮＡＮＤゲートの数を減らす構成も可能である。このとき、多数決論理による出力が誤信号を排除する程度の数を用いる必要がある。
【００８９】
上記実施の形態においては、出力インピーダンスを調整する場合を例にこの発明を説明したが、これに限定されず、図８に例示するように、入力インピーダンスを調整する場合にもこの発明を適用可能である。
図８に示す回路は、入力データＤｉｎが外部より内部回路１１１に供給するための信号ラインに入力インピーダンス回路１１２を備える構成を示す。
この入力インピーダンス回路１１２は、図３に示すＮＭＯＳアレイ２６とＰＭＯＳアレイ３６と同様の構成を有するＮＭＯＳアレイ１２６とＰＭＯＳアレイ１３６とを備え、インピーダンス調整回路１１３により、各アレイのインピーダンスが調整される。
このような構成においても、各アレイのインピーダンスを適切に調整して、ＬＳＩ回路１１０の入力インピーダンスを適切な値に維持することができる。
尚、入力インピーダンス回路１１２の構成は、図２に示すような、バッファ回路であってもよい。インピーダンス調整回路１１３により、各アレイのインピーダンスが調整される。
【００９０】
また、上記実施の形態においては、インピーダンス回路としてプルダウン回路とプルアップ回路とを対で備える回路を示したが、この発明は、単独で使用されるプルダウン回路やプルアップ回路のインピーダンスを調整する場合に広く適用可能である。
【００９１】
上記実施の形態においては、調整対象のインピーダンス回路として、複数のＭＯＳトランジスタの並列回路から構成される回路を例示したが、インピーダンス回路の構成は、外部からの制御信号でインピーダンスを調整できるものならば、任意である。
【００９２】
上記実施の形態においては、理解を容易にするため、調整対象のプルダウン回路ＰＤの回路構成と調整用（シミュレート用）のＮＭＯＳアレイ２６の回路構成とを同一とし、調整対象のプルアップ回路ＰＵとの回路構成と調整用（シミュレート用）のＰＭＯＳアレイ３６の回路構成とを同一としたが、これらは互いに異なっていてもよい。調整対象のインピーダンス回路の構成と調整用（シミュレート用）のアレイ回路の構成とが異なる場合には、予め定められた変換規則に従って、調整用（シミュレート用）のアレイ回路の状態から調整対象のインピーダンス回路の状態を判別して、調整を行えばよい。
【００９３】
上記実施の形態においては、理解を容易にするため、プルダウン回路ＰＤのインピーダンスを基準抵抗Ｒ２０と同一に、プルアップ回路ＰＵのインピーダンスを基準抵抗Ｒ３０と同一に設定し、基準レベルＶｒｎ、Ｖｒｐを電源電圧ＶＤＤの１／２としたが、抵抗値の設定や基準電圧の設定は任意である。
【００９４】
また、プルダウン回路をＮチャネルＭＯＳトランジスタで、プルアップ回路をＰチャネルＭＯＳトランジスタで、構成する例を示したが、
プルダウン回路とプルアップ回路とを共にＮチャネルＭＯＳトランジスタで構成したり、プルダウン回路とプルアップ回路とを共にＰチャネルＭＯＳトランジスタで構成することも可能である。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、アレイ回路の動作のシミュレートを異なったタイミングで複数回実行する構成を有する、つまり、比較回路の出力を複数回サンプリングするサンプリング回路及び多数決論理で決まる信号を出力する多数決回路を備えているので、ノイズの影響を排除することが可能である。
【図面の簡単な説明】
【図１】インピーダンス調整回路を備える半導体装置の構成例を示す図である。
【図２】出力回路の構成例を示す図である。
【図３】インピーダンス調整回路の具体的構成を示す図である。
【図４】（ａ）図３に示す調停回路の一例を示す回路図であり、（ｂ）調停回路に供給されるクロック信号の例を示すタイミングチャートである。
【図５】図３に示すＮＭＯＳアレイの回路構成の一例を示す回路図である。
【図６】図３に示すＰＭＯＳアレイの回路構成の一例を示す回路図である。
【図７】調停回路内のそれぞれの信号の状態を示すタイミングチャートである。
【図８】この発明を入力インピーダンス調整回路に適用した場合の構成例を示す図である。
【符号の説明】
１０ 半導体装置
１１ 内部回路
１２ 出力回路
１３ インピーダンス調整回路
２３ ＮＭＯＳ用比較回路
２４ ＮＭＯＳ用調停回路
２５ （４ビット）カウンタ
２６ ＮＭＯＳアレイ
３３ ＰＭＯＳ用比較回路
３４ ＰＭＯＳ用調停回路
３５ （４ビット）カウンタ
３６ ＰＭＯＳアレイ
【発明の属する技術分野】
本発明は、半導体集積回路、特に、出力インピーダンス、入力インピーダンス等を調整可能なインピーダンス調整回路及びインピーダンス調整方法、及び、このインピーダンス調整回路を備える半導体装置に関する。
【０００２】
【従来の技術】
高速なインタフェースにおいては、送信回路、受信回路、ＬＳＩ間の伝送線路共に分布定数回路としての取り扱いが要求されると共に、インピーダンス整合を行うことが不可欠である。なぜならば、伝送線路のインピーダンスと負荷のインピーダンスとの不整合は反射波を生じさせ、反射波は、入力バッファの誤動作を生じさせるからである。従って、従来、高速にインタフェースを行う出力バッファ回路は、例えば、出力バッファの出力側であってＬＳＩ内部に抵抗を内蔵したりＬＳＩ外部に抵抗を接続していた。
【０００３】
インピーダンス整合のために抵抗をＬＳＩ内に内蔵したり外付けする方式では、温度変動、電源電圧の変動、プロセスの変動による影響を受けにくい抵抗素子による抵抗値の割合を大きくする必要があり、ドライブ用のＭＯＳトランジスタの抵抗を比較的小さくするために、そのサイズを大きくする必要があった。しかし、ＭＯＳトランジスタのサイズを大きくすると、ＬＳＩ内部領域の収容性の悪化や、貫通電流の増加、ノイズの増加、消費電力の増加等により、ＬＳＩの性能悪化が問題となる。
【０００４】
この様な悪影響を改善するために、近時のＬＳＩは、インピーダンス調整回路を内蔵している。このインピーダンス調整回路による調整方法としては、精度の良い外部抵抗素子に出力バッファの出力インピーダンスを合わせる方法が主流である。
【０００５】
例えば、出力バッファと同一構成の一または複数のＭＯＳトランジスタを有するトランジスタ群（ダミーバッファ回路）のインピーダンスを、コンパレータ及びカウンタを用いることにより調整する構成が、特許文献に開示されている（例えば、特許文献１、２、３、４及び５参照）。
【０００６】
また、出力バッファから出力される信号のインピーダンスを測定することによって、インピーダンスを調整する構成が特許文献に開示されている（例えば、特許文献６参照）。また、出力バッファからの出力信号が伝送されるダミー伝送線を設けて、送信された先でのインピーダンス変化も考慮してインピーダンス調整を行う構成が特許文献に開示されている（例えば、特許文献７参照）。また、動作中にＬＳＩ内部の温度が上昇し抵抗値が変動することに対応して一定時間経過後に再度インピーダンス調整を行うために、タイマ回路、論理活性化回路、及びインピーダンス変動検知回路を備える構成が特許文献に開示されている（例えば、特許文献８参照）。
【０００７】
また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ系の両方のインピーダンス調整回路に接続する外部抵抗端子を共通して用いることによって、収容性、ノイズ、消費電力などの改善を図った構成も特許文献に開示されている（例えば、特許文献９参照）。
【０００８】
【特許文献１】
特開２００１−９４０４８号公報
【特許文献２】
特開２０００−１８３７１７号公報
【特許文献３】
特開平８−３２１７６９号公報
【特許文献４】
特開平８−３２４３５号公報
【特許文献５】
特開平１１−５５１０６号公報
【特許文献６】
特開２００１−２１７７０５号公報
【特許文献７】
特開平１１−１７５１８号公報
【特許文献８】
特開２００１−１６８７０４号公報
【特許文献９】
特開２００１−９４４０９号公報
【０００９】
【発明が解決しようとする課題】
インタフェースのさらなる高速化により、ＬＳＩ間を接続する出力バッファで、インピーダンス調整回路のさらなる精度が要求されている。このため、調整したインピーダンスのバラツキを低減させて、外部抵抗の大きさに正確に一致させる必要がある。従って、例えば、検出部（比較器）における検出精度が要求されてきている。
【００１０】
しかしながら、インピーダンス調整回路はＬＳＩ内に配置されるため、この回路自身が発生するノイズ（電源ノイズ等）、及び、周りの回路から受けるノイズで誤動作してしまう虞がある。すなわち、検出精度をさらに上げるためには、これらのノイズによる誤動作をなくすことが重要となる。
【００１１】
例えば、上述した要求される検出精度は、電源電圧が１Ｖの時に、比較回路による電位検出精度は数ｍＶ程度である。しかしながら、ＬＳＩ内のノイズは数十ｍＶ程度有るので、比較回路による検出信号にノイズが乗ると誤動作してしまう。
【００１２】
この点において、上述した従来技術を考慮すると、概して検出部の検出精度を高める目的の構成であり、したがって、ノイズによる誤動作を減少させることを主眼とした構成は提案されておらず、また、ノイズによる誤動作の影響を減少可能な構成も提案されていない。
【００１３】
本発明はこのような従来の問題点に鑑みてなされたものであり、本発明の目的は、ノイズによる誤動作を防止可能なインピーダンス調整回路を提供することにある。
また、具体的には、ノイズが混入してもノイズの影響を排除することが出来るインピーダンス調整回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的を達成するため、本発明のインピーダンス調整回路は、
アレイ回路の動作をシミュレートし、シミュレート結果に従って該アレイ回路のインピーダンスを調整するインピーダンス調整回路であって、
前記シミュレートを異なったタイミングで複数回実行し、複数回のシミュレート結果の多数決論理に従って前記アレイ回路のインピーダンスを調整する、
ことを特徴とする。
【００１５】
前記アレイ回路は、例えば、トランジスタアレイから構成され、
前記インピーダンス調整回路は、前記アレイ回路の動作をシミュレートする調整用アレイ回路と、前記調整用アレイ回路のシミュレートの結果を異なったタイミングでサンプリングする複数のサンプリング手段と、前記複数のサンプリング手段の出力の多数決論理に従って、前記調整用アレイ回路の動作を制御すると共に、前記アレイ回路を構成するトランジスタのオン・オフを制御する調整手段と、を備える。
【００１６】
また、本発明の第１の観点にかかるインピーダンス調整回路を備える半導体装置は、
複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、前記信号ラインの電圧と第２の電圧とを比較する比較回路と、前記比較回路の出力を異なったタイミングでサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた複数のタイミングでの前記比較回路の出力を、多数決論理に従って調停して出力する多数決回路と、前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、を備えるインピーダンス調整回路と、
を備える、ことを特徴とする。
【００１７】
このような構成によれば、インピーダンス調整回路内でノイズ（電源ノイズ等）が発生、また、周りの回路からノイズを受け誤判定・誤測定が発生しても、異なったタイミングでサンプリングした比較回路の出力を多数決論理により処理して最終的な調整を行う。従って、誤信号・誤測定は排除され正しい出力が得られ易い。その結果、インピーダンス調整を適切に行うことが出来る。
【００１８】
また、本発明の第２の観点にかかるインピーダンス調整回路を備える半導体装置は、
複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、前記信号ラインの電圧と第２の電圧とを比較する比較回路と、前記比較回路の出力を複数のタイミング信号に応答してサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた前記比較回路の複数の出力を、多数決論理に従って調停して出力する多数決回路と、前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、前記調の整対象インピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、を備えるインピーダンス調整回路と、
を備える、ことを特徴とする。
【００１９】
このような構成によれば、インピーダンス調整回路内でノイズ（電源ノイズ等）が発生、また、周りの回路からノイズにより、いずれかのタイミング信号でのサンプリングに誤判定や誤測定が発生しても、他のタイミング信号でのサンプリングでの正常な判定や測定により、誤信号・誤測定は排除され正しい出力が得られ易い。その結果、インピーダンス調整を適切に行うことが出来る。
【００２０】
本発明のインピーダンス調整回路は、
複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、
一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、
前記信号ラインの電圧と第２の電圧とを比較する比較回路と、
前記比較回路の出力を異なったタイミングでサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた複数のタイミングでの前記比較回路の出力を、多数決論理に従って調停して出力する多数決回路と、
前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、
調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、
を備える。
【００２１】
また、本発明のインピーダンス調整方法は、
複数のトランジスタから構成されたインピーダンス回路のインピーダンスを調整するインピーダンス調整方法であって、
調整用の基準インピーダンスと複数のトランジスタから構成される調整用インピーダンス回路とから構成される分圧回路の出力電圧と所定の基準電圧とを比較して、比較結果を出力し、
前記比較結果を異なったタイミングでサンプリングし、
サンプリングした複数のタイミングでの比較結果を、多数決論理に従って調停して出力し、
調停結果に従って、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する、
ことを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態に係るインピーダンス調整回路を図面を参照して説明する。
まず、インピーダンス調整回路を含む半導体集積回路の全体構成について、図１を参照して説明する。
【００２３】
図１に示すように、半導体装置（以後、ＬＳＩと称する。）１０は、内部回路１１と，出力回路１２と，インピーダンス調整回路１３と、を備えている。
【００２４】
内部回路１１は、様々な信号処理を行い、ＬＳＩ１０の外部に出力すべき信号Ｄｉｎを出力する。信号Ｄｉｎは、ハイレベルとローレベルを有する二値信号である。
【００２５】
出力回路１２は、内部回路１１の出力信号Ｄｉｎを、そのダイナミックレンジと電流駆動能力を拡大してＤｏｕｔとして出力する。この信号Ｄｏｕｔは、ＬＳＩ１０の出力ターミナル１４を介して外部に出力される。
【００２６】
本発明のポイントであるインピーダンス調整回路１３は、出力回路１２の出力インピーダンスを調整するために設けられている。
【００２７】
出力回路１２の構成例について、図２を参照して説明する。
図示するように、出力回路１２は、信号Ｄｏｕｔを出力する出力ラインＯＬの電圧を接地電圧レベルにプルダウンするためのプルダウン回路ＰＤと、電源電圧ＶＤＤレベルにプルアップするプルアップ回路ＰＵとから構成されている。出力回路１２のプルダウン回路ＰＤ及びプルアップ回路ＰＵは、インピーダンス調整対象の回路であって、トランジスタアレイで形成されたアレイ回路又はインピーダンス回路とも称する。
【００２８】
プルダウン回路ＰＤは、ＮＭＯＳトランジスタＮ１〜Ｎ５とアンドゲートＡＮＤ１〜ＡＮＤ４と、から構成されている。
【００２９】
ＮＭＯＳトランジスタＮ１〜Ｎ５は、それぞれ、そのドレインが出力ラインＯＬに接続され、ソースが接地されている。
ＮＭＯＳトランジスタＮ１〜Ｎ４のソース−ドレイン間のオン抵抗は、重み付けされており、ＮＭＯＳトランジスタＮ１のオン抵抗をＲｎ１、コンダクタンスをＣｎ１、とすると、ＮＭＯＳトランジスタＮ２のオン抵抗は２・Ｒｎ１、コンダクタンスはＣｎ１／２、ＮＭＯＳトランジスタＮ３のオン抵抗は４・Ｒｎ１、コンダクタンスはＣｎ１／４、ＮＭＯＳトランジスタＮ４のオン抵抗は８・Ｒｎ１、コンダクタンスはＣｎ１／８、の関係にある。また、ＮＭＯＳトランジスタＮ５のオン抵抗とコンダクタンスは、例えば、ＮＭＯＳトランジスタＮ１とＮ５との並列回路のインピーダンスが出力回路１２の目的とする出力インピーダンスに一致するように、適宜設定される。
【００３０】
ＡＮＤ１〜ＡＮＤ４の一方の入力端子はデータ入力端子に接続され、内部回路１１からのデータＤｉｎが入力される。また、ＡＮＤ１〜ＡＮＤ４の他方の入力端子には、インピーダンス調整回路１３からの、４ビットのバイナリ制御信号の各ビットＮＣＢ１（ＬＳＢ）〜ＮＣＢ４（ＭＳＢ）がそれぞれ１対１で入力される。
【００３１】
ＡＮＤ１〜ＡＮＤ４の出力端子は、それぞれＮＭＯＳ用トランジスタＮ１〜Ｎ４のゲートに接続されている。ＮＭＯＳ用トランジスタＮ５のゲートには、データＤｉｎが直接供給される。
【００３２】
ＮＭＯＳ用トランジスタＮ１〜Ｎ５は、基本的に、入力信号がハイ（Ｈ）レベルの時にオンして、信号ラインの電圧を接地レベルにプルダウンし、入力信号がロー（Ｌ）レベルの時にオフする。但し、インピーダンス調整回路１３から供給されるバイナリ制御信号ＮＣＢ１〜ＮＣＢ４の値に応じて、アンドゲートＡＮＤ１〜ＡＮＤ４が開閉するため、このバイナリ制御信号ＮＣＢ１〜ＮＣＢ４によって、オン可能なＮＭＯＳトランジスタＮ１〜Ｎ５の組合せが定まる。後述するように、オンしたＮＭＯＳトランジスタＮ１〜Ｎ５の合成抵抗が、インピーダンス調整用の高精度外部抵抗（基準抵抗）Ｒ２０（図３）の抵抗値に一致するようにバイナリ制御信号ＮＣＢ１〜ＮＣＢ４は設定されている。
【００３３】
プルアップ回路ＰＵは、ＰＭＯＳトランジスタＰ１〜Ｐ５と、ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４と、から構成されている。
【００３４】
ＮＡＮＤ１〜ＮＡＮＤ４の反転入力端子はデータ入力端子に接続され、内部回路１１からのデータＤｉｎが入力される。また、ＮＡＮＤ１〜ＮＡＮＤ４の正転入力端子には、インピーダンス調整回路１３からの、４ビットのバイナリ制御信号の各ビットＰＣＢ１（ＬＳＢ）〜ＰＣＢ４（ＭＳＢ）がそれぞれ１対１で入力される。
【００３５】
ＰＭＯＳトランジスタＰ１〜Ｐ５は、それぞれ、そのドレインが出力ラインＯＬに接続され、ソースが電源電圧ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰ１〜Ｐ４のソース−ドレイン間のオン抵抗は、重み付けされており、ＰＭＯＳトランジスタＰ１のオン抵抗をＲｐ１、コンダクタンスをＣｐ１、とすると、ＰＭＯＳトランジスタＰ２のオン抵抗は２・Ｒｐ１、コンダクタンスはＣｐ１／２、ＰＭＯＳトランジスタＰ３のオン抵抗は４・Ｒｐ１、コンダクタンスはＣｐ１／４、ＰＭＯＳトランジスタＰ４のオン抵抗は８・Ｒｐ１、コンダクタンスはＣｐ１／８、の関係にある。また、ＰＭＯＳトランジスタＰ５のオン抵抗とコンダクタンスは、例えば、ＰＭＯＳトランジスタＰ１とＰ５との並列回路のインピーダンスが出力回路１２の目的とする出力インピーダンスに一致するように、適宜設定される。
ＮＡＮＤ１〜ＮＡＮＤ４の出力端子は、それぞれＰＭＯＳ用トランジスタＰ１〜Ｐ４のゲートに接続されている。ＰＭＯＳ用トランジスタＰ５のゲートには、データＤｉｎが直接供給される。
【００３６】
ＰＭＯＳ用トランジスタＰ１〜Ｐ５は、基本的に、入力信号がロー（Ｌ）レベルの時にオンして、信号ラインの電圧を電源電圧ＶＤＤにプルアップし、入力信号がハイ（Ｈ）レベルの時にオフする。但し、インピーダンス調整回路１３から供給されるバイナリ制御信号ＰＣＢ１（ＬＳＢ）〜ＰＣＢ４（ＭＳＢ）の値に応じて、ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４が開閉するため、このバイナリ制御信号によって、オン可能なＰＭＯＳトランジスタＰ１〜Ｐ５の組合せが定まる。後述するように、オンしたＰＭＯＳトランジスタＰ１〜Ｐ５の合成抵抗が、インピーダンス調整用の高精度外部抵抗Ｒ３０（図３）の抵抗値に一致するようにバイナリ制御信号ＰＣＢ１〜ＰＣＢ４は設定されている。
【００３７】
次に、出力インピーダンス調整回路１３の構成について、図３を参照して説明する。図３に示すように、インピーダンス調整回路１３は、ＮＭＯＳ用インピーダンス調整回路２１と、ＰＭＯＳ用インピーダンス調整回路３１と、を備えている。
【００３８】
図３に示すように、ＮＭＯＳ用インピーダンス調整回路２１は、外部抵抗接続端子２２、ＮＭＯＳ用比較回路（コンパレータ）２３、ＮＭＯＳ用調停回路２４、カウンタ２５、ＮＭＯＳアレイ（トランジスタアレイ）２６、ＮＭＯＳ用カウンタ値保持回路２７、を備えている。
【００３９】
外部抵抗接続端子２２には、ＬＳＩ１０の外部において、正確な基準抵抗である外部抵抗Ｒ２０の一端が接続される。この外部抵抗Ｒ２０の他端には電圧ＶＤＤが印加される。
【００４０】
ＮＭＯＳ用インピーダンス調整回路２１内において、ＮＭＯＳ用コンパレータ２３は、正転入力端が外部抵抗接続端子２２に接続され、反転入力端には、参照電位Ｖｒｎが印加される。ここで、参照電位Ｖｒｎは、例えば、ＶＤＤ／２に設定される。換言すると、ＮＭＯＳ用コンパレータ２３は、基準抵抗Ｒ２０とＮＭＯＳアレイ２６による電源電圧ＶＤＤの分圧電圧と基準電圧Ｖｒｎとを比較することにより、基準抵抗Ｒ２０とＮＭＯＳアレイ２６のインピーダンスとを比較して、ＮＭＯＳアレイ２６のインピーダンスを測定し、測定結果を出力する。
【００４１】
ＮＭＯＳ用コンパレータ２３は、正転入力端に供給される電圧と反転入力端に供給される参照電位Ｖｒｎとを比較し、正転入力端の電圧が高いときにはハイレベル、低いときにはローレベルの信号を出力する。
【００４２】
ＮＭＯＳ用調停回路２４は、ＮＭＯＳ用コンパレータ２３の出力と複数のクロック（タイミング）信号Ｃ３（Ｃ３１〜Ｃ３ｍ）とを入力し、ＮＭＯＳ用コンパレータ２３の出力信号Ｄ１の電圧レベルについて、多数決を取り、その結果を出力する。具体的には、複数のクロック信号Ｃ３が指示する異なったｍ個のタイミングで、ＮＭＯＳ用コンパレータ２３の出力信号の信号レベルを判別し、多数決により一番多い信号レベルを有する信号を出力する。
【００４３】
ＮＭＯＳ用調停回路２４の構成について図４（ａ）を参照して説明する。なお、ＮＭＯＳ用調停回路２４は、ＮＭＯＳ用コンパレータ２３の出力を３回以上検出し、この検出した信号の多数決論理（ＵＤ）で決まる信号を出力する回路である。図４（ａ）に示した調停回路は、クロック信号Ｃ３１〜Ｃ３ｍにおいてｍ＝３とした場合の回路を示している。
このＮＭＯＳ用調停回路２４は、ＮＭＯＳ用コンパレータ２３の出力を３回検出し、この検出した信号の多数決論理で決まる信号を出力する回路であり、３つのフリップ・フロップ（Ｆ／Ｆ）４１，４２，４３、多数決論理のための４個のＮＡＮＤゲート４５，４６，４７，４８から構成される。
【００４４】
第１のＦ／Ｆ４１は、ＮＭＯＳ用コンパレータ２３からの出力信号Ｄ１をクロック信号Ｃ３１の立ち上がりエッジに同期してラッチ（サンプリング）する。第２のＦ／Ｆ４２は、ＮＭＯＳ用コンパレータ２３からの出力信号Ｄ１をクロック信号Ｃ３２の立ち上がりエッジに同期してラッチ（サンプリング）する。第３のＦ／Ｆ４３は、ＮＭＯＳ用コンパレータ２３からの出力信号Ｄ１をクロック信号Ｃ３３の立ち上がりエッジに同期してラッチ（サンプリング）する。なお、３つのクロック信号Ｃ３１、Ｃ３２及びＣ３３は、図４（ｂ）に示すように、互いに位相がずれたクロック信号である。つまり、Ｆ／Ｆ４１、４２、及び４３は、ラッチ回路（サンプリング回路）として機能する。
【００４５】
３つのＦ／Ｆ４１、４２及び４４からの出力をＡ，Ｂ及びＣとすると、これら出力から２つずつ選んだ全ての組み合わせのそれぞれを、２入力ＮＡＮＤゲート４５、４６及び４７の入力端に供給する。さらに、ＮＡＮＤゲート４５、４６及び４７の出力を３入力ＮＡＮＤゲート４８に供給する。これにより、Ａ，Ｂ及びＣの３つの信号（ハイ又はローレベル）のうち、多数決で選ばれたどちらかの信号が出力信号Ｕ／ＤとしてＮＡＮＤゲート４８から出力される。つまり、ＮＡＮＤゲート４５、４６及び４７は、多数決回路として機能する。
【００４６】
図３のカウンタ２５は４ビットのＵＰ／ＤＯＷＮカウンタであり、ＮＭＯＳ用調停回路２４の出力信号とクロック信号Ｃ１を受け、クロック信号Ｃ１の立ち上がりエッジで、ＮＭＯＳ用調停回路２４の出力信号の信号レベルを判別し、ハイレベルならカウント値を１だけ増加させ、ローレベルなら１だけ減少させ、４ビットのカウント値ＮＣＢ１（ＬＳＢ）〜ＮＣＢ４（ＭＳＢ）を出力する。その結果、調整対象のインピーダンス回路を構成する各トランジスタと調整用インピーダンス回路を構成する各トランジスタとを制御することになり、したがって、制御回路として機能する。
【００４７】
ＮＭＯＳ用カウンタ値保持回路２７は、カウンタ２５の４ビット出力信号を、クロック信号Ｃ２に同期して取り込んで保持し、保持した４ビットのバイナリ信号を前述の制御信号ＮＣＢ１（ＬＳＢ）〜ＮＣＢ４（ＭＳＢ）として出力する。
【００４８】
ＮＭＯＳアレイ２６について、図５を参照して説明する。ＮＭＯＳアレイ２６は、外部抵抗接続端子２２とＮＭＯＳ用コンパレータ２３の正入力端を接続する信号線ＳＬ１をプルダウンする回路であり、出力回路１２のプルダウン回路ＰＤの動作・特性をシミュレートする回路である。換言すれば、外部抵抗接続端子２２に接続された基準抵抗Ｒ２０とで、電源電圧ＶＤＤを分圧する回路である。従って、アレイ回路の動作をシミュレートする調整用アレイ回路又は調整用インピーダンス回路とも称する。つまり、ＮＭＯＳアレイ２６の構成は、図２に示した出力回路１２のプルダウン回路ＰＤと実質的に同一であり、各トランジスタのサイズ等も同一であり、同一の製造プロセスにより製造される。但し、入力信号Ｄｉｎがイネーブル信号ＥＮＮに置き換えられる。
【００４９】
即ち、ＮＭＯＳアレイ２６は、図５に示すように、信号線ＳＬ１とグランドとの間に、５つのＮＭＯＳトランジスタＮ１１〜Ｎ１５が並列に接続された構成を有する。ＮＭＯＳトランジスタＮ１１〜Ｎ１４のゲート端子は、それぞれアンドゲートＡＮＤ１１〜ＡＮＤ１４の出力端子に接続されている。これらＡＮＤ１１〜ＡＮＤ１４の一方の入力端子にはイネーブル信号ＥＮＮがそれぞれ入力され、その他方の端子にはカウンタ２５の出力信号ＮＣＢ１〜ＮＣＢ４が供給される。また、ＮＭＯＳトランジスタＮ１５のゲートにはイネーブル信号ＥＮＮが直接供給される。
【００５０】
ＮＭＯＳトランジスタＮ１１〜Ｎ１４のソース−ドレイン間のオン抵抗は、重み付けされており、ＮＭＯＳトランジスタＮ１１のオン抵抗をＲｎ１１、コンダクタンスをＣｎ１１、とすると、ＮＭＯＳトランジスタＮ１２のオン抵抗は２・Ｒｎ１１、コンダクタンスはＣｎ１１／２、ＮＭＯＳトランジスタＮ１３のオン抵抗は４・Ｒｎ１１、コンダクタンスはＣｎ１１／４、ＮＭＯＳトランジスタＮ１４のオン抵抗は８・Ｒｎ１１、コンダクタンスはＣｎ１１／８、の関係にある。また、ＮＭＯＳトランジスタＮ１５のオン抵抗とコンダクタンスは、例えば、出力回路１２の目的とする出力インピーダンスに応じて、適宜設定される。
なお、理解を容易にするため、本実施の形態においては、ＮＭＯＳトランジスタＮ１１〜Ｎ１４は、ＮＭＯＳトランジスタＮ１〜Ｎ４と実質的に同一の構成、サイズ、特性を有するものとする。
【００５１】
プルダウン回路ＰＤと同様に、４ビットのカウンタ２５からのバイナリ信号ＮＣＢ１〜４によって、オン可能なトランジスタが決定される。また、実際にオンしたトランジスタの組み合わせによって、ＮＭＯＳアレイ２６のプルダウン時の抵抗値が定まる。
【００５２】
イネーブル信号ＥＮＮは、インピーダンス調整処理を行う際に、ハイレベルに設定される信号である。
【００５３】
図３に示すように、ＰＭＯＳ用インピーダンス調整回路３１は、外部抵抗接続端子３２、ＰＭＯＳ用比較回路（コンパレータ）３３、ＰＭＯＳ用調停回路３４、カウンタ３５、ＰＭＯＳアレイ（トランジスタアレイ）３６、ＰＭＯＳ用カウンタ値保持回路３７、を備えている。
【００５４】
外部抵抗接続端子３２には、ＬＳＩ１０の外部において、正確な基準抵抗である外部抵抗Ｒ３０の一端が接続される。この外部抵抗Ｒ３０の他端は接地される。
【００５５】
ＰＭＯＳ用インピーダンス調整回路３１内において、ＰＭＯＳ用コンパレータ３３は、反転入力端が信号線ＳＬ２を介して外部抵抗接続端子３２に接続され、正転入力端には、参照電位Ｖｒｐが印加される。ここで、参照電位Ｖｒｐは、例えば、ＶＤＤ／２に設定される。換言すると、ＰＭＯＳ用コンパレータ３３は、基準抵抗Ｒ３０とＰＭＯＳアレイ３６による電源電圧ＶＤＤの分圧電圧と基準電圧Ｖｒｐとを比較することにより、基準抵抗Ｒ３０とＰＭＯＳアレイ３６のインピーダンスとを比較して、ＰＭＯＳアレイ３６のインピーダンスを測定し、測定結果を出力する。
【００５６】
ＰＭＯＳ用コンパレータ３３は、反転入力端に供給される電圧と正転入力端に供給される参照電位Ｖｒｐとを比較し、正転入力端の電圧が高いときにはハイレベル、低いときにはローレベル、等しい時には中間レベルの信号を出力する。
【００５７】
ＰＭＯＳ用調停回路３４は、ＰＭＯＳ用コンパレータ３３の出力と複数のクロック信号Ｃ３とを入力し、ＰＭＯＳ用コンパレータ３３の出力信号Ｄ１の電圧レベルについて、多数決を取り、その結果を出力する。具体的には、複数のクロック信号Ｃ３１〜Ｃ３ｍが指示するｍ個の異なったタイミングで、ＰＭＯＳ用コンパレータ３３の出力信号の信号レベルを判別し、多数決により一番多い信号レベルを有する信号を出力する。
【００５８】
ｍ＝３とした場合のＰＭＯＳ用調整回路３４の構成は、図４（ａ）に示す構成と同一である。
【００５９】
図３のカウンタ３５は４ビットのＵＰ／ＤＯＷＮカウンタであり、ＰＭＯＳ用調停回路３４の出力信号とクロック信号Ｃ１を受け、クロック信号Ｃ１の立ち上がりエッジで、ＰＭＯＳ用調停回路３４の出力信号の信号レベルを判別し、ハイレベルならカウント値を１だけ増加させ、ローレベルなら１だけ減少させ、４ビットのカウント値ＰＢＣ１（ＬＳＢ）〜ＰＢＣ４（ＭＳＢ）を出力する。その結果、調整対象のインピーダンス回路を構成する各トランジスタと調整用インピーダンス回路を構成する各トランジスタとを制御することになり、したがって、制御回路として機能する。
【００６０】
ＰＭＯＳ用カウンタ値保持回路３７は、カウンタ３５の４ビット出力信号を、クロック信号Ｃ２に同期して取り込んで保持し、保持した４ビットのバイナリ信号を前述の制御信号ＰＣＢ１（ＬＳＢ）〜ＰＣＢ４（ＭＳＢ）として出力する。
【００６１】
ＰＭＯＳアレイ３６は、外部抵抗接続端子３２とＰＭＯＳ用コンパレータ３３の正入力端を接続する信号線ＳＬ２をプルアップする回路であり、出力回路１２のプルアップ回路ＰＵの動作・特性をシミュレートする回路である。換言すれば、外部抵抗接続端子３２に接続された基準抵抗Ｒ３０とで、電源電圧ＶＤＤを分圧する回路である。従って、アレイ回路の動作をシミュレートする調整用アレイ回路又は調整用インピーダンス回路とも称する。ＰＭＯＳアレイ３６の、基本的構成は、図２に示した出力回路１２のプルアップ回路ＰＵと同一である。但し、入力信号Ｄｉｎがイネーブル信号ＥＮＰに置き換えられる。
【００６２】
即ち、ＰＭＯＳアレイ３６は、図６に示すように、信号線ＳＬ２と電源電圧ＶＤＤとの間に、５つのＰ型ＭＯＳトランジスタＰ１１〜Ｐ１５が並列に接続された構成を有する。ＰＭＯＳトランジスタＰ１１〜Ｐ１４のゲートは、それぞれナンドゲートＮＡＮＤ１〜ＮＡＮＤ４の出力端子に接続されている。これらＮＡＮＤ１１〜ＮＡＮＤ１４の一方の入力端子にはイネーブル信号ＥＮＰがそれぞれ入力され、その他方の端子（反転入力端）にはカウンタ３５の出力信号ＰＣＢ１〜ＰＣＢ４が供給される。また、ＰＭＯＳトランジスタＰ５のゲートにはイネーブル信号ＥＮＰが直接供給される。
【００６３】
ＰＭＯＳトランジスタＰ１１〜Ｐ１４のソース−ドレイン間のオン抵抗は、重み付けされており、ＰＭＯＳトランジスタＰ１１のオン抵抗をＲｐ１１、コンダクタンスをＣｐ１１、とすると、ＰＭＯＳトランジスタＰ１２のオン抵抗は２・Ｒｐ１１、コンダクタンスはＣｐ１１／２、ＰＭＯＳトランジスタＰ１３のオン抵抗は４・Ｒｐ１１、コンダクタンスはＣｐ１１／４、ＰＭＯＳトランジスタＰ４のオン抵抗は８・Ｒｐ１１、コンダクタンスはＣｐ１１／８、の関係にある。また、ＰＭＯＳトランジスタＰ１５のオン抵抗とコンダクタンスは、例えば、出力回路１２の目的とする出力インピーダンスに応じて、適宜設定される。
なお、理解を容易にするため、本実施の形態においては、ＰＭＯＳトランジスタＰ１１〜Ｐ１４は、ＰＭＯＳトランジスタＰ１〜Ｐ４と実質的に同一の構成、サイズ、特性を有するものとする。
【００６４】
プルアップ回路ＰＵと同様に、４ビットのカウンタ３５からのバイナリ信号ＰＣＢ１〜４によって、オン可能なトランジスタが決定される。また、実際にオンしたトランジスタの組み合わせによって、ＰＭＯＳアレイ３６のプルアップ時の抵抗値が定まる。
【００６５】
イネーブル信号ＥＮＰは、インピーダンス調整処理を行う際に、ハイレベルに設定される信号である。
【００６６】
次に、本発明の実施の形態に係るＬＳＩ１０における出力インピーダンス調整動作を説明する。
【００６７】
出力回路１２のプルダウン回路ＰＤの抵抗値（出力インピーダンス）は、ＮＭＯＳ用インピーダンス調整回路２１によって設定され、プルアップ回路ＰＵの抵抗値（出力インピーダンス）は、ＰＭＯＳ用インピーダンス調整回路３１によって設定される。
ここでは、まず、ＮＭＯＳ用インピーダンス調整回路２１を動作させてプルダウン回路ＰＤのインピーダンスを調整する動作について説明する。
【００６８】
まず、イネーブル信号ＥＮＮをオン（ハイレベル）に設定し、また、クロック信号Ｃ１，Ｃ２，Ｃ３１〜Ｃ３３を供給する。
【００６９】
外部抵抗接続端子２２に接続された基準抵抗Ｒ２０により電源電圧にプルアップされ、ＮＭＯＳアレイ２６によりグランドにプルダウンされた信号線ＳＬ１の電圧、即ち、基準抵抗Ｒ２０とＮＭＯＳアレイ２６とにより分圧された電源電圧ＶＤＤは、ＮＭＯＳ用コンパレータ２３の正入力端に供給される。ＮＭＯＳ用コンパレータ２３は、この電圧と参照電位Ｖｒｎとを比較する。
【００７０】
信号線ＳＬ１の電圧が参照電位Ｖｒｎより大きい場合、ＮＭＯＳ用コンパレータ２３はハイレベルの信号を出力する。この信号は、ＮＭＯＳ用調停回路２４へ入力し、ハイレベルの信号がＮＭＯＳ用調停回路２４から出力される。そして、この信号はカウンタ２５に入力され、カウンタ２５は、カウント値を１だけ増加する。
【００７１】
このため、カウンタ２５から出力される４ビットバイナリ出力ＮＣＢ１〜ＮＣＢ４の値も１だけ大きくなる。従って、ＮＭＯＳアレイ２６内のアンドゲートＡＮＤ１１〜１４のうち、より上位のアンドゲートが開いた状態となり、オン抵抗のより小さいＮＭＯＳトランジスタがオンするようになる。従って、信号線ＳＬ１とグランドとの間の抵抗値（ＮＭＯＳアレイ２６を構成するトランジスタＮ１１〜Ｎ１５の並列回路の抵抗値）が低下し、信号ラインＳＬ１の電位が下がる。このようにして信号ラインＳＬ１の電位が参照電位Ｖｒｎより大きいときは、カウンタ２５がカウント・アップし、ＮＭＯＳアレイ２６の抵抗値は低下する。
【００７２】
一方、信号線ＳＬ１の電圧が参照電位Ｖｒｎより小さい場合、ＮＭＯＳ用コンパレータ２３はローレベルの信号を出力する。この信号は、ＮＭＯＳ用調停回路２４へ入力し、ローレベルの信号がＮＭＯＳ用調停回路２４から出力される。そして、この信号はカウンタ２５に入力され、カウンタ２５は、カウント値を１だけ減少する。
【００７３】
このため、カウンタ２５から出力される４ビットバイナリ出力ＮＣＢ１〜ＮＣＢ４の値も１だけ小さくなる。従って、ＮＭＯＳアレイ２６内のアンドゲートＡＮＤ１１〜１４のうち、より上位のアンドゲートが閉じた状態となり、オン抵抗の小さいＮＭＯＳトランジスタがオフするようになる。したがって、信号線ＳＬ１とグランドとの間の抵抗値（ＮＭＯＳアレイ２６を構成するトランジスタＮ１１〜Ｎ１５の並列回路の抵抗値）が上昇し、信号ラインＳＬ１の電位が上がる。このようにして信号ラインＳＬ１の電位が参照電位Ｖｒｎより小さいときは、カウンタ２５はカウントダウンし、ＮＭＯＳアレイ２６の抵抗値は上昇する。
【００７４】
カウンタ２５から出力された４ビットのバイナリ信号は、ＮＭＯＳ用カウンタ値保持回路２７にも供給される。ＮＭＯＳ用カウンタ値保持回路２７は、クロック信号Ｃ２に応じてそのバイナリ制御信号ＮＣＢ１〜ＮＣＢ４を保持する。このバイナリ制御信号をプルダウン回路ＰＤに供給することにより、プルダウン回路ＰＤのプルダウン抵抗は、ＮＭＯＳアレイ２６のプルダウン抵抗と同一の値、即ち、基準抵抗Ｒ２０と同一の値となる。
【００７５】
次に、ＰＭＯＳ用インピーダンス調整回路３１を動作させてプルアップ回路ＰＵのインピーダンスを調整する動作について説明する。
【００７６】
まず、イネーブル信号ＥＮＰをオン（ハイレベル）に設定し、また、クロック信号Ｃ１，Ｃ２，Ｃ３１〜Ｃ３３を供給する。
【００７７】
外部抵抗接続端子３２によりグランドにプルダウンされ、ＰＭＯＳアレイ３６により電源電圧ＶＤＤにプルアップされた信号線ＳＬ２の電圧、即ち、基準抵抗Ｒ３０とＰＭＯＳアレイ３６とにより分圧された電源電圧ＶＤＤは、ＰＭＯＳ用コンパレータ３３の反転入力端に供給される。ＰＭＯＳ用コンパレータ３３は、この電圧と参照電位Ｖｒｐとを比較する。
【００７８】
信号線ＳＬ２の電圧が参照電位Ｖｒｐより大きい場合、ＰＭＯＳ用コンパレータ３３はローレベルの信号を出力する。この信号は、ＰＭＯＳ用調停回路３４へ入力し、ローレベルの信号がＰＭＯＳ用調停回路３４から出力される。そして、この信号はカウンタ３５に入力され、カウンタ３５は、カウント値を１だけ減少する。
【００７９】
このため、カウンタ３５から出力される４ビットバイナリ出力ＰＣＢ１〜ＰＣＢ４の値も１だけ小さくなる。従って、ＰＭＯＳアレイ３６内のナンドゲートＮＡＮＤ１１〜１４のうち、より上位のＮＡＮＤゲートが閉じた状態となり、オン抵抗のより小さいＰＭＯＳトランジスタがオフするようになる。従って、信号線ＳＬ２と電源電圧ＶＤＤとの間の抵抗値が増加し、信号ラインＳＬ２の電位が下がる。このようにして信号ラインＳＬ２の電位が参照電位Ｖｒｐより大きいときは、カウンタ３５がカウント・ダウンし、ＰＭＯＳアレイ３６の抵抗値は上昇する。
【００８０】
一方、信号線ＳＬ２の電圧が参照電位Ｖｒｐより小さい場合、ＰＭＯＳ用コンパレータ３３はハイレベルの信号を出力する。この信号は、ＰＭＯＳ用調停回路３４へ入力し、ハイレベルの信号がＰＭＯＳ用調停回路３４から出力される。そして、この信号はカウンタ３５に入力され、カウンタ３５は、カウント値を１だけ増加する。
【００８１】
このため、カウンタ３５から出力される４ビットバイナリ出力ＰＣＢ１〜ＰＣＢ４の値も１だけ大きくなる。従って、ＰＭＯＳアレイ３６内のナンドゲートＮＡＮＤ１１〜１４のうち、より上位のアンドゲートが開いた状態となり、オン抵抗の小さいトランジスタがオンするようになる。したがって、信号線ＳＬ２と電源電圧ＶＤＤとの間の抵抗値が低下し、信号ラインＳＬ２の電位が上昇する。このようにして信号ラインＳＬ２の電位が参照電位Ｖｒｐより小さいときは、カウンタ３５はカウントアップし、ＰＭＯＳアレイ３６の抵抗値は低下する。
【００８２】
カウンタ３５から出力された４ビットのバイナリ信号は、ＰＭＯＳ用カウンタ値保持回路３７にも供給される。ＰＭＯＳ用カウンタ値保持回路３７は、クロック信号Ｃ２に応じてそのバイナリ制御信号ＰＣＢ１〜ＰＣＢ４を保持する。このバイナリ制御信号をプルアップ回路ＰＵに供給することにより、プルアップ回路ＰＵのプルアップ抵抗は、ＰＭＯＳアレイ３６のプルアップ抵抗と同一の値、即ち、基準抵抗Ｒ３０と同一の値となる。
【００８３】
このようにして、プルダウン回路ＰＤの抵抗値は基準抵抗Ｒ２０に、プルアップ回路ＰＵの抵抗値は基準抵抗Ｒ３０に一致するように制御され、出力回路１２の出力インピーダンスは、常時所望の値に維持される。
【００８４】
次に、調停回路２４及び３４に関連した動作について図７を参照して説明する。図７は、調停回路２４及び３４内のそれぞれの信号の状態を示すタイミングチャートである。
調停回路２４及び３４は、タイミングが異なるＣ３１、Ｃ３２、Ｃ３３の３つのクロック信号を使用しており、Ｆ／Ｆ４１、４２及び４３は、それぞれＣ３１、Ｃ３２、Ｃ３３の立ち上がりに同期して、入力信号Ｄ１をラッチし出力する。インピーダンス調整回路２１、３１の作動中において、通常は、アレイ２６又は３６のインピーダンスのレベルを表している入力信号Ｄ１をそのまま保持する信号が出力される。しかし、何らかの原因により、例えば、入力信号Ｄ１にクロック信号Ｃ３１が立ち上がるタイミングでノイズが発生した場合、Ｃ３１に同期するＦ／Ｆ４１は誤検出した結果を格納してしまう。すなわち、図７の例では、本来ハイレベルであるべき信号がローレベルになってしまう。もし、調停回路２４及び３４を備えていないインピーダンス調整回路であれば、カウンタ２５又は３５のカウントアップとカウントダウンとが入れ替わってしまう。したがって、ＮＭＯＳアレイ２６とＰＭＯＳアレイ３６に対してに誤ったバイナリコードを伝達してしまう。
【００８５】
ところで、調停回路２４及び３４においては、誤信号を出力してしまったＦ／Ｆ４１以外に、タイミングのずれたクロック信号Ｃ３２及びＣ３３が入力されるＦ／Ｆ４２とＦ／Ｆ４３を備えている。したがって、クロック信号Ｃ３１が立ち上がるタイミングで入力信号Ｄ１に発生したノイズは、Ｆ／Ｆ４２及びＦ／Ｆ４３には検知されず、両者の出力信号は正常なものとなる。その結果、出力信号Ａが誤りであっても、出力信号Ｂ及びＣが正しいので、Ａ、Ｂ及びＣの多数決論理信号であるＵ／Ｄは、正しい信号が出力される。このように、異なるタイミングを有する複数のクロック信号でコンパレータ２３，３３の出力Ｄ１を取り込み、多数決論理を組むことにより、ノイズ等による信号の誤検出を排除することができる。つまり、インピーダンス調整回路１３やＬＳＩ１０内でノイズ（電源ノイズ等）が発生、また、周りの回路からノイズを受けても、誤動作をすることなくインピーダンス調整を行うことが出来る。
【００８６】
ここでは、クロック信号Ｃ３１のタイミングでノイズが発生した例を示したが、Ｃ３２、Ｃ３３のタイミングで発生したノイズも、同様に補正することができる。
【００８７】
尚、本発明は、上記実施の形態に限られるものではなく、種々の変形及び応用が可能である。
【００８８】
例えば、上述の実施の形態においては、調停回路２４及び３４のｍの値を３とした。しかし、４以上の任意の整数において適用可能である。この場合、一般的に述べると、Ｆ／Ｆがｍ個のとき、すべてのＦ／Ｆの出力から２つを選ぶ組み合わせはｍ（ｍ−１）／２通りなので、２入力ＮＡＮＤゲートは、ｍ（ｍ−１）／２個必要になる。しかしながら、Ｆ／Ｆの出力から２つ選ぶすべての組み合わせを用いない簡易な構成として、２入力ＮＡＮＤゲートの数を減らす構成も可能である。このとき、多数決論理による出力が誤信号を排除する程度の数を用いる必要がある。
【００８９】
上記実施の形態においては、出力インピーダンスを調整する場合を例にこの発明を説明したが、これに限定されず、図８に例示するように、入力インピーダンスを調整する場合にもこの発明を適用可能である。
図８に示す回路は、入力データＤｉｎが外部より内部回路１１１に供給するための信号ラインに入力インピーダンス回路１１２を備える構成を示す。
この入力インピーダンス回路１１２は、図３に示すＮＭＯＳアレイ２６とＰＭＯＳアレイ３６と同様の構成を有するＮＭＯＳアレイ１２６とＰＭＯＳアレイ１３６とを備え、インピーダンス調整回路１１３により、各アレイのインピーダンスが調整される。
このような構成においても、各アレイのインピーダンスを適切に調整して、ＬＳＩ回路１１０の入力インピーダンスを適切な値に維持することができる。
尚、入力インピーダンス回路１１２の構成は、図２に示すような、バッファ回路であってもよい。インピーダンス調整回路１１３により、各アレイのインピーダンスが調整される。
【００９０】
また、上記実施の形態においては、インピーダンス回路としてプルダウン回路とプルアップ回路とを対で備える回路を示したが、この発明は、単独で使用されるプルダウン回路やプルアップ回路のインピーダンスを調整する場合に広く適用可能である。
【００９１】
上記実施の形態においては、調整対象のインピーダンス回路として、複数のＭＯＳトランジスタの並列回路から構成される回路を例示したが、インピーダンス回路の構成は、外部からの制御信号でインピーダンスを調整できるものならば、任意である。
【００９２】
上記実施の形態においては、理解を容易にするため、調整対象のプルダウン回路ＰＤの回路構成と調整用（シミュレート用）のＮＭＯＳアレイ２６の回路構成とを同一とし、調整対象のプルアップ回路ＰＵとの回路構成と調整用（シミュレート用）のＰＭＯＳアレイ３６の回路構成とを同一としたが、これらは互いに異なっていてもよい。調整対象のインピーダンス回路の構成と調整用（シミュレート用）のアレイ回路の構成とが異なる場合には、予め定められた変換規則に従って、調整用（シミュレート用）のアレイ回路の状態から調整対象のインピーダンス回路の状態を判別して、調整を行えばよい。
【００９３】
上記実施の形態においては、理解を容易にするため、プルダウン回路ＰＤのインピーダンスを基準抵抗Ｒ２０と同一に、プルアップ回路ＰＵのインピーダンスを基準抵抗Ｒ３０と同一に設定し、基準レベルＶｒｎ、Ｖｒｐを電源電圧ＶＤＤの１／２としたが、抵抗値の設定や基準電圧の設定は任意である。
【００９４】
また、プルダウン回路をＮチャネルＭＯＳトランジスタで、プルアップ回路をＰチャネルＭＯＳトランジスタで、構成する例を示したが、
プルダウン回路とプルアップ回路とを共にＮチャネルＭＯＳトランジスタで構成したり、プルダウン回路とプルアップ回路とを共にＰチャネルＭＯＳトランジスタで構成することも可能である。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、アレイ回路の動作のシミュレートを異なったタイミングで複数回実行する構成を有する、つまり、比較回路の出力を複数回サンプリングするサンプリング回路及び多数決論理で決まる信号を出力する多数決回路を備えているので、ノイズの影響を排除することが可能である。
【図面の簡単な説明】
【図１】インピーダンス調整回路を備える半導体装置の構成例を示す図である。
【図２】出力回路の構成例を示す図である。
【図３】インピーダンス調整回路の具体的構成を示す図である。
【図４】（ａ）図３に示す調停回路の一例を示す回路図であり、（ｂ）調停回路に供給されるクロック信号の例を示すタイミングチャートである。
【図５】図３に示すＮＭＯＳアレイの回路構成の一例を示す回路図である。
【図６】図３に示すＰＭＯＳアレイの回路構成の一例を示す回路図である。
【図７】調停回路内のそれぞれの信号の状態を示すタイミングチャートである。
【図８】この発明を入力インピーダンス調整回路に適用した場合の構成例を示す図である。
【符号の説明】
１０ 半導体装置
１１ 内部回路
１２ 出力回路
１３ インピーダンス調整回路
２３ ＮＭＯＳ用比較回路
２４ ＮＭＯＳ用調停回路
２５ （４ビット）カウンタ
２６ ＮＭＯＳアレイ
３３ ＰＭＯＳ用比較回路
３４ ＰＭＯＳ用調停回路
３５ （４ビット）カウンタ
３６ ＰＭＯＳアレイ
Claims (6)
- アレイ回路の動作をシミュレートし、シミュレート結果に従って該アレイ回路のインピーダンスを調整するインピーダンス調整回路であって、
前記シミュレートを異なったタイミングで複数回実行し、複数回のシミュレート結果の多数決論理に従って前記アレイ回路のインピーダンスを調整する、
ことを特徴とするインピーダンス調整回路。 - 前記アレイ回路はトランジスタアレイから構成され、
前記アレイ回路の動作をシミュレートする調整用アレイ回路と、
前記調整用アレイ回路のシミュレートの結果を異なったタイミングでサンプリングする複数のサンプリング手段と、
前記複数のサンプリング手段の出力の多数決論理に従って、前記調整用アレイ回路の動作を制御すると共に、前記アレイ回路を構成するトランジスタのオン・オフを制御する調整手段と、
を備えることを特徴とする請求項１に記載のインピーダンス調整回路。 - 複数のトランジスタの並列回路から構成された調整対象のインピーダンス回路と、
信号ラインと、一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタの並列回路から構成される調整用インピーダンス回路と、前記信号ラインの電圧と第２の電圧とを比較する比較回路と、前記比較回路の出力を異なったタイミングでサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた複数のタイミングでの前記比較回路の出力を、多数決論理に従って調停して出力する多数決回路と、前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、を備えるインピーダンス調整回路と、
を備える、ことを特徴とするインピーダンス調整回路を備える半導体装置。 - 複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、前記信号ラインの電圧と第２の電圧とを比較する比較回路と、前記比較回路の出力を複数のタイミング信号に応答してサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた前記比較回路の複数の出力を、多数決論理に従って調停して出力する多数決回路と、前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、を備えるインピーダンス調整回路と、
を備える、ことを特徴とするインピーダンス調整回路を備える半導体装置。 - 複数のトランジスタから構成された調整対象のインピーダンス回路と、
信号ラインと、
一端が前記信号ラインに接続され、他端に第１の電圧が印加され、複数のトランジスタから構成される調整用インピーダンス回路と、
前記信号ラインの電圧と第２の電圧とを比較する比較回路と、
前記比較回路の出力を異なったタイミングでサンプリングするサンプリング回路と、前記サンプリング回路でサンプリングされた複数のタイミングでの前記比較回路の出力を、多数決論理に従って調停して出力する多数決回路と、
前記多数決回路の出力に従って、カウント値を更新し、カウント値に応じて、
調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する制御回路と、
を備えるインピーダンス調整回路。 - 複数のトランジスタから構成されたインピーダンス回路のインピーダンスを調整するインピーダンス調整方法であって、
調整用の基準インピーダンスと複数のトランジスタの並列回路から構成される調整用インピーダンス回路とから構成される分圧回路の出力電圧と所定の基準電圧とを比較して、比較結果を出力し、
前記比較結果を異なったタイミングでサンプリングし、
サンプリングした複数のタイミングでの比較結果を、多数決論理に従って調停して出力し、
調停結果に従って、前記調整対象のインピーダンス回路を構成する各トランジスタと前記調整用インピーダンス回路を構成する各トランジスタとを制御する、
ことを特徴とするインピーダンス調整方法。
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