KR100394586B1 - 임피던스 제어회로 - Google Patents

Abstract

본 발명은 임피던스 제어회로에 관한 것으로, 특히 외부 저항으로부터의 외부 임피던스를 내부 임피던스로 매칭시킬 때 회로의 오차를 줄일 수 있는 임피던스 제어회로에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 임피던스 제어회로는: 그라운드와 패드 사이에 연결된 외부 저항; 상기 패드와 그라운드 사이의 전압을 기준전압과 비교하여 상기 패드와 그라운드 사이의 전압에 대하여 상기 기준전압에 상응하는 임피던스를 출력하는 비교기; 정전압원 및 상기 패드와 연결되며, 상기 비교기로부터의 임피던스를 피드-백 받아 상기 비교기로부터의 임피던스에 해당하는 전류를 생성하는 피모스 전류원;을 구비함을 특징으로 한다.

Description

임피던스 제어회로{IMPEDANCE CONTROL CIRCUIT}

본 발명은 임피던스 제어회로에 관한 것으로, 특히 외부 저항으로부터의 외부 임피던스를 내부 임피던스로 매칭시킬 때 회로의 오차를 줄일 수 있는 임피던스 제어회로에 관한 것이다.

최근에 고속 데이터 전송을 위해 전력소모가 적은 직렬 터미네이션(series termination)과 함께 전력소모는 다소 증가하지만 신호성(Signal Integrity)이 좋은 병렬 터미네이션(parallel termination)용으로 온 칩 터미네이션(On ChipTermination)을 사용하는 방법이 제안되고 있다. 이 방법은 데이터를 전송 라인을 통해 전송하는데 있어서 출력 드라이버(Output Driver: Dout)가 소오스 터미네이션(Source Termination)을 해주고 수신측(receiver)에서 병렬 터미네이션을 해주면 비록 신호의 스윙 레벨(swing level) 자체는 줄어들지만 신호의 완결성 측면에서 풀 스윙(full swing)으로 전달할 수 있도록 하는 것이다. 이를 구현하기 위하여 출력 드라이버와 온 칩 터미네이션은 저항(Resistor)으로 구현하는 것이 이상적인 방법이지만, 상기 출력 드라이버와 온 칩 터미네이션이 칩 내에 위치하기 때문에 전송 라인의 특성 임피던스(characteristic impedance)가 다른 환경에 놓인다면 원하는 터미네이션을 할 수 없게 된다. 따라서, 전송 라인의 특성 임피던스에 원하는 값만큼 프로그래머블(programmable)하게 세팅(setting)되는 회로로 구성되어야 한다. 이를 위해서 전송 라인의 특성 임피던스를 감지하여 상기 출력 드라이버와 온 칩 터미네이션에 이 정보를 전달해 줄 수 있는 프로그래머블 임피던스 제어회로가 필요하게 되었다. 이러한 프로그래머블 임피던스 제어회로는 사용자가 외부에 저항을 연결하면 그 저항 값에 맞게 임피던스를 매칭시켜 주는 역할을 하며, 더욱이 전압과 온도 변화(이하, 'VT 변화'라고 칭함.)에 능동적으로 디지털 코드를 일정기간에 업데이트(update) 시킴으로써 외부 임피던스에 내부적인 임피던스를 매칭 시킬 수 있는 역할을 수행한다.

이러한 프로그래머블 임피던스 제어회로를 구현하는데 있어서 일반적인 방법은 칩을 사용하는 사용자들이 외부의 임피던스와 일치하는 저항을 한쪽 핀에 연결하여 사용하고 있다. 여기서 외부 저항이 외부의 그라운드와 연결되어 있다면 칩내에서는 그에 해당하는 임피던스를 상단에 생성시키게 된다. 이때 만약 디지털 코딩 방식을 사용하여 임피던스를 생성하게 되면 그 자체로 양자화 에러(quantization error)를 갖게 된다. 이러한 양자화 에러를 가지고 다시 하단 드라이버의 임피던스를 매칭시키면 상단에서의 양자화 에러로 인한 오차에 더하여 하단에서 다시 양자화 에러가 발생되어 하단 드라이버의 임피던스 오차는 더욱 커지게 된다.

이하, 비교예에 따른 종래 임피던스 제어회로의 문제를 살펴본다. 먼저, 도 1은 비교예1에 따른 임피던스 제어회로의 구성도로서, 외부 저항 RQ와 같은 임피던스를 생성하기 위해 (1/2)VDDQ(여기서, VDDQ는 High Speed Transceiver Logic 전압을 의미함.)의 기준전압으로 외부 임피던스와 내부의 임피던스를 같도록 감지하는 방법을 사용한다. 상기 도 1과 같은 임피던스 제어회로는 외부 저항의 정보를 임피던스로 받게 되는데 디지털 코드 방식으로 모스 어레이(1)를 형성하는 트랜지스터의 사이즈를 변경하면서 내부 임피던스를 생성시킨다. 이때 상기 트랜지스터의 동작은 선형영역에 있으므로 VDDQ 노이즈에 민감하게 된다. 게다가 디지털 코딩 방식이므로 양자화 오차를 갖게 된다. 이러한 오차를 갖는 임피던스를 사용하여 하단의 드라이버의 임피던스를 생성시킴으로써 그 오차는 더욱 커지게 된다.

한편, 도 2는 비교예2에 따른 임피던스 제어회로의 구성도로서, Motorola(사)에서 USA5,606,275 "Buffer circuit having variable output impedance"에서 제안한 방법으로 상단과 하단의 드라이버의 임피던스를 별개로 생성시키는 구조이다. 상기 도 2에 도시된 회로구조는 외부 저항에 대한 정보를 우선 전류로 받아들이게되어 있다. 게다가 전류원으로 사용하는 트랜지스터를 VDD 노이즈에 강하도록 NMOS를 사용하고 있으며, 트랜지스터의 동작영역을 포화영역(saturation)에 놓이도록 벌크(bulk) 전압을 그라운드로 설정하였다. 그러나, 고속 데이터 전송이 이루어지고 칩의 고집적화가 이루어지면서 칩의 전압이 점점 작아지게 되면 NMOS의 벌크 전압을 그라운드로 하면서 이 트랜지스터의 동작영역을 포화영역에 놓이게 하기에는 그 동적 영역이 너무 작아서 실제로 적용하기 어렵게 된다. 게다가 전류원에서 외부 저항에 대한 전류 값을 생성하고 이 전류 값으로 하단 드라이버의 임피던스를 생성시킨 후, 상단 드라이버의 임피던스를 생성시키기 위해 전류를 복사하게 되는데 이때의 방식이 너무 복잡하여 오히려 오차를 발생시킬 위험이 항상 내재된다.

따라서, 본 발명의 목적은 외부 저항에 대한 내부 임피던스를 생성함에 있어 회로의 오차를 줄이는 임피던스 제어회로를 제공함에 있다.

본 발명의 다른 목적은 고속 데이터 전송에 따라 칩의 전압이 작아지더라도 오차를 줄이면서 이에 효과적으로 대처할 수 있는 임피던스 제어회로를 제공함에 있다.

상기의 목적을 해결하기 위하여 본 발명의 제1견지에 따른 임피던스 제어회로는: 그라운드와 칩의 패드 사이에 연결되며 외부 임피던스에 상응하는 저항값을 갖는 외부 저항; 상기 패드와 상기 그라운드 사이에 나타나는 전압을 인가되는 기준전압과 비교하여 임피던스 제어전압을 출력하는 비교기; 전원전압에 소오스가 연결되고 상기 패드에 드레인이 연결되며, 상기 비교기로부터의 임피던스 제어전압을 게이트로 수신하여, 상기 임피던스 제어전압에 상응하여 상기 드레인에 나타나는 전류를 상기 패드로 인가하는 피모스 트랜지스터; 및 상기 피모스 트랜지스터의 전류를 복사하여 업-드라이버와 다운-드라이버로 인가하기 위해 피모스 타입의 트랜지스터와 엔모스 타입의 트랜지스터로 각기 구성된 전류 미러를 구비함을 특징으로 한다.

도 1은 비교예1에 따른 임피던스 제어회로의 구성도

도 2는 비교예2에 따른 임피던스 제어회로의 구성도

도 3은 임피던스 제어회로의 기본 구성도

도 4는 그라운드와 칩의 한 핀 사이에 외부 저항이 연결되는 경우의 회로도

도 5a는 도 4에 따른 임피던스 제어회로의 전류원을 PMOS를 사용하는 경우의 동작도

도 5b는 도 4에 따른 임피던스 제어회로의 전류원을 소오스와 벌크가 연결된 NMOS를 사용하는 경우의 동작도

도 5c는 도 4에 따른 임피던스 제어회로의 전류원을 NMOS를 사용하는 경우의 동작도

도 6은 VDDQ 전원과 칩의 한 핀 사이에 외부 저항이 연결되는 경우의 회로도

도 7a는 도 6에 따른 임피던스 제어회로의 전류원을 PMOS를 사용하는 경우의 동작도

도 7b는 도 6에 따른 임피던스 제어회로의 전류원을 벌크와 소오스가 연결된 NMOS를 사용하는 경우의 동작도

도 7c는 도 6에 따른 임피던스 제어회로의 전류원을 NMOS를 사용하는 경우의 동작도

도 8은 업-드라이버 임피던스 코드 생성을 위한 회로 개념도

도 9는 다운-드라이버 임피던스 코드 생성을 위한 회로 개념도

도 10은 본 발명의 제1실시예에 따른 임피던스 제어회로도

도 11은 본 발명의 제2실시예에 따른 임피던스 제어회로도

도 12는 본 발명의 바람직한 일 실시예에 따른 임피던스 제어회로를 구체적으로 구현한 도면

도 13은 본 발명의 바람직한 다른 실시예에 따른 임피던스 제어회로를 구체적으로 구현한 도면

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 3은 임피던스 제어회로의 기본 구성도로서, 풀-업(Pull-up)부의 R1과 풀-다운(Pull-down)부의 R2로 이루어진 블록이 출력 드라이버라면 Vx=(1/2)VDDQ에서 R1과 R2는 전송선의 특성 임피던스 Zo와 같은 값을 가져야 한다. 그리고 이 블록이 터미네이션 회로라 하면 상기 Vx의 여러 가지 값에 대해서 상기 R1과 R2의 값은 거의 같아야 한다. 이 경우 반드시 전송선의 특성 임피던스와 일치할 필요는 없다.이와 같이 출력 드라이버로 사용하던 터미네이션 회로용 R1과 R2의 값은 거의 동일해야 한다. 이를 가장 간단하게 구현하는 방법은 업-드라이버와 다운-드라이버에 각각 동일한 레퍼런스를 사용하는 것이 좋지만 칩의 핀 수가 넉넉하지 못한 상태에서 레퍼런스 저항에 대한 칩의 핀을 2개 만드는 것은 효율적이지 못하다. 즉, 업 또는 다운 중 어느 하나의 레퍼런스 저항에 대해서 업 드라이버와 다운 드라이버가 거의 같은 임피던스 값을 가지기 위해서는 회로적인 기술이 요구되어진다.

도 4는 그라운드와 칩의 한 핀 사이에 외부 저항이 연결되는 경우의 회로도로서, PCB 기판의 그라운드와 칩의 한 핀 사이에 레퍼런스 저항이 연결되어 있는 경우이다. 이 경우 내부의 기준전압 Vref를 이용하여 패드(PAD)와 그라운드 사이의 전압이 Vref가 되도록 비교기인 OP Amp.의 출력 Vcon을 만들어 내고 이에 해당하는 전류를 생성시킨다. 이러한 전류원은 도 5a에 도시된 바와 같이 PMOS의 포화영역을 이용하거나 도 5b에 도시된 바와 같이 NMOS의 포화영역을 이용하여 만들 수 있다. 상기 NMOS의 포화영역을 이용한 전류원은 벌크와 소오스를 연결시켜 만들 수 있다. 또한, 이 전류를 이용하여 도 5C에 도시된 바와 같이 NMOS의 게이트와 드레인을 연결한 상태에서 전류를 인가하면 NMOS 역시 훌륭한 전류원 역할을 수행할 수 있다. 이렇게 함으로써 레퍼런스로 사용할 전류원을 두 개 생성하여 상하 임피던스 값이 거의 일치하도록 할 수 있다.

도 6은 PCB의 VDDQ 전원과 칩의 한 핀 사이에 외부 저항이 연결되는 경우의 회로도이며, 도 7a는 도 6에 따른 임피던스 제어회로의 전류원을 PMOS를 사용하는 경우의 동작도이고, 도 7b는 도 6에 따른 임피던스 제어회로의 전류원을 벌크와 소오스가 연결된 NMOS를 사용하는 경우의 동작도이고, 도 7c는 도 6에 따른 임피던스 제어회로의 전류원을 NMOS를 사용하는 경우의 동작도로서, 상기 도 5의 역으로 구성된 회로이다.

도 8은 업-드라이버 임피던스 코드 생성을 위한 회로 개념도로서, 도 5 내지 도 7에서 만들어진 두 개의 전류원을 가지고 업-드라이버의 임피던스 코드를 생성시키는 회로이며, 도 9는 다운-드라이버의 임피던스 코드를 생성시키는 회로의 개념도이다. 상기 도 8에서와 같이 상단의 전류원을 가지고 업-드라이버에 해당하는 임피던스를 생성시키는 방법으로, 여기서 사용되는 것은 비교기(111)와 기준전압원인 (1/2)VDDQ이다. 정전압원으로 VDD를 사용하는 경우에도 (1/2)VDDQ의 기준전압원을 사용한다. 회로의 구성은 정전압원에 연결된 전류원이 임피던스 검출기(113)에 연결되고, 상기 임피던스 검출기(113)는 그라운드에 연결된다. 상기 전류원 I와 상기 임피던스 검출기(1130의 사이의 출력은 (1/2)VDDQ를 기준전압원으로 사용하는 상기 비교기(111)로 출력되며, 상기 비교기(111)는 카운터(112)와 상기 임피던스 검출기(113)에 피드-백 되는 회로 구조를 이룬다. 이 회로의 동작은 상기 전류원 I의 전류가 상기 임피던스 검출기(113)로 인가되면 상기 비교기(111)의 (-) 단자에 전압이 홀드되는데, 상기 비교기(111)의 (+) 단자의 기준전압이 정원압원의 (1/2)VDDQ이므로 상기 전류원의 전류에 대한 기준전압원 (1/2)VDDQ의 임피던스를 생성하게 되고, 디지털 코딩부로 동작하는 상기 카운터(112)가 그 때의 임피던스 코드를 생성시킨다.

한편, 상기 도 9에서와 같이 하단의 전류원을 가지고 다운-드라이버에 해당하는 임피던스를 생성시키는 방법으로, 여기서 사용되는 것은 비교기(111)와 기준전압원인 (1/2)VDDQ이다. 이 때의 정전압원은 반드시 VDDQ를 사용해야 한다. 회로의 구성은 정전압원에 연결된 임피던스 검출기(123)가 전류원 I에 연결되고, 상기 전류원 I는 그라운드에 연결된다. 상기 임피던스 검출기(123)와 상기 전류원 I 사이의 출력은 (1/2)VDDQ를 기준전압원으로 사용하는 상기 비교기(121)로 출력되며, 상기 비교기(121)는 카운터(122)와 상기 임피던스 검출기(123)에 피드-백 되는 회로 구조를 이룬다. 이 회로의 동작은 상기 임피던스 검출기(123)와 상기 전류원 I 사이의 출력은 상기 비교기(121)의 (+)단자에 전압이 홀드되며, 상기 비교기(121)의 (-)단자의 기준전압이 정원압원의 (1/2)VDDQ이므로 상기 전류원 I의 전류에 대한 기준전압원 (1/2)VDDQ의 임피던스를 생성하게 되고, 디지털 코딩부로 동작하는 상기 카운터(112)가 그 때의 임피던스 코드를 생성시킨다.

도 10은 본 발명의 제1실시예에 따른 임피던스 제어회로도로서, 외부 저항 RQ에 대한 가동된 정보를 전류로 생성시키는데 있어서 PMOS1을 사용하였다. 그러면 NMOS를 사용할 때보다 트랜지스터가 포화영역에 존재하기 위한 게이트 전압의 동적영역이 넓어져 하나의 트랜지스터만으로도 여러 가지 임피던스에 대해 여러 가지 전류를 생성시킬 수 있다. 게다가 NMOS를 사용할 때의 VDD 노이즈에 둔감한 특성도 PMOS의 게이트에 달려있는 증폭기의 AC gain margin이 허락되는 정도의 노이즈는 피드백으로 만회할 수 있다. 이때 생성된 전류를 상하에서 사용될 수 있는 전류로 만들기 위해 상기 도 4 내지 도 9에서 상술한 바와 같이 (1/2)VDDQ 전원을 사용하는 비교기로 NMOS의 전류원에 PMOS에서 흐르는 동일한 전류를 흐르게 하는 전압값을 생성시킨다. 그러면 상하 임피던스를 만들 수 있는 전류를 갖게 되고 각각의 NMOS, PMOS의 전류원으로 상하의 임피던스를 디지털 코딩 방식으로 생성시킨다.

도 11은 본 발명의 제2실시예에 따른 임피던스 제어회로도로서, 상단과 하단의 전류를 생성시키는데 있어서 단순 전류 미러를 사용한 회로이다. 상기 전류 미러로 사용하는 전류원으로는 PMOS 전류원 PMOS2와 NMOS 전류원 NMOS1을 사용한다. 상기 도 10의 회로도에서는 다른 잉여의 증폭기가 필요하므로 복잡함과 사이즈 측면에서의 증가를 가져올 수 있다. 따라서, 상기 도 11에 도시된 회로와 같이 전류 미러에 노이즈가 발생하지 않도록 차폐(SHIELDING)만 제대로 해 준다면 상기 도 10과 같은 정확한 임피던스 값을 생성시킬 수 있다. 회로동작은 전단의 피모스 전류원 PMOS1의 전류를 NMOS 전류 미러의 다이오드 부분에 인가하면 상기 NMOS 전류 미러에 연결되는 또 다른 NMOS2에서 상기 피모스 전류원 PMOS1과 같은 전류를 생성시키게 되어 상, 하 임피던스를 생성시키는 기준 전류원을 두 개 생성시킨다.

도 12는 본 발명의 바람직한 실시예에 따른 임피던스 제어회로를 구체적으로 구현한 도면으로, 전류원으로 사용되는 PMOS1은 VDDQ나 VDD 정전압원이 인가된다. 상기 PMOS1을 사용함으로써 패드 ZQ에서의 노이즈에 덜 민감하게 된다. 외부 저항 RQ는 그라운드와 연결된다. 상기 PMOS1과 상기 외부 저항 RQ의 조합으로 얻어지는 전압을 패드 ZQ에서 출력한다. 상기 패드 ZQ로부터 출력되는 전압에 대한 제1기준전압 Vref(315)을 생성하는 제1기준전압 생성부(310)가 구비된다. 또한, 상기 패드 ZQ로부터의 출력 전압을 상기 제1기준전압과 비교하여 상기 패드 ZQ의 출력 전압에 대한 상기 제1기준전압에 상응하는 임피던스를 전류로 생성하는 출력함과 동시에상기 PMOS1로 피드-백 시키는 제1비교기(313)가 연결 구성된다. 그리고, 업/다운 미스매치를 줄이기 위해 상기 제1비교기(313)로부터의 전류를 복사하는 전류 미러 PMOS2 및 NMOS1이 구성된다. 또한, 상기 PMOS2의 전류 미러로부터의 출력전압이 연결되도록 상기 도 8에 도시된 바와 같은 회로(330)가 연결되고, 상기 NMOS1의 전류미러로부터의 출력전압이 연결되도록 상기 도 9에 도시된 바와 같은 회로(340)가 연결된다. 상기 회로(330)의 임피던스 코드는 업-드라이버(333)로 출력되고, 상기 회로(340)의 임피던스 코드는 다운-드라이버(335)로 출력된다.

그리고, 상기 패드 ZQ의 출력과 상기 제1비교기(313) 사이, 그리고 상기 제1기준전압 생성부(310)와 제1비교기(313) 사이에는 LPF2(311) 및 LPF1(317)이 노이즈 감쇠를 위해 구성된다.

이상에서와 같이 본 발명에 따른 임피던스 제어회로는 그라운드와 패드 사이에 연결된 외부 저항, 상기 패드와 그라운드 사이의 전압을 기준전압과 비교하여 상기 패드와 그라운드 사이의 전압에 대하여 상기 기준전압에 상응하는 임피던스를 출력하는 비교기, 정전압원 및 상기 패드와 연결되며, 상기 비교기로부터의 임피던스를 피드-백 받아 상기 비교기로부터의 임피던스에 해당하는 전류를 생성하는 피모스 전류원;을 구비한다. 그리고, 상기 피모스 전류원의 전류를 복사하여 업-드라이버와 다운-드라이버로 인가하는 전류 미러를 구비한다.

또한, 후단에는 상기 피모스 전류 미러로부터 복사된 상기 피모스 전류원으로부터의 전류를 받아 상기 임피던스에 해당하는 전류를 디지털 코딩하는 제1디지털 코딩부;를 구비하는 풀-업 회로 및; 상기 엔모스 전류 미러로부터 복사된 상기피모스 전류원으로부터의 전류를 받아 상기 임피던스에 해당하는 전류를 디지털 코딩하는 제2디지털 코딩부;를 구비하는 풀-다운 회로;가 구성되는데,

상기 풀-업 회로는: 정전압원에 일단이 연결되며, 상기 피모스 전류 미러의 전류를 인가 받는 제2피모스 전류원, 그라운드와 일단이 연결되며, 상기 제2피모스 전류원과 연결되는 엔모스 검출기, 상기 제2피모스 전류원과 상기 엔모스 검출기와의 조합에 의해 출력되는 전압에 대한 기준전압에 상응하는 임피던스를 출력하는 제1비교기; 및 상기 제1비교기에서 출력하는 임피던스를 디지털 코딩하여 임피던스 코드를 생성한 후, 상기 임피던스 코드를 업-드라이버로 출력하는 제1디지털 코딩부를 구비하며,

상기 풀-다운 회로는: 그라운드와 일단이 연결되며, 상기 엔모스 전류 미러의 전류를 인가받는 제2엔모스 전류원, 정전압원에 일단이 연결되며, 상기 제2엔모스 전류원과 연결되는 피모스 검출기, 상기 제2엔모스 전류원과 상기 피모스 검출기와의 조합에 의해 출력되는 전압에 대한 기준전압에 상응하는 임피던스를 출력하는 제2비교기, 및 상기 비교기에서 출력하는 임피던스를 디지털 코딩하여 임피던스 코드를 생성한 후, 상기 임피던스 코드를 다운-드라이버로 출력하는 제2디지털 코딩부;를 구비한다.

도 13은 본 발명의 바람직한 다른 실시예에 따른 임피던스 제어회로를 구체적으로 구현한 도면이다.

전류원으로 사용되는 NMOS11은 벌크와 소오스가 연결되도록 구성되며, VDDQ나 VDD 정전압원이 인가되며, 패드 ZQ에 연결된다. 외부 저항 RQ는 상기 패드 ZQ와그라운드 사이에 연결된다. 상기 NMOS11과 상기 외부 저항 RQ의 조합으로 얻어지는 전압을 패드 ZQ에서 출력한다. 상기 패드 ZQ로부터 출력되는 전압에 대한 제1기준전압 Vref(415)을 생성하는 제1기준전압 생성부(410)가 구비된다. 또한, 상기 패드 ZQ로부터의 출력 전압을 상기 제1기준전압과 비교하여 상기 패드 ZQ의 출력 전압에 대한 상기 제1기준전압에 상응하는 임피던스를 전류로 생성하는 출력함과 동시에 상기 NMOS11로 피드-백 시키는 제1비교기(413)가 연결 구성된다. 그리고, 업/다운 미스매치를 줄이기 위해 상기 제1비교기(413)로부터의 전류를 복사하는 전류 미러 NMOS12 및 NMOS13이 구성된다. 또한, 상기 NMOS12의 전류 미러로부터의 출력전압이 연결되도록 상기 도 8에 도시된 바와 같은 회로(430)가 연결되고, 상기 NMOS13의 전류미러로부터의 출력전압이 연결되도록 상기 도 9에 도시된 바와 같은 회로(440)가 연결된다. 상기 회로(430)의 임피던스 코드는 업-드라이버(433)로 출력되고, 상기 회로(440)의 임피던스 코드는 다운-드라이버(435)로 출력된다.

그리고, 상기 패드 ZQ의 출력과 상기 제1비교기(413) 사이, 그리고 상기 제1기준전압 생성부(410)와 제1비교기(413) 사이에는 LPF2(411) 및 LPF1(417)이 노이즈 감쇠를 위해 구성된다.

상술한 바와 같이 본 발명에 따른 임피던스 제어회로는 향후 낮아지는 전원전압을 고려하여 PMOS로 저항과 직렬로 연결함으로써 잉여의 트랜지스터가 직렬로 연결되지 않도록 하고, PMOS를 사용하여 back bias effect도 없으므로 낮은 전원 전압에도 안정적으로 포화영역 동작을 할 수 있을 뿐만 아니라 칩 내부의 전원(VDD) 이외에도 VDDQ를 사용할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 PMOS 또는 NMOS를 전류원으로 사용하는 임피던스 제어회로를 제시함으로써 외부 저항에 대한 내부 임피던스를 생성함에 있어 회로의 오차를 줄일 수 있고, 고속 데이터 전송에 따라 칩의 전압이 작아지더라도 오차를 줄이면서 이에 효과적으로 대처할 수 있는 이점이 있다.

Claims (15)

1. 그라운드와 칩의 패드 사이에 연결되며 외부 임피던스에 상응하는 저항값을 갖는 외부 저항;

   상기 패드와 상기 그라운드 사이에 나타나는 전압을 인가되는 기준전압과 비교하여 임피던스 제어전압을 출력하는 비교기;

   전원전압에 소오스가 연결되고 상기 패드에 드레인이 연결되며, 상기 비교기로부터의 임피던스 제어전압을 게이트로 수신하여, 상기 임피던스 제어전압에 상응하여 상기 드레인에 나타나는 전류를 상기 패드로 인가하는 피모스 트랜지스터; 및

   상기 피모스 트랜지스터의 전류를 복사하여 업-드라이버와 다운-드라이버로 인가하기 위해 피모스 타입의 트랜지스터와 엔모스 타입의 트랜지스터로 각기 구성된 전류 미러를 구비함을 특징으로 하는 임피던스 제어회로.
2. (삭제)
3. (삭제)
4. 제 1항에 있어서,

   상기 피모스 전류 미러로부터 복사된 상기 피모스 트랜지스터로부터의 전류를 받아 상기 임피던스에 해당하는 전류를 디지털 코딩하는 제1디지털 코딩부;를 구비하는 풀-업 회로 및;

   상기 엔모스 전류 미러로부터 복사된 상기 피모스 트랜지스터로부터의 전류를 받아 상기 임피던스에 해당하는 전류를 디지털 코딩하는 제2디지털 코딩부;를 구비하는 풀-다운 회로;를 구비함을 특징으로 하는 임피던스 제어회로.
5. 제 4항에 있어서, 상기 풀-업 회로는:

   정전압원에 일단이 연결되며, 상기 피모스 전류 미러의 전류를 인가 받는 제2피모스 트랜지스터;

   그라운드와 일단이 연결되며, 상기 제2피모스 트랜지스터와 연결되는 엔모스 검출기;

   상기 제2피모스 트랜지스터와 상기 엔모스 검출기와의 조합에 의해 출력되는 전압에 대한 기준전압에 상응하는 임피던스를 출력하는 제1비교기; 및

   상기 제1비교기에서 출력하는 임피던스를 디지털 코딩하여 임피던스 코드를 생성한 후, 상기 임피던스 코드를 업-드라이버로 출력하는 제1디지털 코딩부를 구비함을 특징으로 하는 임피던스 제어회로.
6. 제 4항에 있어서, 상기 풀-다운 회로는:

   그라운드와 일단이 연결되며, 상기 엔모스 전류 미러의 전류를 인가받는 제2엔모스 트랜지스터;

   정전압원에 일단이 연결되며, 상기 제2엔모스 트랜지스터와 연결되는 피모스 검출기;

   상기 제2엔모스 트랜지스터와 상기 피모스 검출기와의 조합에 의해 출력되는 전압에 대한 기준전압에 상응하는 임피던스를 출력하는 제2비교기; 및

   상기 제2비교기에서 출력하는 임피던스를 디지털 코딩하여 임피던스 코드를 생성한 후, 상기 임피던스 코드를 다운-드라이버로 출력하는 제2디지털 코딩부;를 구비함을 특징으로 하는 임피던스 제어회로.
7. 그라운드와 패드 사이에 연결된 외부 저항;

   상기 패드와 그라운드 사이의 전압을 기준전압과 비교하여 상기 패드와 그라운드 사이의 전압에 대하여 상기 기준전압에 상응하는 임피던스를 출력하는 제1비교기;

   정전압원과 상기 패드사이에 소오스-드레인 채널이 연결되며, 상기 제1비교기로부터의 임피던스를 피드-백 받아 상기 제1비교기로부터의 임피던스에 해당하는 전류를 상기 패드에 생성하는 피모스 트랜지스터;

   상기 피모스 트랜지스터의 전류를 복사하여 풀-업 회로와 풀-다운 회로로 인가하는 피모스 및 엔모스 전류미러;

   정전압원에 일단이 연결되며, 상기 피모스 전류 미러의 전류를 인가 받는 제2피모스 트랜지스터와;

   그라운드와 일단이 연결되며, 상기 제2피모스 트랜지스터와 연결되는 엔모스 검출기와,

   상기 제2피모스 트랜지스터와 상기 엔모스 검출기와의 조합에 의해 출력되는 전압에 대한 기준전압에 상응하는 임피던스를 출력하고 이를 다시 상기 엔모스 검출기에 피드백 시키는 제2비교기와,

   상기 제2비교기에서 출력하는 임피던스를 디지털 코딩하여 임피던스 코드를 생성한 후, 상기 임피던스 코드를 업-드라이버로 출력하는 제1디지털 코딩부로 구성된 풀-업 회로;

   그라운드와 일단이 연결되며, 상기 엔모스 전류 미러의 전류를 인가받는 제2엔모스 트랜지스터와,

   정전압원에 일단이 연결되며, 상기 제2엔모스 트랜지스터와 연결되는 피모스 검출기와,

   상기 제2엔모스 트랜지스터와 상기 피모스 검출기와의 조합에 의해 출력되는 전압에 대한 기준전압에 상응하는 임피던스를 출력하고 이를 다시 상기 피모스 검출기에 피드백 시키는 제3비교기와,

   상기 제3비교기에서 출력하는 임피던스를 디지털 코딩하여 임피던스 코드를 생성한 후, 상기 임피던스 코드를 다운-드라이버로 출력하는 제2디지털 코딩부로 구성되는 풀-다운 회로;를 구비함을 특징으로 하는 임피던스 제어회로.
8. 제 7항에 있어서,

   상기 외부 저항에 연결되는 패드와 상기 제1비교기 사이에 로우 패스 필터가 구성됨을 특징으로 하는 임피던스 제어회로.
9. 제 8항에 있어서,

   상기 제1기준전압 생성부와 제1비교기 사이에 로우 패스 필터가 구성됨을 특징으로 하는 임피던스 제어회로.
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