JP3448231B2 - 半導体装置 - Google Patents
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Description
ンスを外部抵抗により任意に可変設定できる出力バッフ
ァ回路を備えた半導体装置に関する。
テムのバスラインとこれに接続される半導体デバイスの
出力バッファのインピーダンスが不整合であると、反射
波が生じるため、高速のデータ伝送ができない。このた
め従来より、半導体デバイスの出力バッファのインピー
ダンスを、環境に応じて高精度に合わせ込むことを可能
とする“プログラマブルインピーダンス出力バッファ回
路”の仕様が提案されている。これは、半導体デバイス
に外部抵抗を接続するインピーダンス調整用端子を設け
て、ユーザーがこの端子とVSS端子の間に外部抵抗を
接続することにより、その外部抵抗の定数倍で出力バッ
ファ回路のインピーダンスを自動的に合わせ込むことを
可能とする技術であり、高速インターフェース仕様で重
要な回路技術として知られている。
ンス出力バッファ回路のブロック構成を示す。この回路
は、出力バッファ17と、この出力バッファ17の出力
インピーダンスを調整する符号11〜16で示すインピ
ーダンス調整回路とから構成されている。ZQ端子は、
ユーザーが外部抵抗RQを接続するためのインピーダン
ス調整用端子である。基準電流源回路11は、外部抵抗
RQに定電圧源から電流を流すことにより外部抵抗RQ
の抵抗値に対応する基準電流を生成する。また基準電流
源回路11は、生成される基準電流に応じて、出力バッ
ファ17のインピーダンス調整のための方向の異なる二
種類の基準電流を流す電流源端子REFIUとREFI
Dを持つ。
ンピーダンスの合わせ込み制御を行うコントローラ13
は、基準電流源回路11の一方の電流源端子REFIU
に基づいて、出力バッファ17のプルダウン用インピー
ダンスを設定するものである。この電流源端子REFI
Uは、高レベル側電源VDDからプルダウン用ダミーバ
ッファ12に定電流を流し込む流し込み定電流源(定電
流ソース)の端子であり、合わせ込みコントローラ13
は、このREFIU端子の電圧がZQ端子の電圧VZQ
と一致するように、プルダウン用ダミーバッファ12の
インピーダンスを制御する。
ンピーダンスの合わせ込み制御を行うコントローラ15
は、基準電流源回路11の他方の電流源端子REFID
に基づいて、出力バッファ17のプルアップ用インピー
ダンスを設定するものである。この電流源端子REFI
Dは、プルアップ用ダミーバッファ14の電流を低レベ
ル側電源に引き込む引き込み定電流源(定電流シンク)
の端子であり、合わせ込みコントローラ15は、このR
EFID端子の電圧がZQ端子の電圧VZQと一致する
ように、プルアップ用ダミーバッファ14のインピーダ
ンスを制御する。
アップ用ダミーバッファ14は、それぞれコントローラ
13,15とともにA/Dコンバータを構成している。
各ダミーバッフア12,14の合わせ込みインピーダン
スに対応するコントローラ13,15のデータは、デー
タ更新コントローラ16を介して、D/Aコンバータに
より構成される出力バッファ17に送られる。これによ
り、出力バッファ17は外部抵抗RQにより決まるイン
ピーダンスに設定される。
は、クロック端子CKに入る外部クロックに基づいて、
合わせ込みコントローラ13,15、及びデータ更新コ
ントローラ16に供給される内部クロックを生成する。
る。基準電流源回路11は、回路の高レベル側電源VD
Dと低レベル側電源VSSの間の中間レベル電源VDD
Qを用いて、ZQ端子に定電圧を与える基準電圧発生回
路21を有する。基準電圧発生回路21は、分圧抵抗R
0と活性化用NMOSトランジスタN20からなる電圧
発生回路により、VDDQ/2なる基準電圧を生成す
る。得られた電圧はオペアンプOP1の非反転入力端子
に入力され、その出力により制御されるNMOSトラン
ジスタN21のソースをオペアンプOP1の反転入力端
子に帰還することにより、ZQ端子には基準電圧VZQ
=VDDQ/2が与えられる。
り、これに接続された外部抵抗RQには電流IZQが流
れ、これが外部抵抗RQの抵抗値情報に相当する基準電
流となる。この基準電流IZQに基づいて、PMOSト
ランジスタP21とP23によるカレントミラーによ
り、電源VDD側からプルダウン用ダミーバッファ12
に供給される電流を流し込む流し込み定電流源22が構
成される。また、PMOSトランジスタP21とP22
のカレントミラー、及びこれを受けるNMOSトランジ
スタN22とN23によるカレントミラーにより、プル
アップ用ダミーバッファ14からVSSに電流を引き込
む引き込み定電流源23が構成される。
個(図の場合、N個)併設されたNMOSトランジスタ
N31,N32,…,N33により構成され、これらの
ドレインに共通に流し込み定電流源22の端子REFI
Uが接続される。NMOSトランジスタN31,N3
2,…,N33は、ソースが共通にVSSに接続されて
おり、ゲート幅は1:2:4:…のように設定されてい
る。合わせ込みコントローラ13は、端子REFIUの
電圧とZQ端子の電圧VZQが入るオペアンプOP2
と、その出力に応じてアップ/ダウンカウントを行うカ
ウンタ24を有する。このカウンタ24のNビット出力
D0〜DN−1はそれぞれ、NMOSトランジスタN3
1,N32,…,N33のゲートに入る。従って、コン
トローラ13は、端子REFIUの電圧がVZQに一致
するように、ダミーバッファ12のNMOSトランジス
タN31,N32,…,N33のオン/オフを決定す
る。これにより、ダミーバッファ12のサイズが決定さ
れる。
個(図の場合、M個)併設されたPMOSトランジスタ
P31,P32,…,P33により構成され、これらの
ドレインに共通に引き込み定電流源23の端子REFI
Dが接続される。PMOSトランジスタP31,P3
2,…,P33は、ソースが共通に中間レベル電源VD
DQに接続されており、ゲート幅は1:2:4:…のよ
うに設定されている。合わせ込みコントローラ15は、
端子REFIDの電圧とZQ端子の電圧VZQが入るオ
ペアンプOP3と、その出力に応じてアップ/ダウンカ
ウントを行うカウンタ25を有する。このカウンタ25
のMビット出力U0〜UM−1はそれぞれ、PMOSト
ランジスタP31,P32,…,P33のゲートに入
る。従って、コントローラ15は、端子REFIDの電
圧が基準電圧VZQに一致するように、ダミーバッファ
14のPMOSトランジスタP31,P32,…,P3
3のオン/オフを決定する。これにより、ダミーバッフ
ァ14のサイズが決定される。
2,14のサイズ(即ちインピーダンス)は、外部抵抗
RQに対応して生成される基準電流IZQに基づいて決
定され、これを決定したコントローラ13,15の出力
DO〜DN−1,U0〜UM−1は、出力バッファ17
に送られて、出力バッファ17のインピーダンスが設定
される。
インピーダンス出力バッファ回路では、流し込み定電流
源22の端子REFIUの電圧は、VZQ=VDDQ/
2である。このとき、この端子REFIU側のPMOS
カレントミラーのPMOSトランジスタP23では、ド
レイン・ソース間電圧がVds=VDD−VDDQ/2
となる。例えば、VDD=2.5V、VDDQ=1.5
Vの場合、VDD−VDDQ/2=1.75Vであり、
カレントミラー回路として十分な動作マージンが確保さ
れる。
端子REFIDの電圧もVZQ=VDDQ/2であるか
ら、この端子REFID側のNMOSカレントミラー回
路のNMOSトランジスタN23では、ドレイン・ソー
ス間電圧は、VDDQ/2=0.75Vとなる。従って
カレントミラー回路としての動作マージンが十分ではな
い。今後更に、主電源電圧VDDが1.8V,1.5V
と引き下げられるとすると、NMOS側カレントミラー
回路の動作マージンは更に低下する。これにより、基準
電流IZQのカレントエコーが正しく行われなくなる
と、プログラマブルインピーダンス出力バッファ回路の
合わせ込み誤差が大きくなり、問題である。
もので、カレントミラーの動作マージンを確保して合わ
せ込み誤差を低減することを可能としたプログラマブル
インピーダンス出力バッファ回路を有する半導体装置を
提供することを目的としている。
接続するインピーダンス調整用端子を有し、低レベル側
の第1の電源、高レベル側の第2の電源、及びこれらの
電源電圧の中間レベル電圧を出力する第3の電源からそ
れぞれ電源電圧が供給されて、前記インピーダンス調整
用端子に接続された外部抵抗の値に応じて出力バッファ
のインピーダンスを自動調整するインピーダンス調整回
路を有する半導体装置において、前記インピーダンス調
整回路は、前記インピーダンス調整用端子に接続された
外部抵抗に所定の基準電圧を供給して外部抵抗の抵抗値
に対応した基準電流を生成すると共に、その電流に対応
する定電流を第2の電源から流し込む第1のカレントミ
ラー回路による流し込み定電流源と同定電流を第1の電
源に引き込む第2のカレントミラー回路による引き込み
定電流源とを有する基準電流源回路と、前記流し込み定
電流源にドレインが共通接続され、ソースが第1の電源
に接続されたサイズの異なる複数のプルダウン用MOS
トランジスタにより構成されたプルダウン用ダミー出力
バッファと、前記流し込み定電流源の端子電圧が前記基
準電圧に一致するように前記プルダウン用ダミー出力バ
ッファ全体のインピーダンスを合わせ込む第1のインピ
ーダンス合わせ込みコントローラと、前記引き込み定電
流源にドレインが接続され、ソースが第3の電源より高
い電圧を出力する第4の電源に接続されたサイズの異な
る複数のプルアップ用MOSトランジスタにより構成さ
れたプルアップ用ダミー出力バッファと、前記引き込み
定電流源の端子電圧が第4の電源の電圧と前記基準電圧
の差に一致するように前記プルアップ用ダミー出力バッ
ファ全体のインピーダンスを合わせ込む第2のインピー
ダンス合わせ込みコントローラと、を有することを特徴
とする。
せ込みコントローラの低レベル側電源として用いられ
る、前記第4の電源の電圧から第3の電源の電圧分だけ
低下させた第5の電源電圧を出力する第5電源発生回路
と、前記引き込み定電流源の端子電圧を設定するため
の、前記第4の電源の電圧から前記基準電圧分だけ低下
させた第6の電源電圧を出力する第6電源発生発生回路
とを有する。
源と第1の電源の間に直列接続された第1の抵抗、出力
用MOSトランジスタ及び第1の抵抗と等しい第2の抵
抗からなる直列回路と、非反転入力端子に第3の電源が
入力され、反転入力端子に前記出力用MOSトランジス
タのソースが帰還接続され、出力端子が前記出力用MO
Sトランジスタのゲートに接続されたオペアンプとを備
えて、前記出力用MOSトランジスタのドレインを定電
圧出力端子とした定電圧発生回路により構成される。
と第1の電源の間に直列接続された第1の抵抗、第1の
MOSトランジスタ及び第1の抵抗と等しい第2の抵抗
からなる直列回路と、非反転入力端子に第3の電源が入
力され、反転入力端子に前記第1のMOSトランジスタ
のソースが帰還接続され、出力端子が前記第1のMOS
トランジスタのゲートに接続されたオペアンプとを備え
て、前記第1のMOSトランジスタのドレインを定電圧
出力端子とした定電圧発生回路と、前記定電圧発生回路
の出力端子が反転入力端子に接続されたオペアンプ、及
びこのオペアンプの出力によりゲートが制御され、ソー
スが第4の電源に接続され、ドレインが第3の抵抗を介
して第1の電源に接続されるとともに前記オペアンプの
非反転入力端子に帰還接続された第2のMOSトランジ
スタを備えて構成された出力バッファとを有するものと
することができる。
4の電源と第1の電源の間に直列接続された第1の抵
抗、出力用MOSトランジスタ、ダイオード接続された
第1のNMOSトランジスタ、及び第1の抵抗と等しい
第2の抵抗からなる直列回路、及び非反転入力端子に第
3の電源が入力され、反転入力端子に前記出力用MOS
トランジスタのソースが帰還接続され、出力端子が前記
出力用MOSトランジスタのゲートに接続されたオペア
ンプを備えて、前記出力用MOSトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、前記定電
圧発生回路の出力端子がゲートに接続され、ドレインが
第4の電源に接続され、ソースが第3の抵抗を介して第
1の電源に接続された第2のNMOSトランジスタを備
えて構成された出力バッファとを有するものとすること
ができる。
スが第1の抵抗を介して第4の電源に接続された出力用
MOSトランジスタと、この出力用MOSトランジスタ
のゲートに出力端子が接続され、非反転入力端子に第3
の電源が接続され、前記出力用MOSトランジスタのソ
ースが反転入力端子に帰還接続されたオペアンプと、前
記出力用MOSトランジスタのドレインと第1の電源の
間に第1の基準電流源用MOSトランジスタを介在させ
た第1のカレントミラー回路と、この第1のカレントミ
ラー回路の電流出力端子と第4の電源との間に第2の基
準電流源用MOSトランジスタを介在させた第2のカレ
ントミラー回路と、この第2のカレントミラー回路の電
流出力端子と第1の電源端子の間に接続された第2の抵
抗とを備えて、第2の抵抗の端子を電圧出力端子として
構成される。この場合、前記第1及び第2のカレントミ
ラー回路のいずれかが基準電流に対して出力電流が1/
Kとなるように設定され、第2の抵抗が第1の抵抗に対
してK倍に設定されて、電圧出力端子に第4の電源と第
3の電源の差電圧を定電圧として出力する。
の実施の形態を説明する。プログラマブルインピーダン
ス出力バッファ回路の基本構成は、図7と変わらない。
図1はこの実施の形態による出力バッファ回路のうちイ
ンピーダンス調整回路の要部構成を、図8に対応させて
示している。
Q端子に接続された外部抵抗RQに中間レベル電源VD
DQを分圧して得られる定電圧VZQ=VDDQ/2を
供給して外部抵抗RQの抵抗値に対応した電流IZQを
生成する基準電圧発生回路21を有し、カレントミラー
回路を用いて構成された、電流IZQに対応する定電流
をVDDから流し込む流し込み定電流源22と、同じく
電流IZQに対応する定電流をVSSに引き込む引き込
み定電流源23とを有する。これは図8と同じである。
流し込み定電流源22に接続されるプルダウン用ダミー
出力バッファ12及びこれを制御するコントローラ13
の部分も図8と変わらない。
3に接続されるプルアップ用ダミー出力バッファ14、
及びこれを制御するコントローラ15の部分の構成が図
8と異なっている。即ち、プルアップ用ダミー出力バッ
ファ14を構成するPMOSトランジスタP31,P3
1,…,P33のソースは電源VDDに接続されてい
る。これに対応して、引き込み定電流源23の出力端子
REFIDが非反転入力端子に入るオペアンプOP3の
反転入力端子には、VDD−VDDQ/2発生回路31
から電圧VDD−VDDQ/2が与えられ、PMOSト
ランジスタP31,P31,…,P33のドレインの電
圧をVDD−VDDQ/2に設定している。また、プル
アップ用ダミー出力バッファ14のゲートを制御するコ
ントローラ25の出力回路251は、CMOSインバー
タを構成しているが、そのNMOSトランジスタのソー
スに与える低レベル側電源として、VSSより高い定電
圧VDD−VDDQを発生するVDD−VDDQ発生回
路32が設けられている。
ップ用ダミー出力バッファ14の動作電圧範囲を従来よ
りVDD−VDDQだけ高レベル側にシフトさせてい
る。これにより、流し込み定電流源22のPMOSトラ
ンジスタP23のドレイン・ソース間電圧(VDD−V
ZQ=VDD−VDDQ/2)と同様に、引き込み定電
流源23のNMOSトランジスタN23のドレイン・ソ
ース間電圧は、VDD−VDDQ/2となる。具体的
に、VDD=2.5V、VDDQ=1.5Vとすれば、
PMOSトランジスタP23,NMOSトランジスタN
23ともにドレイン・ソース間電圧は、1.75Vとな
る。従って、図8の従来例と比較して明らかに、NMO
Sカレントミラーの動作マージンが十分に大きなものと
なる。
用ダミー出力バッファ14、VDD−VDDQ/2発生
回路31及びVDD−VDDQ発生回路32の高レベル
側電源としてVDDを用いたが、より一般的には、VD
DQよりも高い適当な高レベル電源VDD1を用いるこ
とが可能である。即ち、図1の例は、VDD1=VDD
に設定した場合であり、以下の実施の形態でも同様とす
る。
回路32の構成例を示す。この回路は定電圧発生回路4
1により構成されている。即ち、PMOSトランジスタ
P41のソースは抵抗R41を介して電源VDDに接続
され、ドレインは抵抗R42を介してVSSに接続さ
れ、ドレインが出力端子OUTとなる。抵抗R41とR
42は同じ抵抗値を有するものとする。PMOSトラン
ジスタP41のゲートを制御するオペアンプOP41の
非反転入力端子にはVDDQが与えられ、PMOSトラ
ンジスタP41のソースが反転入力端子に帰還される。
ランジスタP41のソースがVDDQとなるようにオペ
アンプOP41によりPMOSトランジスタP41の電
流が制御される。その電流は、(VDD−VDDQ)/
R41であり、同じ電流が抵抗R42に流れる。抵抗R
41とR42は等しく設定されているから、出力端子O
UTには、電圧VDD−VDDQが発生される。
は、出力端子OUTの電圧変動に対して直接の負帰還は
かからない。この点を改良して、出力安定化及び電流供
給能力の向上を図ったVDD−VDDQ発生回路32の
例が、図3である。図3では、図2に示す定電圧発生回
路41に更に出力バッファ51を設けている。出力バッ
ファ51は、ソースが電源VDDに接続されたPMOS
トランジスタP51と、そのドレインをVSSに接続す
る高抵抗R51と、定電圧発生回路41の出力が反転入
力端子に接続され、非反転入力端子にPMOSトランジ
スタP51のドレインが帰還され、出力端子がPMOS
トランジスタP51のゲートに接続されたオペアンプP
51とから構成され、PMOSトランジスタP51のド
レインを出力端子OUTとしている。
の出力は、VDD−VDDQであるから、出力バッファ
51では、PMOSトランジスタP51のドレイン即ち
出力端子OUTがVDD−VDDQとなるように、オペ
アンプOP51によりPMOSトランジスタP51が制
御される。出力端子OUTに電圧変動が生じた場合、オ
ペアンプOP51によりその電圧変動を補償するように
PMOSトランジスタP1の導通度が負帰還制御される
から、安定した出力電圧が得られる。また出力段PMO
SトランジスタP51のソースは直接VDDに接続され
ているから、図2の場合と異なり抵抗での電力消費なし
に大きな電流を供給でき、電流供給能力が向上する。高
抵抗R51は、PMOSトランジスタP51のドレイン
を引き下げて、PMOSトランジスタP51がオフにな
るのを防止する。
いることなく、出力安定化を図ったVDD−VDDQ発
生回路32の例である。定電圧発生回路41aは、図2
の構成を基本として、PMOSトランジスタP41のド
レインと抵抗R42の間にダイオード接続されたNMO
SトランジスタN61を挿入したものである。出力バッ
ファ61は、ドレインがVDDに接続され、ゲートがP
MOSトランジスタP41のドレインにより制御される
NMOSトランジスタN62と、このNMOSトランジ
スタN62のソースとVSSの間に接続された高抵抗R
61とから構成され、NMOSトランジスタN62のソ
ースを出力端子OUTとしている。
1aの出力であるPMOSトランジスタP41のドレイ
ン電圧は、NMOSトランジスタN61のしきい値をV
thとして、VDD−VDDQ+Vthとなる。出力バ
ッファ61のNMOSトランジスタN62のしきい値が
NMOSトランジスタN61のそれと同じであるとすれ
ば、出力端子OUTに得られる電圧は、VDD−VDD
Qとなる。
圧変動があると、これを補償するように抵抗R61によ
りNMOSトランジスタN62に負帰還がかかる。従っ
て、オペアンプを用いることなく、出力の安定化が図ら
れる。また、NMOSトランジスタはPMOSトランジ
スタに比べて駆動能力が高いから、オペアンプを用いな
いことと相俟って、図3の場合に比べて面積を小さくす
ることができる。
SSの間に二つの抵抗R41,R42とPMOSトラン
ジスタP41を介在させている。従ってPMOSトラン
ジスタP41の動作マージンが低く、電源VDDが低下
したときに動作しなくなるおそれがある。図5はこの点
を改良したVDD−VDDQ発生回路32の例で、定電
圧発生回路71により構成されている。
抗R41を介してVDDに接続され、PMOSトランジ
スタP41のゲートがオペアンプOP41により制御さ
れることは、図2と同じである。PMOSトランジスタ
P41のドレインとVSSの間には、PMOSトランジ
スタP41を流れる電流を基準とするNMOSトランジ
スタN71,N72によるNMOSカレントミラー72
が設けられている。更に、このカレントミラー72の出
力であるNMOSトランジスタN72を流れる電流を基
準とするPMOSトランジスタP71,P72によるP
MOSカレントミラー73がNMOSトランジスタN7
2とVDDの間に構成されている。PMOSトランジス
タP72のドレインが出力端子OUTであって、これと
VSSの間に抵抗R42が接続されている。
タP41、従ってNMOSトランジスタN71に流れる
電流は、図2の回路で説明したと同じ、I0=(VDD
−VDDQ)/R41である。NMOSトランジスタN
71,N72が同じ寸法であれば、NMOSトランジス
タN72に同じ電流I0が流れる。この電流I0は更
に、PMOSトランジスタP71,P72からなるカレ
ントミラーの基準電流となる。PMOSトランジスタP
71,P72が同じ寸法であるとすれば、PMOSトラ
ンジスタP72にも同じ電流I0が流れ、これが抵抗R
42に流れる。従って、抵抗R41,R42を同じ抵抗
値に設定すれば、図2の場合と同様に、出力端子OUT
に得られる電圧は、VDD−VDDQとなる。この実施
の形態では、VDD−VSS間には、抵抗が一つしか挿
入されないから、動作マージンが大きく、電源VDDの
低下に対して強いものとなる。
ントミラー72のNMOSトランジスタN71とN72
の寸法を異ならせ、或いはPMOSカレントミラー73
のPMOSトランジスタP71とP72の寸法を異なら
せることにより、抵抗R41とR42の値を異ならせる
ようにしてもよい。即ち一般的に、NMOSトランジス
タN72のゲート幅をNMOSトランジスタN71のそ
れに対して1/K(K:任意の正の数)とするか、或い
はPMOSトランジスタP72のゲート幅をPMOSト
ランジスタP71のそれの1/Kとすれば、抵抗R42
に流れる電流は、I0/Kとなる。従ってこの場合、抵
抗R42の値を抵抗R41のK倍にすれば、出力電圧V
DD−VDDQが得られる。
2発生回路31の構成例である。図2〜図5で説明した
VDD−VDDQ発生回路32を用いて、これと電源V
DDの間に同じ値の抵抗R81,R82を直列接続し、
その接続ノードを出力端子OUTとする。これにより出
力端子OUTには、電圧VDD−VDDQ/2が得られ
る。
ルアップ用ダミー出力バッファを構成するPMOSトラ
ンジスタの動作電圧範囲を高レベル側にシフトさせるこ
とによって、基準電流源回路の引き込み定電流源を構成
するNMOSカレントミラーの動作マージンを、流し込
み定電流源を構成するPMOSカレントミラーと同様
に、大きく確保することができ、電源電圧が低下した場
合のインピーダンス合わせ込み誤差を低減することを可
能としたプログラマブルインピーダンス出力バッファ回
路を得ることができる。
ンピーダンス出力バッファ回路の要部構成を示す回路図
である。
例を示す回路図である。
構成例を示す回路図である。
構成例を示す回路図である。
構成例を示す回路図である。
構成例を示す回路図である。
ファ回路の構成を示すブロック図である。
1…基準電流源回路、12…プルダウン用ダミー出力バ
ッファ、14…プルアップ用ダミー出力バッファ、1
3,14…インピーダンス合わせ込みコントローラ、1
6…データ更新回路、17…出力バッファ、31…VD
D−VDDQ/2発生回路、32…VDD−VDDQ発
生回路。
Claims (7)
- 【請求項1】 外部抵抗を接続するインピーダンス調整
用端子を有し、低レベル側の第1の電源、高レベル側の
第2の電源、及びこれらの電源電圧の中間レベル電圧を
出力する第3の電源からそれぞれ電源電圧が供給され
て、前記インピーダンス調整用端子に接続された外部抵
抗の値に応じて出力バッファのインピーダンスを自動調
整するインピーダンス調整回路を有する半導体装置にお
いて、 前記インピーダンス調整回路は、 前記インピーダンス調整用端子に接続された外部抵抗に
所定の基準電圧を供給して外部抵抗の抵抗値に対応した
基準電流を生成すると共に、その電流に対応する定電流
を第2の電源から流し込む第1のカレントミラー回路に
よる流し込み定電流源と同定電流を第1の電源に引き込
む第2のカレントミラー回路による引き込み定電流源と
を有する基準電流源回路と、 前記流し込み定電流源にドレインが共通接続され、ソー
スが第1の電源に接続されたサイズの異なる複数のプル
ダウン用MOSトランジスタにより構成されたプルダウ
ン用ダミー出力バッファと、 前記流し込み定電流源の端子電圧が前記基準電圧に一致
するように前記プルダウン用ダミー出力バッファ全体の
インピーダンスを合わせ込む第1のインピーダンス合わ
せ込みコントローラと、 前記引き込み定電流源にドレインが接続され、ソースが
第3の電源より高い電圧を出力する第4の電源に接続さ
れたサイズの異なる複数のプルアップ用MOSトランジ
スタにより構成されたプルアップ用ダミー出力バッファ
と、 前記引き込み定電流源の端子電圧が第4の電源の電圧と
前記基準電圧の差に一致するように前記プルアップ用ダ
ミー出力バッファ全体のインピーダンスを合わせ込む第
2のインピーダンス合わせ込みコントローラと、 を有することを特徴とする半導体装置。 - 【請求項2】 前記第2のインピーダンス合わせ込みコ
ントローラの低レベル側電源として用いられる、前記第
4の電源の電圧から第3の電源の電圧分だけ低下させた
第5の電源電圧を出力する第5電源発生回路と、 前記引き込み定電流源の端子電圧を設定するための、前
記第4の電源の電圧から前記基準電圧分だけ低下させた
第6の電源電圧を出力する第6電源発生発生回路とを有
することを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記第5電源発生回路は、 第4の電源と第1の電源の間に直列接続された第1の抵
抗、出力用MOSトランジスタ及び第1の抵抗と等しい
第2の抵抗からなる直列回路と、非反転入力端子に第3
の電源が入力され、反転入力端子に前記出力用MOSト
ランジスタのソースが帰還接続され、出力端子が前記出
力用MOSトランジスタのゲートに接続されたオペアン
プとを備えて、前記出力用MOSトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路により構成さ
れていることを特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記第5電源発生回路は、 第4の電源と第1の電源の間に直列接続された第1の抵
抗、第1のMOSトランジスタ及び第1の抵抗と等しい
第2の抵抗からなる直列回路と、非反転入力端子に第3
の電源が入力され、反転入力端子に前記第1のMOSト
ランジスタのソースが帰還接続され、出力端子が前記第
1のMOSトランジスタのゲートに接続されたオペアン
プとを備えて、前記第1のMOSトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、 前記定電圧発生回路の出力端子が反転入力端子に接続さ
れたオペアンプ、及びこのオペアンプの出力によりゲー
トが制御され、ソースが第4の電源に接続され、ドレイ
ンが第3の抵抗を介して第1の電源に接続されるととも
に前記オペアンプの非反転入力端子に帰還接続された第
2のMOSトランジスタを備えて構成された出力バッフ
ァとを有することを特徴とする請求項2記載の半導体装
置。 - 【請求項5】 前記第5電源発生回路は、 第4の電源と第1の電源の間に直列接続された第1の抵
抗、出力用MOSトランジスタ、ダイオード接続された
第1のNMOSトランジスタ、及び第1の抵抗と等しい
第2の抵抗からなる直列回路、及び非反転入力端子に第
3の電源が入力され、反転入力端子に前記出力用MOS
トランジスタのソースが帰還接続され、出力端子が前記
出力用MOSトランジスタのゲートに接続されたオペア
ンプを備えて、前記出力用MOSトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、 前記定電圧発生回路の出力端子がゲートに接続され、ド
レインが第4の電源に接続され、ソースが第3の抵抗を
介して第1の電源に接続された第2のNMOSトランジ
スタを備えて構成された出力バッファとを有することを
特徴とする請求項2記載の半導体装置。 - 【請求項6】 前記第5電源発生回路は、 ソースが第1の抵抗を介して第4の電源に接続された出
力用MOSトランジスタと、この出力用MOSトランジ
スタのゲートに出力端子が接続され、非反転入力端子に
第3の電源が接続され、前記出力用MOSトランジスタ
のソースが反転入力端子に帰還接続されたオペアンプ
と、前記出力用MOSトランジスタのドレインと第1の
電源の間に第1の基準電流源用MOSトランジスタを介
在させた第1のカレントミラー回路と、この第1のカレ
ントミラー回路の電流出力端子と第4の電源との間に第
2の基準電流源用MOSトランジスタを介在させた第2
のカレントミラー回路と、この第2のカレントミラー回
路の電流出力端子と第1の電源端子の間に接続された第
2の抵抗とを備えて、第2の抵抗の端子を電圧出力端子
として構成されていることを特徴とする請求項2記載の
半導体装置。 - 【請求項7】 前記第1及び第2のカレントミラー回路
のいずれかが基準電流に対して出力電流が1/Kとなる
ように設定され、第2の抵抗が第1の抵抗に対してK倍
に設定されて、電圧出力端子に第4の電源と第3の電源
の差電圧を定電圧として出力することを特徴とする請求
項6記載の半導体装置。
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