JP2000183717A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 動作マージンを確保して合わせ込み誤差を低
減することを可能としたプログラマブルインピーダンス
出力バッファ回路を有する半導体装置を提供する。 【解決手段】 端子ＺＱに抵抗ＲＱを接続することによ
りインピーダンスが自動調整される出力バッファ回路を
持ち、出力バッファ回路は、抵抗ＲＱにＶＳＳとＶＤＤ
の間の中間電源ＶＤＤＱを分圧した定電圧ＶＺＱを供給
して電流ＩＺＱを生成し、これに対応する定電流をＶＤ
Ｄから流し込む定電流源２２と同定電流をＶＳＳに引き
込む定電流源２３とを持つ基準電流源回路１１と、定電
流源２２にドレインが共通接続されたＮＭＯＳトランジ
スタにより構成されたプルダウン用ダミー出力バッファ
１２と、定電流源２３にドレインが接続されたＰＭＯＳ
トランジスタにより構成されたプルアップ用ダミー出力
バッファ１４を有し、バッファ１４のソースはＶＤＤ、
ドレインはＶＤＤ−ＶＤＤＱ／２に制御される。
減することを可能としたプログラマブルインピーダンス
出力バッファ回路を有する半導体装置を提供する。 【解決手段】 端子ＺＱに抵抗ＲＱを接続することによ
りインピーダンスが自動調整される出力バッファ回路を
持ち、出力バッファ回路は、抵抗ＲＱにＶＳＳとＶＤＤ
の間の中間電源ＶＤＤＱを分圧した定電圧ＶＺＱを供給
して電流ＩＺＱを生成し、これに対応する定電流をＶＤ
Ｄから流し込む定電流源２２と同定電流をＶＳＳに引き
込む定電流源２３とを持つ基準電流源回路１１と、定電
流源２２にドレインが共通接続されたＮＭＯＳトランジ
スタにより構成されたプルダウン用ダミー出力バッファ
１２と、定電流源２３にドレインが接続されたＰＭＯＳ
トランジスタにより構成されたプルアップ用ダミー出力
バッファ１４を有し、バッファ１４のソースはＶＤＤ、
ドレインはＶＤＤ−ＶＤＤＱ／２に制御される。
Description
【０００１】
【発明の属する技術分野】この発明は、出力インピーダ
ンスを外部抵抗により任意に可変設定できる出力バッフ
ァ回路を備えた半導体装置に関する。
ンスを外部抵抗により任意に可変設定できる出力バッフ
ァ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】各種データ処理システムにおいて、シス
テムのバスラインとこれに接続される半導体デバイスの
出力バッファのインピーダンスが不整合であると、反射
波が生じるため、高速のデータ伝送ができない。このた
め従来より、半導体デバイスの出力バッファのインピー
ダンスを、環境に応じて高精度に合わせ込むことを可能
とする“プログラマブルインピーダンス出力バッファ回
路”の仕様が提案されている。これは、半導体デバイス
に外部抵抗を接続するインピーダンス調整用端子を設け
て、ユーザーがこの端子とＶＳＳ端子の間に外部抵抗を
接続することにより、その外部抵抗の定数倍で出力バッ
ファ回路のインピーダンスを自動的に合わせ込むことを
可能とする技術であり、高速インターフェース仕様で重
要な回路技術として知られている。
テムのバスラインとこれに接続される半導体デバイスの
出力バッファのインピーダンスが不整合であると、反射
波が生じるため、高速のデータ伝送ができない。このた
め従来より、半導体デバイスの出力バッファのインピー
ダンスを、環境に応じて高精度に合わせ込むことを可能
とする“プログラマブルインピーダンス出力バッファ回
路”の仕様が提案されている。これは、半導体デバイス
に外部抵抗を接続するインピーダンス調整用端子を設け
て、ユーザーがこの端子とＶＳＳ端子の間に外部抵抗を
接続することにより、その外部抵抗の定数倍で出力バッ
ファ回路のインピーダンスを自動的に合わせ込むことを
可能とする技術であり、高速インターフェース仕様で重
要な回路技術として知られている。
【０００３】図７は、従来のプログラマブルインピーダ
ンス出力バッファ回路のブロック構成を示す。この回路
は、出力バッファ１７と、この出力バッファ１７の出力
インピーダンスを調整する符号１１〜１６で示すインピ
ーダンス調整回路とから構成されている。ＺＱ端子は、
ユーザーが外部抵抗ＲＱを接続するためのインピーダン
ス調整用端子である。基準電流源回路１１は、外部抵抗
ＲＱに定電圧源から電流を流すことにより外部抵抗ＲＱ
の抵抗値に対応する基準電流を生成する。また基準電流
源回路１１は、生成される基準電流に応じて、出力バッ
ファ１７のインピーダンス調整のための方向の異なる二
種類の基準電流を流す電流源端子ＲＥＦＩＵとＲＥＦＩ
Ｄを持つ。
ンス出力バッファ回路のブロック構成を示す。この回路
は、出力バッファ１７と、この出力バッファ１７の出力
インピーダンスを調整する符号１１〜１６で示すインピ
ーダンス調整回路とから構成されている。ＺＱ端子は、
ユーザーが外部抵抗ＲＱを接続するためのインピーダン
ス調整用端子である。基準電流源回路１１は、外部抵抗
ＲＱに定電圧源から電流を流すことにより外部抵抗ＲＱ
の抵抗値に対応する基準電流を生成する。また基準電流
源回路１１は、生成される基準電流に応じて、出力バッ
ファ１７のインピーダンス調整のための方向の異なる二
種類の基準電流を流す電流源端子ＲＥＦＩＵとＲＥＦＩ
Ｄを持つ。
【０００４】プルダウン用ダミーバッファ１２とそのイ
ンピーダンスの合わせ込み制御を行うコントローラ１３
は、基準電流源回路１１の一方の電流源端子ＲＥＦＩＵ
に基づいて、出力バッファ１７のプルダウン用インピー
ダンスを設定するものである。この電流源端子ＲＥＦＩ
Ｕは、高レベル側電源ＶＤＤからプルダウン用ダミーバ
ッファ１２に定電流を流し込む流し込み定電流源（定電
流ソース）の端子であり、合わせ込みコントローラ１３
は、このＲＥＦＩＵ端子の電圧がＺＱ端子の電圧ＶＺＱ
と一致するように、プルダウン用ダミーバッファ１２の
インピーダンスを制御する。
ンピーダンスの合わせ込み制御を行うコントローラ１３
は、基準電流源回路１１の一方の電流源端子ＲＥＦＩＵ
に基づいて、出力バッファ１７のプルダウン用インピー
ダンスを設定するものである。この電流源端子ＲＥＦＩ
Ｕは、高レベル側電源ＶＤＤからプルダウン用ダミーバ
ッファ１２に定電流を流し込む流し込み定電流源（定電
流ソース）の端子であり、合わせ込みコントローラ１３
は、このＲＥＦＩＵ端子の電圧がＺＱ端子の電圧ＶＺＱ
と一致するように、プルダウン用ダミーバッファ１２の
インピーダンスを制御する。
【０００５】プルアップ用ダミーバッファ１４とそのイ
ンピーダンスの合わせ込み制御を行うコントローラ１５
は、基準電流源回路１１の他方の電流源端子ＲＥＦＩＤ
に基づいて、出力バッファ１７のプルアップ用インピー
ダンスを設定するものである。この電流源端子ＲＥＦＩ
Ｄは、プルアップ用ダミーバッファ１４の電流を低レベ
ル側電源に引き込む引き込み定電流源（定電流シンク）
の端子であり、合わせ込みコントローラ１５は、このＲ
ＥＦＩＤ端子の電圧がＺＱ端子の電圧ＶＺＱと一致する
ように、プルアップ用ダミーバッファ１４のインピーダ
ンスを制御する。
ンピーダンスの合わせ込み制御を行うコントローラ１５
は、基準電流源回路１１の他方の電流源端子ＲＥＦＩＤ
に基づいて、出力バッファ１７のプルアップ用インピー
ダンスを設定するものである。この電流源端子ＲＥＦＩ
Ｄは、プルアップ用ダミーバッファ１４の電流を低レベ
ル側電源に引き込む引き込み定電流源（定電流シンク）
の端子であり、合わせ込みコントローラ１５は、このＲ
ＥＦＩＤ端子の電圧がＺＱ端子の電圧ＶＺＱと一致する
ように、プルアップ用ダミーバッファ１４のインピーダ
ンスを制御する。
【０００６】プルダウン用ダミーバッファ１２及びプル
アップ用ダミーバッファ１４は、それぞれコントローラ
１３，１５とともにＡ／Ｄコンバータを構成している。
各ダミーバッフア１２，１４の合わせ込みインピーダン
スに対応するコントローラ１３，１５のデータは、デー
タ更新コントローラ１６を介して、Ｄ／Ａコンバータに
より構成される出力バッファ１７に送られる。これによ
り、出力バッファ１７は外部抵抗ＲＱにより決まるイン
ピーダンスに設定される。
アップ用ダミーバッファ１４は、それぞれコントローラ
１３，１５とともにＡ／Ｄコンバータを構成している。
各ダミーバッフア１２，１４の合わせ込みインピーダン
スに対応するコントローラ１３，１５のデータは、デー
タ更新コントローラ１６を介して、Ｄ／Ａコンバータに
より構成される出力バッファ１７に送られる。これによ
り、出力バッファ１７は外部抵抗ＲＱにより決まるイン
ピーダンスに設定される。
【０００７】サンプリングリングクロック発生回路１８
は、クロック端子ＣＫに入る外部クロックに基づいて、
合わせ込みコントローラ１３，１５、及びデータ更新コ
ントローラ１６に供給される内部クロックを生成する。
は、クロック端子ＣＫに入る外部クロックに基づいて、
合わせ込みコントローラ１３，１５、及びデータ更新コ
ントローラ１６に供給される内部クロックを生成する。
【０００８】図８は、図７の要部の具体構成を示してい
る。基準電流源回路１１は、回路の高レベル側電源ＶＤ
Ｄと低レベル側電源ＶＳＳの間の中間レベル電源ＶＤＤ
Ｑを用いて、ＺＱ端子に定電圧を与える基準電圧発生回
路２１を有する。基準電圧発生回路２１は、分圧抵抗Ｒ
０と活性化用ＮＭＯＳトランジスタＮ２０からなる電圧
発生回路により、ＶＤＤＱ／２なる基準電圧を生成す
る。得られた電圧はオペアンプＯＰ１の非反転入力端子
に入力され、その出力により制御されるＮＭＯＳトラン
ジスタＮ２１のソースをオペアンプＯＰ１の反転入力端
子に帰還することにより、ＺＱ端子には基準電圧ＶＺＱ
＝ＶＤＤＱ／２が与えられる。
る。基準電流源回路１１は、回路の高レベル側電源ＶＤ
Ｄと低レベル側電源ＶＳＳの間の中間レベル電源ＶＤＤ
Ｑを用いて、ＺＱ端子に定電圧を与える基準電圧発生回
路２１を有する。基準電圧発生回路２１は、分圧抵抗Ｒ
０と活性化用ＮＭＯＳトランジスタＮ２０からなる電圧
発生回路により、ＶＤＤＱ／２なる基準電圧を生成す
る。得られた電圧はオペアンプＯＰ１の非反転入力端子
に入力され、その出力により制御されるＮＭＯＳトラン
ジスタＮ２１のソースをオペアンプＯＰ１の反転入力端
子に帰還することにより、ＺＱ端子には基準電圧ＶＺＱ
＝ＶＤＤＱ／２が与えられる。
【０００９】ＺＱ端子に与えられる基準電圧ＶＺＱによ
り、これに接続された外部抵抗ＲＱには電流ＩＺＱが流
れ、これが外部抵抗ＲＱの抵抗値情報に相当する基準電
流となる。この基準電流ＩＺＱに基づいて、ＰＭＯＳト
ランジスタＰ２１とＰ２３によるカレントミラーによ
り、電源ＶＤＤ側からプルダウン用ダミーバッファ１２
に供給される電流を流し込む流し込み定電流源２２が構
成される。また、ＰＭＯＳトランジスタＰ２１とＰ２２
のカレントミラー、及びこれを受けるＮＭＯＳトランジ
スタＮ２２とＮ２３によるカレントミラーにより、プル
アップ用ダミーバッファ１４からＶＳＳに電流を引き込
む引き込み定電流源２３が構成される。
り、これに接続された外部抵抗ＲＱには電流ＩＺＱが流
れ、これが外部抵抗ＲＱの抵抗値情報に相当する基準電
流となる。この基準電流ＩＺＱに基づいて、ＰＭＯＳト
ランジスタＰ２１とＰ２３によるカレントミラーによ
り、電源ＶＤＤ側からプルダウン用ダミーバッファ１２
に供給される電流を流し込む流し込み定電流源２２が構
成される。また、ＰＭＯＳトランジスタＰ２１とＰ２２
のカレントミラー、及びこれを受けるＮＭＯＳトランジ
スタＮ２２とＮ２３によるカレントミラーにより、プル
アップ用ダミーバッファ１４からＶＳＳに電流を引き込
む引き込み定電流源２３が構成される。
【００１０】プルダウン用ダミーバッファ１２は、複数
個（図の場合、Ｎ個）併設されたＮＭＯＳトランジスタ
Ｎ３１，Ｎ３２，…，Ｎ３３により構成され、これらの
ドレインに共通に流し込み定電流源２２の端子ＲＥＦＩ
Ｕが接続される。ＮＭＯＳトランジスタＮ３１，Ｎ３
２，…，Ｎ３３は、ソースが共通にＶＳＳに接続されて
おり、ゲート幅は１：２：４：…のように設定されてい
る。合わせ込みコントローラ１３は、端子ＲＥＦＩＵの
電圧とＺＱ端子の電圧ＶＺＱが入るオペアンプＯＰ２
と、その出力に応じてアップ／ダウンカウントを行うカ
ウンタ２４を有する。このカウンタ２４のＮビット出力
Ｄ０〜ＤＮ−１はそれぞれ、ＮＭＯＳトランジスタＮ３
１，Ｎ３２，…，Ｎ３３のゲートに入る。従って、コン
トローラ１３は、端子ＲＥＦＩＵの電圧がＶＺＱに一致
するように、ダミーバッファ１２のＮＭＯＳトランジス
タＮ３１，Ｎ３２，…，Ｎ３３のオン／オフを決定す
る。これにより、ダミーバッファ１２のサイズが決定さ
れる。
個（図の場合、Ｎ個）併設されたＮＭＯＳトランジスタ
Ｎ３１，Ｎ３２，…，Ｎ３３により構成され、これらの
ドレインに共通に流し込み定電流源２２の端子ＲＥＦＩ
Ｕが接続される。ＮＭＯＳトランジスタＮ３１，Ｎ３
２，…，Ｎ３３は、ソースが共通にＶＳＳに接続されて
おり、ゲート幅は１：２：４：…のように設定されてい
る。合わせ込みコントローラ１３は、端子ＲＥＦＩＵの
電圧とＺＱ端子の電圧ＶＺＱが入るオペアンプＯＰ２
と、その出力に応じてアップ／ダウンカウントを行うカ
ウンタ２４を有する。このカウンタ２４のＮビット出力
Ｄ０〜ＤＮ−１はそれぞれ、ＮＭＯＳトランジスタＮ３
１，Ｎ３２，…，Ｎ３３のゲートに入る。従って、コン
トローラ１３は、端子ＲＥＦＩＵの電圧がＶＺＱに一致
するように、ダミーバッファ１２のＮＭＯＳトランジス
タＮ３１，Ｎ３２，…，Ｎ３３のオン／オフを決定す
る。これにより、ダミーバッファ１２のサイズが決定さ
れる。
【００１１】プルアップ用ダミーバッファ１４は、複数
個（図の場合、Ｍ個）併設されたＰＭＯＳトランジスタ
Ｐ３１，Ｐ３２，…，Ｐ３３により構成され、これらの
ドレインに共通に引き込み定電流源２３の端子ＲＥＦＩ
Ｄが接続される。ＰＭＯＳトランジスタＰ３１，Ｐ３
２，…，Ｐ３３は、ソースが共通に中間レベル電源ＶＤ
ＤＱに接続されており、ゲート幅は１：２：４：…のよ
うに設定されている。合わせ込みコントローラ１５は、
端子ＲＥＦＩＤの電圧とＺＱ端子の電圧ＶＺＱが入るオ
ペアンプＯＰ３と、その出力に応じてアップ／ダウンカ
ウントを行うカウンタ２５を有する。このカウンタ２５
のＭビット出力Ｕ０〜ＵＭ−１はそれぞれ、ＰＭＯＳト
ランジスタＰ３１，Ｐ３２，…，Ｐ３３のゲートに入
る。従って、コントローラ１５は、端子ＲＥＦＩＤの電
圧が基準電圧ＶＺＱに一致するように、ダミーバッファ
１４のＰＭＯＳトランジスタＰ３１，Ｐ３２，…，Ｐ３
３のオン／オフを決定する。これにより、ダミーバッフ
ァ１４のサイズが決定される。
個（図の場合、Ｍ個）併設されたＰＭＯＳトランジスタ
Ｐ３１，Ｐ３２，…，Ｐ３３により構成され、これらの
ドレインに共通に引き込み定電流源２３の端子ＲＥＦＩ
Ｄが接続される。ＰＭＯＳトランジスタＰ３１，Ｐ３
２，…，Ｐ３３は、ソースが共通に中間レベル電源ＶＤ
ＤＱに接続されており、ゲート幅は１：２：４：…のよ
うに設定されている。合わせ込みコントローラ１５は、
端子ＲＥＦＩＤの電圧とＺＱ端子の電圧ＶＺＱが入るオ
ペアンプＯＰ３と、その出力に応じてアップ／ダウンカ
ウントを行うカウンタ２５を有する。このカウンタ２５
のＭビット出力Ｕ０〜ＵＭ−１はそれぞれ、ＰＭＯＳト
ランジスタＰ３１，Ｐ３２，…，Ｐ３３のゲートに入
る。従って、コントローラ１５は、端子ＲＥＦＩＤの電
圧が基準電圧ＶＺＱに一致するように、ダミーバッファ
１４のＰＭＯＳトランジスタＰ３１，Ｐ３２，…，Ｐ３
３のオン／オフを決定する。これにより、ダミーバッフ
ァ１４のサイズが決定される。
【００１２】以上のようにして、各ダミーバッファ１
２，１４のサイズ（即ちインピーダンス）は、外部抵抗
ＲＱに対応して生成される基準電流ＩＺＱに基づいて決
定され、これを決定したコントローラ１３，１５の出力
ＤＯ〜ＤＮ−１，Ｕ０〜ＵＭ−１は、出力バッファ１７
に送られて、出力バッファ１７のインピーダンスが設定
される。
２，１４のサイズ（即ちインピーダンス）は、外部抵抗
ＲＱに対応して生成される基準電流ＩＺＱに基づいて決
定され、これを決定したコントローラ１３，１５の出力
ＤＯ〜ＤＮ−１，Ｕ０〜ＵＭ−１は、出力バッファ１７
に送られて、出力バッファ１７のインピーダンスが設定
される。
【００１３】
【発明が解決しようとする課題】従来のプログラマブル
インピーダンス出力バッファ回路では、流し込み定電流
源２２の端子ＲＥＦＩＵの電圧は、ＶＺＱ＝ＶＤＤＱ／
２である。このとき、この端子ＲＥＦＩＵ側のＰＭＯＳ
カレントミラーのＰＭＯＳトランジスタＰ２３では、ド
レイン・ソース間電圧がＶｄｓ＝ＶＤＤ−ＶＤＤＱ／２
となる。例えば、ＶＤＤ＝２．５Ｖ、ＶＤＤＱ＝１．５
Ｖの場合、ＶＤＤ−ＶＤＤＱ／２＝１．７５Ｖであり、
カレントミラー回路として十分な動作マージンが確保さ
れる。
インピーダンス出力バッファ回路では、流し込み定電流
源２２の端子ＲＥＦＩＵの電圧は、ＶＺＱ＝ＶＤＤＱ／
２である。このとき、この端子ＲＥＦＩＵ側のＰＭＯＳ
カレントミラーのＰＭＯＳトランジスタＰ２３では、ド
レイン・ソース間電圧がＶｄｓ＝ＶＤＤ−ＶＤＤＱ／２
となる。例えば、ＶＤＤ＝２．５Ｖ、ＶＤＤＱ＝１．５
Ｖの場合、ＶＤＤ−ＶＤＤＱ／２＝１．７５Ｖであり、
カレントミラー回路として十分な動作マージンが確保さ
れる。
【００１４】しかしこのとき、引き込み定電流源２３の
端子ＲＥＦＩＤの電圧もＶＺＱ＝ＶＤＤＱ／２であるか
ら、この端子ＲＥＦＩＤ側のＮＭＯＳカレントミラー回
路のＮＭＯＳトランジスタＮ２３では、ドレイン・ソー
ス間電圧は、ＶＤＤＱ／２＝０．７５Ｖとなる。従って
カレントミラー回路としての動作マージンが十分ではな
い。今後更に、主電源電圧ＶＤＤが１．８Ｖ，１．５Ｖ
と引き下げられるとすると、ＮＭＯＳ側カレントミラー
回路の動作マージンは更に低下する。これにより、基準
電流ＩＺＱのカレントエコーが正しく行われなくなる
と、プログラマブルインピーダンス出力バッファ回路の
合わせ込み誤差が大きくなり、問題である。
端子ＲＥＦＩＤの電圧もＶＺＱ＝ＶＤＤＱ／２であるか
ら、この端子ＲＥＦＩＤ側のＮＭＯＳカレントミラー回
路のＮＭＯＳトランジスタＮ２３では、ドレイン・ソー
ス間電圧は、ＶＤＤＱ／２＝０．７５Ｖとなる。従って
カレントミラー回路としての動作マージンが十分ではな
い。今後更に、主電源電圧ＶＤＤが１．８Ｖ，１．５Ｖ
と引き下げられるとすると、ＮＭＯＳ側カレントミラー
回路の動作マージンは更に低下する。これにより、基準
電流ＩＺＱのカレントエコーが正しく行われなくなる
と、プログラマブルインピーダンス出力バッファ回路の
合わせ込み誤差が大きくなり、問題である。
【００１５】この発明は、上記事情を考慮してなされた
もので、カレントミラーの動作マージンを確保して合わ
せ込み誤差を低減することを可能としたプログラマブル
インピーダンス出力バッファ回路を有する半導体装置を
提供することを目的としている。
もので、カレントミラーの動作マージンを確保して合わ
せ込み誤差を低減することを可能としたプログラマブル
インピーダンス出力バッファ回路を有する半導体装置を
提供することを目的としている。
【００１６】
【課題を解決するための手段】この発明は、外部抵抗を
接続するインピーダンス調整用端子を有し、低レベル側
の第１の電源、高レベル側の第２の電源、及びこれらの
電源電圧の中間レベル電圧を出力する第３の電源からそ
れぞれ電源電圧が供給されて、前記インピーダンス調整
用端子に接続された外部抵抗の値に応じて出力バッファ
のインピーダンスを自動調整するインピーダンス調整回
路を有する半導体装置において、前記インピーダンス調
整回路は、前記インピーダンス調整用端子に接続された
外部抵抗に所定の基準電圧を供給して外部抵抗の抵抗値
に対応した基準電流を生成すると共に、その電流に対応
する定電流を第２の電源から流し込む第１のカレントミ
ラー回路による流し込み定電流源と同定電流を第１の電
源に引き込む第２のカレントミラー回路による引き込み
定電流源とを有する基準電流源回路と、前記流し込み定
電流源にドレインが共通接続され、ソースが第１の電源
に接続されたサイズの異なる複数のプルダウン用ＭＯＳ
トランジスタにより構成されたプルダウン用ダミー出力
バッファと、前記流し込み定電流源の端子電圧が前記基
準定電圧に一致するように前記プルダウン用ダミー出力
バッファ全体のインピーダンスを合わせ込む第１のイン
ピーダンス合わせ込みコントローラと、前記引き込み定
電流源にドレインが接続され、ソースが第３の電源より
高い電圧を出力する第４の電源に接続されたサイズの異
なる複数のプルアップ用ＭＯＳトランジスタにより構成
されたプルアップ用ダミー出力バッファと、前記引き込
み定電流源の端子電圧が第４の電源の電圧と前記基準電
圧の差に一致するように前記プルアップ用ダミー出力バ
ッファ全体のインピーダンスを合わせ込む第２のインピ
ーダンス合わせ込みコントローラと、を有することを特
徴とする。
接続するインピーダンス調整用端子を有し、低レベル側
の第１の電源、高レベル側の第２の電源、及びこれらの
電源電圧の中間レベル電圧を出力する第３の電源からそ
れぞれ電源電圧が供給されて、前記インピーダンス調整
用端子に接続された外部抵抗の値に応じて出力バッファ
のインピーダンスを自動調整するインピーダンス調整回
路を有する半導体装置において、前記インピーダンス調
整回路は、前記インピーダンス調整用端子に接続された
外部抵抗に所定の基準電圧を供給して外部抵抗の抵抗値
に対応した基準電流を生成すると共に、その電流に対応
する定電流を第２の電源から流し込む第１のカレントミ
ラー回路による流し込み定電流源と同定電流を第１の電
源に引き込む第２のカレントミラー回路による引き込み
定電流源とを有する基準電流源回路と、前記流し込み定
電流源にドレインが共通接続され、ソースが第１の電源
に接続されたサイズの異なる複数のプルダウン用ＭＯＳ
トランジスタにより構成されたプルダウン用ダミー出力
バッファと、前記流し込み定電流源の端子電圧が前記基
準定電圧に一致するように前記プルダウン用ダミー出力
バッファ全体のインピーダンスを合わせ込む第１のイン
ピーダンス合わせ込みコントローラと、前記引き込み定
電流源にドレインが接続され、ソースが第３の電源より
高い電圧を出力する第４の電源に接続されたサイズの異
なる複数のプルアップ用ＭＯＳトランジスタにより構成
されたプルアップ用ダミー出力バッファと、前記引き込
み定電流源の端子電圧が第４の電源の電圧と前記基準電
圧の差に一致するように前記プルアップ用ダミー出力バ
ッファ全体のインピーダンスを合わせ込む第２のインピ
ーダンス合わせ込みコントローラと、を有することを特
徴とする。
【００１７】この発明においては更に、前記第２の合わ
せ込みコントローラの低レベル側電源として用いられ
る、前記第４の電源の電圧から第３の電源の電圧分だけ
低下させた第５の電源電圧を出力する第５電源発生回路
と、前記引き込み定電流源の端子電圧を設定するため
の、前記第４の電源の電圧から前記基準電圧分だけ低下
させた第６の電源電圧を出力する第６電源発生発生回路
とを有する。
せ込みコントローラの低レベル側電源として用いられ
る、前記第４の電源の電圧から第３の電源の電圧分だけ
低下させた第５の電源電圧を出力する第５電源発生回路
と、前記引き込み定電流源の端子電圧を設定するため
の、前記第４の電源の電圧から前記基準電圧分だけ低下
させた第６の電源電圧を出力する第６電源発生発生回路
とを有する。
【００１８】前記第５電源発生回路は例えば、第４の電
源と第１の電源の間に直列接続された第１の抵抗、出力
用ＭＯＳトランジスタ及び第１の抵抗と等しい第２の抵
抗からなる直列回路と、非反転入力端子に第３の電源が
入力され、反転入力端子に前記出力用ＭＯＳトランジス
タのソースが帰還接続され、出力端子が前記出力用ＭＯ
Ｓトランジスタのゲートに接続されたオペアンプとを備
えて、前記出力用ＭＯＳトランジスタのドレインを定電
圧出力端子とした定電圧発生回路により構成される。
源と第１の電源の間に直列接続された第１の抵抗、出力
用ＭＯＳトランジスタ及び第１の抵抗と等しい第２の抵
抗からなる直列回路と、非反転入力端子に第３の電源が
入力され、反転入力端子に前記出力用ＭＯＳトランジス
タのソースが帰還接続され、出力端子が前記出力用ＭＯ
Ｓトランジスタのゲートに接続されたオペアンプとを備
えて、前記出力用ＭＯＳトランジスタのドレインを定電
圧出力端子とした定電圧発生回路により構成される。
【００１９】前記第５電源発生回路はまた、第４の電源
と第１の電源の間に直列接続された第１の抵抗、第１の
ＭＯＳトランジスタ及び第１の抵抗と等しい第２の抵抗
からなる直列回路と、非反転入力端子に第３の電源が入
力され、反転入力端子に前記第１のＭＯＳトランジスタ
のソースが帰還接続され、出力端子が前記第１のＭＯＳ
トランジスタのゲートに接続されたオペアンプとを備え
て、前記第１のＭＯＳトランジスタのドレインを定電圧
出力端子とした定電圧発生回路と、前記定電圧発生回路
の出力端子が反転入力端子に接続されたオペアンプ、及
びこのオペアンプの出力によりゲートが制御され、ソー
スが第４の電源に接続され、ドレインが第３の抵抗を介
して第１の電源に接続されるとともに前記オペアンプの
非反転入力端子に帰還接続された第２のＭＯＳトランジ
スタを備えて構成された出力バッファとを有するものと
することができる。
と第１の電源の間に直列接続された第１の抵抗、第１の
ＭＯＳトランジスタ及び第１の抵抗と等しい第２の抵抗
からなる直列回路と、非反転入力端子に第３の電源が入
力され、反転入力端子に前記第１のＭＯＳトランジスタ
のソースが帰還接続され、出力端子が前記第１のＭＯＳ
トランジスタのゲートに接続されたオペアンプとを備え
て、前記第１のＭＯＳトランジスタのドレインを定電圧
出力端子とした定電圧発生回路と、前記定電圧発生回路
の出力端子が反転入力端子に接続されたオペアンプ、及
びこのオペアンプの出力によりゲートが制御され、ソー
スが第４の電源に接続され、ドレインが第３の抵抗を介
して第１の電源に接続されるとともに前記オペアンプの
非反転入力端子に帰還接続された第２のＭＯＳトランジ
スタを備えて構成された出力バッファとを有するものと
することができる。
【００２０】更に、前記第５電源発生回路は例えば、第
４の電源と第１の電源の間に直列接続された第１の抵
抗、出力用ＭＯＳトランジスタ、ダイオード接続された
第１のＮＭＯＳトランジスタ、及び第１の抵抗と等しい
第２の抵抗からなる直列回路、及び非反転入力端子に第
３の電源が入力され、反転入力端子に前記出力用ＭＯＳ
トランジスタのソースが帰還接続され、出力端子が前記
出力用ＭＯＳトランジスタのゲートに接続されたオペア
ンプを備えて、前記出力用ＭＯＳトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、前記定電
圧発生回路の出力端子がゲートに接続され、ドレインが
第４の電源に接続され、ソースが第３の抵抗を介して第
１の電源に接続された第２のＮＭＯＳトランジスタを備
えて構成された出力バッファとを有するものとすること
ができる。
４の電源と第１の電源の間に直列接続された第１の抵
抗、出力用ＭＯＳトランジスタ、ダイオード接続された
第１のＮＭＯＳトランジスタ、及び第１の抵抗と等しい
第２の抵抗からなる直列回路、及び非反転入力端子に第
３の電源が入力され、反転入力端子に前記出力用ＭＯＳ
トランジスタのソースが帰還接続され、出力端子が前記
出力用ＭＯＳトランジスタのゲートに接続されたオペア
ンプを備えて、前記出力用ＭＯＳトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、前記定電
圧発生回路の出力端子がゲートに接続され、ドレインが
第４の電源に接続され、ソースが第３の抵抗を介して第
１の電源に接続された第２のＮＭＯＳトランジスタを備
えて構成された出力バッファとを有するものとすること
ができる。
【００２１】更にまた、前記第５電源発生回路は、ソー
スが第１の抵抗を介して第４の電源に接続された出力用
ＭＯＳトランジスタと、この出力用ＭＯＳトランジスタ
のゲートに出力端子が接続され、非反転入力端子に第３
の電源が接続され、前記出力用ＭＯＳトランジスタのソ
ースが反転入力端子に帰還接続されたオペアンプと、前
記出力用ＭＯＳトランジスタのドレインと第１の電源の
間に第１の基準電流源用ＭＯＳトランジスタを介在させ
た第１のカレントミラー回路と、この第１のカレントミ
ラー回路の電流出力端子と第４の電源との間に第２の基
準電流源用ＭＯＳトランジスタを介在させた第２のカレ
ントミラー回路と、この第２のカレントミラー回路の電
流出力端子と第１の電源端子の間に接続された第２の抵
抗とを備えて、第２の抵抗の端子を電圧出力端子として
構成される。この場合、前記第１及び第２のカレントミ
ラー回路のいずれかが基準電流に対して出力電流が１／
Ｋとなるように設定され、第２の抵抗が第１の抵抗に対
してＫ倍に設定されて、電圧出力端子に第４の電源と第
３の電源の差電圧を定電圧として出力する。
スが第１の抵抗を介して第４の電源に接続された出力用
ＭＯＳトランジスタと、この出力用ＭＯＳトランジスタ
のゲートに出力端子が接続され、非反転入力端子に第３
の電源が接続され、前記出力用ＭＯＳトランジスタのソ
ースが反転入力端子に帰還接続されたオペアンプと、前
記出力用ＭＯＳトランジスタのドレインと第１の電源の
間に第１の基準電流源用ＭＯＳトランジスタを介在させ
た第１のカレントミラー回路と、この第１のカレントミ
ラー回路の電流出力端子と第４の電源との間に第２の基
準電流源用ＭＯＳトランジスタを介在させた第２のカレ
ントミラー回路と、この第２のカレントミラー回路の電
流出力端子と第１の電源端子の間に接続された第２の抵
抗とを備えて、第２の抵抗の端子を電圧出力端子として
構成される。この場合、前記第１及び第２のカレントミ
ラー回路のいずれかが基準電流に対して出力電流が１／
Ｋとなるように設定され、第２の抵抗が第１の抵抗に対
してＫ倍に設定されて、電圧出力端子に第４の電源と第
３の電源の差電圧を定電圧として出力する。
【００２２】この発明に係る半導体装置はまた、第１の
電源と第２の電源の間に直列接続された第１の抵抗、Ｍ
ＯＳトランジスタ及び、第１の抵抗と等しい値を持ち且
つ第１の抵抗に流れる電流が流れる第２の抵抗からなる
直列回路と、前記ＭＯＳトランジスタのゲートを制御し
て第１の抵抗とＭＯＳトランジスタの接続ノードを第１
の電源と第２の電源の間の第３の電源の電位に設定する
電位設定回路とを備えて、前記ＭＯＳトランジスタと第
２の抵抗の接続ノードを定電圧出力端子として、第２の
電源電位から第１の電源と第３の電源の電位差分だけず
れた定電圧を出力する定電圧発生回路を有することを特
徴とする。ここで、前記電位設定回路は例えば、一方の
入力端子に前記第３の電源が接続され、他方の入力端子
に前記第１の抵抗とＭＯＳトランジスタの接続ノードが
帰還接続され、出力端子が前記ＭＯＳトランジスタのゲ
ートに接続されたオペアンプである。
電源と第２の電源の間に直列接続された第１の抵抗、Ｍ
ＯＳトランジスタ及び、第１の抵抗と等しい値を持ち且
つ第１の抵抗に流れる電流が流れる第２の抵抗からなる
直列回路と、前記ＭＯＳトランジスタのゲートを制御し
て第１の抵抗とＭＯＳトランジスタの接続ノードを第１
の電源と第２の電源の間の第３の電源の電位に設定する
電位設定回路とを備えて、前記ＭＯＳトランジスタと第
２の抵抗の接続ノードを定電圧出力端子として、第２の
電源電位から第１の電源と第３の電源の電位差分だけず
れた定電圧を出力する定電圧発生回路を有することを特
徴とする。ここで、前記電位設定回路は例えば、一方の
入力端子に前記第３の電源が接続され、他方の入力端子
に前記第１の抵抗とＭＯＳトランジスタの接続ノードが
帰還接続され、出力端子が前記ＭＯＳトランジスタのゲ
ートに接続されたオペアンプである。
【００２３】この発明によると、プルアップ用ダミー出
力バッファを構成するＰＭＯＳトランジスタの動作電圧
範囲を高レベル側にシフトさせることによって、基準電
流源回路の引き込み定電流源を構成するＮＭＯＳカレン
トミラーの動作マージンを、流し込み定電流源を構成す
るＰＭＯＳカレントミラーと同様に、大きく確保するこ
とができる。従って、電源電圧が低下した場合のインピ
ーダンス合わせ込み誤差を低減することができる。
力バッファを構成するＰＭＯＳトランジスタの動作電圧
範囲を高レベル側にシフトさせることによって、基準電
流源回路の引き込み定電流源を構成するＮＭＯＳカレン
トミラーの動作マージンを、流し込み定電流源を構成す
るＰＭＯＳカレントミラーと同様に、大きく確保するこ
とができる。従って、電源電圧が低下した場合のインピ
ーダンス合わせ込み誤差を低減することができる。
【００２４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。プログラマブルインピーダン
ス出力バッファ回路の基本構成は、図７と変わらない。
図１はこの実施の形態による出力バッファ回路のうちイ
ンピーダンス調整回路の要部構成を、図８に対応させて
示している。
の実施の形態を説明する。プログラマブルインピーダン
ス出力バッファ回路の基本構成は、図７と変わらない。
図１はこの実施の形態による出力バッファ回路のうちイ
ンピーダンス調整回路の要部構成を、図８に対応させて
示している。
【００２５】図１において、基準電流源回路１１は、Ｚ
Ｑ端子に接続された外部抵抗ＲＱに中間レベル電源ＶＤ
ＤＱを分圧して得られる定電圧ＶＺＱ＝ＶＤＤＱ／２を
供給して外部抵抗ＲＱの抵抗値に対応した電流ＩＺＱを
生成する基準電圧発生回路２１を有し、カレントミラー
回路を用いて構成された、電流ＩＺＱに対応する定電流
をＶＤＤから流し込む流し込み定電流源２２と、同じく
電流ＩＺＱに対応する定電流をＶＳＳに引き込む引き込
み定電流源２３とを有する。これは図８と同じである。
流し込み定電流源２２に接続されるプルダウン用ダミー
出力バッファ１２及びこれを制御するコントローラ１３
の部分も図８と変わらない。
Ｑ端子に接続された外部抵抗ＲＱに中間レベル電源ＶＤ
ＤＱを分圧して得られる定電圧ＶＺＱ＝ＶＤＤＱ／２を
供給して外部抵抗ＲＱの抵抗値に対応した電流ＩＺＱを
生成する基準電圧発生回路２１を有し、カレントミラー
回路を用いて構成された、電流ＩＺＱに対応する定電流
をＶＤＤから流し込む流し込み定電流源２２と、同じく
電流ＩＺＱに対応する定電流をＶＳＳに引き込む引き込
み定電流源２３とを有する。これは図８と同じである。
流し込み定電流源２２に接続されるプルダウン用ダミー
出力バッファ１２及びこれを制御するコントローラ１３
の部分も図８と変わらない。
【００２６】この実施の形態では、引き込み定電流源２
３に接続されるプルアップ用ダミー出力バッファ１４、
及びこれを制御するコントローラ１５の部分の構成が図
８と異なっている。即ち、プルアップ用ダミー出力バッ
ファ１４を構成するＰＭＯＳトランジスタＰ３１，Ｐ３
１，…，Ｐ３３のソースは電源ＶＤＤに接続されてい
る。これに対応して、引き込み定電流源２３の出力端子
ＲＥＦＩＤが非反転入力端子に入るオペアンプＯＰ３の
反転入力端子には、ＶＤＤ−ＶＤＤＱ／２発生回路３１
から電圧ＶＤＤ−ＶＤＤＱ／２が与えられ、ＰＭＯＳト
ランジスタＰ３１，Ｐ３１，…，Ｐ３３のドレインの電
圧をＶＤＤ−ＶＤＤＱ／２に設定している。また、プル
アップ用ダミー出力バッファ１４のゲートを制御するコ
ントローラ２５の出力回路２５１は、ＣＭＯＳインバー
タを構成しているが、そのＮＭＯＳトランジスタのソー
スに与える低レベル側電源として、ＶＳＳより高い定電
圧ＶＤＤ−ＶＤＤＱを発生するＶＤＤ−ＶＤＤＱ発生回
路３２が設けられている。
３に接続されるプルアップ用ダミー出力バッファ１４、
及びこれを制御するコントローラ１５の部分の構成が図
８と異なっている。即ち、プルアップ用ダミー出力バッ
ファ１４を構成するＰＭＯＳトランジスタＰ３１，Ｐ３
１，…，Ｐ３３のソースは電源ＶＤＤに接続されてい
る。これに対応して、引き込み定電流源２３の出力端子
ＲＥＦＩＤが非反転入力端子に入るオペアンプＯＰ３の
反転入力端子には、ＶＤＤ−ＶＤＤＱ／２発生回路３１
から電圧ＶＤＤ−ＶＤＤＱ／２が与えられ、ＰＭＯＳト
ランジスタＰ３１，Ｐ３１，…，Ｐ３３のドレインの電
圧をＶＤＤ−ＶＤＤＱ／２に設定している。また、プル
アップ用ダミー出力バッファ１４のゲートを制御するコ
ントローラ２５の出力回路２５１は、ＣＭＯＳインバー
タを構成しているが、そのＮＭＯＳトランジスタのソー
スに与える低レベル側電源として、ＶＳＳより高い定電
圧ＶＤＤ−ＶＤＤＱを発生するＶＤＤ−ＶＤＤＱ発生回
路３２が設けられている。
【００２７】以上のようにこの実施の形態では、プルア
ップ用ダミー出力バッファ１４の動作電圧範囲を従来よ
りＶＤＤ−ＶＤＤＱだけ高レベル側にシフトさせてい
る。これにより、流し込み定電流源２２のＰＭＯＳトラ
ンジスタＰ２３のドレイン・ソース間電圧（ＶＤＤ−Ｖ
ＺＱ＝ＶＤＤ−ＶＤＤＱ／２）と同様に、引き込み定電
流源２３のＮＭＯＳトランジスタＮ２３のドレイン・ソ
ース間電圧は、ＶＤＤ−ＶＤＤＱ／２となる。具体的
に、ＶＤＤ＝２．５Ｖ、ＶＤＤＱ＝１．５Ｖとすれば、
ＰＭＯＳトランジスタＰ２３，ＮＭＯＳトランジスタＮ
２３ともにドレイン・ソース間電圧は、１．７５Ｖとな
る。従って、図８の従来例と比較して明らかに、ＮＭＯ
Ｓカレントミラーの動作マージンが十分に大きなものと
なる。
ップ用ダミー出力バッファ１４の動作電圧範囲を従来よ
りＶＤＤ−ＶＤＤＱだけ高レベル側にシフトさせてい
る。これにより、流し込み定電流源２２のＰＭＯＳトラ
ンジスタＰ２３のドレイン・ソース間電圧（ＶＤＤ−Ｖ
ＺＱ＝ＶＤＤ−ＶＤＤＱ／２）と同様に、引き込み定電
流源２３のＮＭＯＳトランジスタＮ２３のドレイン・ソ
ース間電圧は、ＶＤＤ−ＶＤＤＱ／２となる。具体的
に、ＶＤＤ＝２．５Ｖ、ＶＤＤＱ＝１．５Ｖとすれば、
ＰＭＯＳトランジスタＰ２３，ＮＭＯＳトランジスタＮ
２３ともにドレイン・ソース間電圧は、１．７５Ｖとな
る。従って、図８の従来例と比較して明らかに、ＮＭＯ
Ｓカレントミラーの動作マージンが十分に大きなものと
なる。
【００２８】なおこの実施の形態において、プルアップ
用ダミー出力バッファ１４、ＶＤＤ−ＶＤＤＱ／２発生
回路３１及びＶＤＤ−ＶＤＤＱ発生回路３２の高レベル
側電源としてＶＤＤを用いたが、より一般的には、ＶＤ
ＤＱよりも高い適当な高レベル電源ＶＤＤ１を用いるこ
とが可能である。即ち、図１の例は、ＶＤＤ１＝ＶＤＤ
に設定した場合であり、以下の実施の形態でも同様とす
る。
用ダミー出力バッファ１４、ＶＤＤ−ＶＤＤＱ／２発生
回路３１及びＶＤＤ−ＶＤＤＱ発生回路３２の高レベル
側電源としてＶＤＤを用いたが、より一般的には、ＶＤ
ＤＱよりも高い適当な高レベル電源ＶＤＤ１を用いるこ
とが可能である。即ち、図１の例は、ＶＤＤ１＝ＶＤＤ
に設定した場合であり、以下の実施の形態でも同様とす
る。
【００２９】図２は、図１に示すＶＤＤ−ＶＤＤＱ発生
回路３２の構成例を示す。この回路は定電圧発生回路４
１により構成されている。即ち、ＰＭＯＳトランジスタ
Ｐ４１のソースは抵抗Ｒ４１を介して電源ＶＤＤに接続
され、ドレインは抵抗Ｒ４２を介してＶＳＳに接続さ
れ、ドレインが出力端子ＯＵＴとなる。抵抗Ｒ４１とＲ
４２は同じ抵抗値を有するものとする。ＰＭＯＳトラン
ジスタＰ４１のゲートを制御するオペアンプＯＰ４１の
非反転入力端子にはＶＤＤＱが与えられ、ＰＭＯＳトラ
ンジスタＰ４１のソースが反転入力端子に帰還される。
回路３２の構成例を示す。この回路は定電圧発生回路４
１により構成されている。即ち、ＰＭＯＳトランジスタ
Ｐ４１のソースは抵抗Ｒ４１を介して電源ＶＤＤに接続
され、ドレインは抵抗Ｒ４２を介してＶＳＳに接続さ
れ、ドレインが出力端子ＯＵＴとなる。抵抗Ｒ４１とＲ
４２は同じ抵抗値を有するものとする。ＰＭＯＳトラン
ジスタＰ４１のゲートを制御するオペアンプＯＰ４１の
非反転入力端子にはＶＤＤＱが与えられ、ＰＭＯＳトラ
ンジスタＰ４１のソースが反転入力端子に帰還される。
【００３０】この定電圧発生回路４１では、ＰＭＯＳト
ランジスタＰ４１のソースがＶＤＤＱとなるようにオペ
アンプＯＰ４１によりＰＭＯＳトランジスタＰ４１の電
流が制御される。その電流は、（ＶＤＤ−ＶＤＤＱ）／
Ｒ４１であり、同じ電流が抵抗Ｒ４２に流れる。抵抗Ｒ
４１とＲ４２は等しく設定されているから、出力端子Ｏ
ＵＴには、電圧ＶＤＤ−ＶＤＤＱが発生される。
ランジスタＰ４１のソースがＶＤＤＱとなるようにオペ
アンプＯＰ４１によりＰＭＯＳトランジスタＰ４１の電
流が制御される。その電流は、（ＶＤＤ−ＶＤＤＱ）／
Ｒ４１であり、同じ電流が抵抗Ｒ４２に流れる。抵抗Ｒ
４１とＲ４２は等しく設定されているから、出力端子Ｏ
ＵＴには、電圧ＶＤＤ−ＶＤＤＱが発生される。
【００３１】図２のＶＤＤ−ＶＤＤＱ発生回路３２で
は、出力端子ＯＵＴの電圧変動に対して直接の負帰還は
かからない。この点を改良して、出力安定化及び電流供
給能力の向上を図ったＶＤＤ−ＶＤＤＱ発生回路３２の
例が、図３である。図３では、図２に示す定電圧発生回
路４１に更に出力バッファ５１を設けている。出力バッ
ファ５１は、ソースが電源ＶＤＤに接続されたＰＭＯＳ
トランジスタＰ５１と、そのドレインをＶＳＳに接続す
る高抵抗Ｒ５１と、定電圧発生回路４１の出力が反転入
力端子に接続され、非反転入力端子にＰＭＯＳトランジ
スタＰ５１のドレインが帰還され、出力端子がＰＭＯＳ
トランジスタＰ５１のゲートに接続されたオペアンプＰ
５１とから構成され、ＰＭＯＳトランジスタＰ５１のド
レインを出力端子ＯＵＴとしている。
は、出力端子ＯＵＴの電圧変動に対して直接の負帰還は
かからない。この点を改良して、出力安定化及び電流供
給能力の向上を図ったＶＤＤ−ＶＤＤＱ発生回路３２の
例が、図３である。図３では、図２に示す定電圧発生回
路４１に更に出力バッファ５１を設けている。出力バッ
ファ５１は、ソースが電源ＶＤＤに接続されたＰＭＯＳ
トランジスタＰ５１と、そのドレインをＶＳＳに接続す
る高抵抗Ｒ５１と、定電圧発生回路４１の出力が反転入
力端子に接続され、非反転入力端子にＰＭＯＳトランジ
スタＰ５１のドレインが帰還され、出力端子がＰＭＯＳ
トランジスタＰ５１のゲートに接続されたオペアンプＰ
５１とから構成され、ＰＭＯＳトランジスタＰ５１のド
レインを出力端子ＯＵＴとしている。
【００３２】この実施の形態では、定電圧発生回路４１
の出力は、ＶＤＤ−ＶＤＤＱであるから、出力バッファ
５１では、ＰＭＯＳトランジスタＰ５１のドレイン即ち
出力端子ＯＵＴがＶＤＤ−ＶＤＤＱとなるように、オペ
アンプＯＰ５１によりＰＭＯＳトランジスタＰ５１が制
御される。出力端子ＯＵＴに電圧変動が生じた場合、オ
ペアンプＯＰ５１によりその電圧変動を補償するように
ＰＭＯＳトランジスタＰ１の導通度が負帰還制御される
から、安定した出力電圧が得られる。また出力段ＰＭＯ
ＳトランジスタＰ５１のソースは直接ＶＤＤに接続され
ているから、図２の場合と異なり抵抗での電力消費なし
に大きな電流を供給でき、電流供給能力が向上する。高
抵抗Ｒ５１は、ＰＭＯＳトランジスタＰ５１のドレイン
を引き下げて、ＰＭＯＳトランジスタＰ５１がオフにな
るのを防止する。
の出力は、ＶＤＤ−ＶＤＤＱであるから、出力バッファ
５１では、ＰＭＯＳトランジスタＰ５１のドレイン即ち
出力端子ＯＵＴがＶＤＤ−ＶＤＤＱとなるように、オペ
アンプＯＰ５１によりＰＭＯＳトランジスタＰ５１が制
御される。出力端子ＯＵＴに電圧変動が生じた場合、オ
ペアンプＯＰ５１によりその電圧変動を補償するように
ＰＭＯＳトランジスタＰ１の導通度が負帰還制御される
から、安定した出力電圧が得られる。また出力段ＰＭＯ
ＳトランジスタＰ５１のソースは直接ＶＤＤに接続され
ているから、図２の場合と異なり抵抗での電力消費なし
に大きな電流を供給でき、電流供給能力が向上する。高
抵抗Ｒ５１は、ＰＭＯＳトランジスタＰ５１のドレイン
を引き下げて、ＰＭＯＳトランジスタＰ５１がオフにな
るのを防止する。
【００３３】図４は、図３を変形して、オペアンプを用
いることなく、出力安定化を図ったＶＤＤ−ＶＤＤＱ発
生回路３２の例である。定電圧発生回路４１ａは、図２
の構成を基本として、ＰＭＯＳトランジスタＰ４１のド
レインと抵抗Ｒ４２の間にダイオード接続されたＮＭＯ
ＳトランジスタＮ６１を挿入したものである。出力バッ
ファ６１は、ドレインがＶＤＤに接続され、ゲートがＰ
ＭＯＳトランジスタＰ４１のドレインにより制御される
ＮＭＯＳトランジスタＮ６２と、このＮＭＯＳトランジ
スタＮ６２のソースとＶＳＳの間に接続された高抵抗Ｒ
６１とから構成され、ＮＭＯＳトランジスタＮ６２のソ
ースを出力端子ＯＵＴとしている。
いることなく、出力安定化を図ったＶＤＤ−ＶＤＤＱ発
生回路３２の例である。定電圧発生回路４１ａは、図２
の構成を基本として、ＰＭＯＳトランジスタＰ４１のド
レインと抵抗Ｒ４２の間にダイオード接続されたＮＭＯ
ＳトランジスタＮ６１を挿入したものである。出力バッ
ファ６１は、ドレインがＶＤＤに接続され、ゲートがＰ
ＭＯＳトランジスタＰ４１のドレインにより制御される
ＮＭＯＳトランジスタＮ６２と、このＮＭＯＳトランジ
スタＮ６２のソースとＶＳＳの間に接続された高抵抗Ｒ
６１とから構成され、ＮＭＯＳトランジスタＮ６２のソ
ースを出力端子ＯＵＴとしている。
【００３４】この実施の形態の場合、定電圧発生回路４
１ａの出力であるＰＭＯＳトランジスタＰ４１のドレイ
ン電圧は、ＮＭＯＳトランジスタＮ６１のしきい値をＶ
ｔｈとして、ＶＤＤ−ＶＤＤＱ＋Ｖｔｈとなる。出力バ
ッファ６１のＮＭＯＳトランジスタＮ６２のしきい値が
ＮＭＯＳトランジスタＮ６１のそれと同じであるとすれ
ば、出力端子ＯＵＴに得られる電圧は、ＶＤＤ−ＶＤＤ
Ｑとなる。
１ａの出力であるＰＭＯＳトランジスタＰ４１のドレイ
ン電圧は、ＮＭＯＳトランジスタＮ６１のしきい値をＶ
ｔｈとして、ＶＤＤ−ＶＤＤＱ＋Ｖｔｈとなる。出力バ
ッファ６１のＮＭＯＳトランジスタＮ６２のしきい値が
ＮＭＯＳトランジスタＮ６１のそれと同じであるとすれ
ば、出力端子ＯＵＴに得られる電圧は、ＶＤＤ−ＶＤＤ
Ｑとなる。
【００３５】この実施の形態では、出力端子ＯＵＴの電
圧変動があると、これを補償するように抵抗Ｒ６１によ
りＮＭＯＳトランジスタＮ６２に負帰還がかかる。従っ
て、オペアンプを用いることなく、出力の安定化が図ら
れる。また、ＮＭＯＳトランジスタはＰＭＯＳトランジ
スタに比べて駆動能力が高いから、オペアンプを用いな
いことと相俟って、図３の場合に比べて面積を小さくす
ることができる。
圧変動があると、これを補償するように抵抗Ｒ６１によ
りＮＭＯＳトランジスタＮ６２に負帰還がかかる。従っ
て、オペアンプを用いることなく、出力の安定化が図ら
れる。また、ＮＭＯＳトランジスタはＰＭＯＳトランジ
スタに比べて駆動能力が高いから、オペアンプを用いな
いことと相俟って、図３の場合に比べて面積を小さくす
ることができる。
【００３６】図２〜図４の実施の形態では、ＶＤＤ−Ｖ
ＳＳの間に二つの抵抗Ｒ４１，Ｒ４２とＰＭＯＳトラン
ジスタＰ４１を介在させている。従ってＰＭＯＳトラン
ジスタＰ４１の動作マージンが低く、電源ＶＤＤが低下
したときに動作しなくなるおそれがある。図５はこの点
を改良したＶＤＤ−ＶＤＤＱ発生回路３２の例で、定電
圧発生回路７１により構成されている。
ＳＳの間に二つの抵抗Ｒ４１，Ｒ４２とＰＭＯＳトラン
ジスタＰ４１を介在させている。従ってＰＭＯＳトラン
ジスタＰ４１の動作マージンが低く、電源ＶＤＤが低下
したときに動作しなくなるおそれがある。図５はこの点
を改良したＶＤＤ−ＶＤＤＱ発生回路３２の例で、定電
圧発生回路７１により構成されている。
【００３７】ＰＭＯＳトランジスタＰ４１のソースが抵
抗Ｒ４１を介してＶＤＤに接続され、ＰＭＯＳトランジ
スタＰ４１のゲートがオペアンプＯＰ４１により制御さ
れることは、図２と同じである。ＰＭＯＳトランジスタ
Ｐ４１のドレインとＶＳＳの間には、ＰＭＯＳトランジ
スタＰ４１を流れる電流を基準とするＮＭＯＳトランジ
スタＮ７１，Ｎ７２によるＮＭＯＳカレントミラー７２
が設けられている。更に、このカレントミラー７２の出
力であるＮＭＯＳトランジスタＮ７２を流れる電流を基
準とするＰＭＯＳトランジスタＰ７１，Ｐ７２によるＰ
ＭＯＳカレントミラー７３がＮＭＯＳトランジスタＮ７
２とＶＤＤの間に構成されている。ＰＭＯＳトランジス
タＰ７２のドレインが出力端子ＯＵＴであって、これと
ＶＳＳの間に抵抗Ｒ４２が接続されている。
抗Ｒ４１を介してＶＤＤに接続され、ＰＭＯＳトランジ
スタＰ４１のゲートがオペアンプＯＰ４１により制御さ
れることは、図２と同じである。ＰＭＯＳトランジスタ
Ｐ４１のドレインとＶＳＳの間には、ＰＭＯＳトランジ
スタＰ４１を流れる電流を基準とするＮＭＯＳトランジ
スタＮ７１，Ｎ７２によるＮＭＯＳカレントミラー７２
が設けられている。更に、このカレントミラー７２の出
力であるＮＭＯＳトランジスタＮ７２を流れる電流を基
準とするＰＭＯＳトランジスタＰ７１，Ｐ７２によるＰ
ＭＯＳカレントミラー７３がＮＭＯＳトランジスタＮ７
２とＶＤＤの間に構成されている。ＰＭＯＳトランジス
タＰ７２のドレインが出力端子ＯＵＴであって、これと
ＶＳＳの間に抵抗Ｒ４２が接続されている。
【００３８】この実施の形態では、ＰＭＯＳトランジス
タＰ４１、従ってＮＭＯＳトランジスタＮ７１に流れる
電流は、図２の回路で説明したと同じ、Ｉ０＝（ＶＤＤ
−ＶＤＤＱ）／Ｒ４１である。ＮＭＯＳトランジスタＮ
７１，Ｎ７２が同じ寸法であれば、ＮＭＯＳトランジス
タＮ７２に同じ電流Ｉ０が流れる。この電流Ｉ０は更
に、ＰＭＯＳトランジスタＰ７１，Ｐ７２からなるカレ
ントミラーの基準電流となる。ＰＭＯＳトランジスタＰ
７１，Ｐ７２が同じ寸法であるとすれば、ＰＭＯＳトラ
ンジスタＰ７２にも同じ電流Ｉ０が流れ、これが抵抗Ｒ
４２に流れる。従って、抵抗Ｒ４１，Ｒ４２を同じ抵抗
値に設定すれば、図２の場合と同様に、出力端子ＯＵＴ
に得られる電圧は、ＶＤＤ−ＶＤＤＱとなる。この実施
の形態では、ＶＤＤ−ＶＳＳ間には、抵抗が一つしか挿
入されないから、動作マージンが大きく、電源ＶＤＤの
低下に対して強いものとなる。
タＰ４１、従ってＮＭＯＳトランジスタＮ７１に流れる
電流は、図２の回路で説明したと同じ、Ｉ０＝（ＶＤＤ
−ＶＤＤＱ）／Ｒ４１である。ＮＭＯＳトランジスタＮ
７１，Ｎ７２が同じ寸法であれば、ＮＭＯＳトランジス
タＮ７２に同じ電流Ｉ０が流れる。この電流Ｉ０は更
に、ＰＭＯＳトランジスタＰ７１，Ｐ７２からなるカレ
ントミラーの基準電流となる。ＰＭＯＳトランジスタＰ
７１，Ｐ７２が同じ寸法であるとすれば、ＰＭＯＳトラ
ンジスタＰ７２にも同じ電流Ｉ０が流れ、これが抵抗Ｒ
４２に流れる。従って、抵抗Ｒ４１，Ｒ４２を同じ抵抗
値に設定すれば、図２の場合と同様に、出力端子ＯＵＴ
に得られる電圧は、ＶＤＤ−ＶＤＤＱとなる。この実施
の形態では、ＶＤＤ−ＶＳＳ間には、抵抗が一つしか挿
入されないから、動作マージンが大きく、電源ＶＤＤの
低下に対して強いものとなる。
【００３９】なおこの実施の形態の場合、ＮＭＯＳカレ
ントミラー７２のＮＭＯＳトランジスタＮ７１とＮ７２
の寸法を異ならせ、或いはＰＭＯＳカレントミラー７３
のＰＭＯＳトランジスタＰ７１とＰ７２の寸法を異なら
せることにより、抵抗Ｒ４１とＲ４２の値を異ならせる
ようにしてもよい。即ち一般的に、ＮＭＯＳトランジス
タＮ７２のゲート幅をＮＭＯＳトランジスタＮ７１のそ
れに対して１／Ｋ（Ｋ：任意の正の数）とするか、或い
はＰＭＯＳトランジスタＰ７２のゲート幅をＰＭＯＳト
ランジスタＰ７１のそれの１／Ｋとすれば、抵抗Ｒ４２
に流れる電流は、Ｉ０／Ｋとなる。従ってこの場合、抵
抗Ｒ４２の値を抵抗Ｒ４１のＫ倍にすれば、出力電圧Ｖ
ＤＤ−ＶＤＤＱが得られる。
ントミラー７２のＮＭＯＳトランジスタＮ７１とＮ７２
の寸法を異ならせ、或いはＰＭＯＳカレントミラー７３
のＰＭＯＳトランジスタＰ７１とＰ７２の寸法を異なら
せることにより、抵抗Ｒ４１とＲ４２の値を異ならせる
ようにしてもよい。即ち一般的に、ＮＭＯＳトランジス
タＮ７２のゲート幅をＮＭＯＳトランジスタＮ７１のそ
れに対して１／Ｋ（Ｋ：任意の正の数）とするか、或い
はＰＭＯＳトランジスタＰ７２のゲート幅をＰＭＯＳト
ランジスタＰ７１のそれの１／Ｋとすれば、抵抗Ｒ４２
に流れる電流は、Ｉ０／Ｋとなる。従ってこの場合、抵
抗Ｒ４２の値を抵抗Ｒ４１のＫ倍にすれば、出力電圧Ｖ
ＤＤ−ＶＤＤＱが得られる。
【００４０】図６は、図１におけるＶＤＤ−ＶＤＤＱ／
２発生回路３１の構成例である。図２〜図５で説明した
ＶＤＤ−ＶＤＤＱ発生回路３２を用いて、これと電源Ｖ
ＤＤの間に同じ値の抵抗Ｒ８１，Ｒ８２を直列接続し、
その接続ノードを出力端子ＯＵＴとする。これにより出
力端子ＯＵＴには、電圧ＶＤＤ−ＶＤＤＱ／２が得られ
る。
２発生回路３１の構成例である。図２〜図５で説明した
ＶＤＤ−ＶＤＤＱ発生回路３２を用いて、これと電源Ｖ
ＤＤの間に同じ値の抵抗Ｒ８１，Ｒ８２を直列接続し、
その接続ノードを出力端子ＯＵＴとする。これにより出
力端子ＯＵＴには、電圧ＶＤＤ−ＶＤＤＱ／２が得られ
る。
【００４１】
【発明の効果】以上述べたようにこの発明によると、プ
ルアップ用ダミー出力バッファを構成するＰＭＯＳトラ
ンジスタの動作電圧範囲を高レベル側にシフトさせるこ
とによって、基準電流源回路の引き込み定電流源を構成
するＮＭＯＳカレントミラーの動作マージンを、流し込
み定電流源を構成するＰＭＯＳカレントミラーと同様
に、大きく確保することができ、電源電圧が低下した場
合のインピーダンス合わせ込み誤差を低減することを可
能としたプログラマブルインピーダンス出力バッファ回
路を得ることができる。
ルアップ用ダミー出力バッファを構成するＰＭＯＳトラ
ンジスタの動作電圧範囲を高レベル側にシフトさせるこ
とによって、基準電流源回路の引き込み定電流源を構成
するＮＭＯＳカレントミラーの動作マージンを、流し込
み定電流源を構成するＰＭＯＳカレントミラーと同様
に、大きく確保することができ、電源電圧が低下した場
合のインピーダンス合わせ込み誤差を低減することを可
能としたプログラマブルインピーダンス出力バッファ回
路を得ることができる。
【図１】この発明の実施の形態によるプログラマブルイ
ンピーダンス出力バッファ回路の要部構成を示す回路図
である。
ンピーダンス出力バッファ回路の要部構成を示す回路図
である。
【図２】図１におけるＶＤＤ−ＶＤＤＱ発生回路の構成
例を示す回路図である。
例を示す回路図である。
【図３】図１におけるＶＤＤ−ＶＤＤＱ発生回路の他の
構成例を示す回路図である。
構成例を示す回路図である。
【図４】図１におけるＶＤＤ−ＶＤＤＱ発生回路の他の
構成例を示す回路図である。
構成例を示す回路図である。
【図５】図１におけるＶＤＤ−ＶＤＤＱ発生回路の他の
構成例を示す回路図である。
構成例を示す回路図である。
【図６】図１におけるＶＤＤ−ＶＤＤＱ／２発生回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図７】従来のプログラマブルインピーダンス出力バッ
ファ回路の構成を示すブロック図である。
ファ回路の構成を示すブロック図である。
【図８】図７の要部の具体的構成を示す回路図である。
ＺＱ…インピーダンス調整用端子、ＲＱ…外部抵抗、１
１…基準電流源回路、１２…プルダウン用ダミー出力バ
ッファ、１４…プルアップ用ダミー出力バッファ、１
３，１４…インピーダンス合わせ込みコントローラ、１
６…データ更新回路、１７…出力バッファ、３１…ＶＤ
Ｄ−ＶＤＤＱ／２発生回路、３２…ＶＤＤ−ＶＤＤＱ発
生回路。
１…基準電流源回路、１２…プルダウン用ダミー出力バ
ッファ、１４…プルアップ用ダミー出力バッファ、１
３，１４…インピーダンス合わせ込みコントローラ、１
６…データ更新回路、１７…出力バッファ、３１…ＶＤ
Ｄ−ＶＤＤＱ／２発生回路、３２…ＶＤＤ−ＶＤＤＱ発
生回路。
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Claims (9)
- 【請求項１】 外部抵抗を接続するインピーダンス調整
用端子を有し、低レベル側の第１の電源、高レベル側の
第２の電源、及びこれらの電源電圧の中間レベル電圧を
出力する第３の電源からそれぞれ電源電圧が供給され
て、前記インピーダンス調整用端子に接続された外部抵
抗の値に応じて出力バッファのインピーダンスを自動調
整するインピーダンス調整回路を有する半導体装置にお
いて、 前記インピーダンス調整回路は、 前記インピーダンス調整用端子に接続された外部抵抗に
所定の基準電圧を供給して外部抵抗の抵抗値に対応した
基準電流を生成すると共に、その電流に対応する定電流
を第２の電源から流し込む第１のカレントミラー回路に
よる流し込み定電流源と同定電流を第１の電源に引き込
む第２のカレントミラー回路による引き込み定電流源と
を有する基準電流源回路と、 前記流し込み定電流源にドレインが共通接続され、ソー
スが第１の電源に接続されたサイズの異なる複数のプル
ダウン用ＭＯＳトランジスタにより構成されたプルダウ
ン用ダミー出力バッファと、 前記流し込み定電流源の端子電圧が前記基準定電圧に一
致するように前記プルダウン用ダミー出力バッファ全体
のインピーダンスを合わせ込む第１のインピーダンス合
わせ込みコントローラと、 前記引き込み定電流源にドレインが接続され、ソースが
第３の電源より高い電圧を出力する第４の電源に接続さ
れたサイズの異なる複数のプルアップ用ＭＯＳトランジ
スタにより構成されたプルアップ用ダミー出力バッファ
と、 前記引き込み定電流源の端子電圧が第４の電源の電圧と
前記基準電圧の差に一致するように前記プルアップ用ダ
ミー出力バッファ全体のインピーダンスを合わせ込む第
２のインピーダンス合わせ込みコントローラと、を有す
ることを特徴とする半導体装置。 - 【請求項２】 前記第２のインピーダンス合わせ込みコ
ントローラの低レベル側電源として用いられる、前記第
４の電源の電圧から第３の電源の電圧分だけ低下させた
第５の電源電圧を出力する第５電源発生回路と、 前記引き込み定電流源の端子電圧を設定するための、前
記第４の電源の電圧から前記基準電圧分だけ低下させた
第６の電源電圧を出力する第６電源発生発生回路とを有
することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第５電源発生回路は、 第４の電源と第１の電源の間に直列接続された第１の抵
抗、出力用ＭＯＳトランジスタ及び第１の抵抗と等しい
第２の抵抗からなる直列回路と、非反転入力端子に第３
の電源が入力され、反転入力端子に前記出力用ＭＯＳト
ランジスタのソースが帰還接続され、出力端子が前記出
力用ＭＯＳトランジスタのゲートに接続されたオペアン
プとを備えて、前記出力用ＭＯＳトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路により構成さ
れていることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第５電源発生回路は、 第４の電源と第１の電源の間に直列接続された第１の抵
抗、第１のＭＯＳトランジスタ及び第１の抵抗と等しい
第２の抵抗からなる直列回路と、非反転入力端子に第３
の電源が入力され、反転入力端子に前記第１のＭＯＳト
ランジスタのソースが帰還接続され、出力端子が前記第
１のＭＯＳトランジスタのゲートに接続されたオペアン
プとを備えて、前記第１のＭＯＳトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、 前記定電圧発生回路の出力端子が反転入力端子に接続さ
れたオペアンプ、及びこのオペアンプの出力によりゲー
トが制御され、ソースが第４の電源に接続され、ドレイ
ンが第３の抵抗を介して第１の電源に接続されるととも
に前記オペアンプの非反転入力端子に帰還接続された第
２のＭＯＳトランジスタを備えて構成された出力バッフ
ァとを有することを特徴とする請求項２記載の半導体装
置。 - 【請求項５】 前記第５電源発生回路は、 第４の電源と第１の電源の間に直列接続された第１の抵
抗、出力用ＭＯＳトランジスタ、ダイオード接続された
第１のＮＭＯＳトランジスタ、及び第１の抵抗と等しい
第２の抵抗からなる直列回路、及び非反転入力端子に第
３の電源が入力され、反転入力端子に前記出力用ＭＯＳ
トランジスタのソースが帰還接続され、出力端子が前記
出力用ＭＯＳトランジスタのゲートに接続されたオペア
ンプを備えて、前記出力用ＭＯＳトランジスタのドレイ
ンを定電圧出力端子とした定電圧発生回路と、 前記定電圧発生回路の出力端子がゲートに接続され、ド
レインが第４の電源に接続され、ソースが第３の抵抗を
介して第１の電源に接続された第２のＮＭＯＳトランジ
スタを備えて構成された出力バッファとを有することを
特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記第５電源発生回路は、 ソースが第１の抵抗を介して第４の電源に接続された出
力用ＭＯＳトランジスタと、この出力用ＭＯＳトランジ
スタのゲートに出力端子が接続され、非反転入力端子に
第３の電源が接続され、前記出力用ＭＯＳトランジスタ
のソースが反転入力端子に帰還接続されたオペアンプ
と、前記出力用ＭＯＳトランジスタのドレインと第１の
電源の間に第１の基準電流源用ＭＯＳトランジスタを介
在させた第１のカレントミラー回路と、この第１のカレ
ントミラー回路の電流出力端子と第４の電源との間に第
２の基準電流源用ＭＯＳトランジスタを介在させた第２
のカレントミラー回路と、この第２のカレントミラー回
路の電流出力端子と第１の電源端子の間に接続された第
２の抵抗とを備えて、第２の抵抗の端子を電圧出力端子
として構成されていることを特徴とする請求項２記載の
半導体装置。 - 【請求項７】 前記第１及び第２のカレントミラー回路
のいずれかが基準電流に対して出力電流が１／Ｋとなる
ように設定され、第２の抵抗が第１の抵抗に対してＫ倍
に設定されて、電圧出力端子に第４の電源と第３の電源
の差電圧を定電圧として出力することを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 第１の電源と第２の電源の間に直列接続
された第１の抵抗、ＭＯＳトランジスタ及び、第１の抵
抗と等しい値を持ち且つ第１の抵抗に流れる電流が流れ
る第２の抵抗からなる直列回路と、前記ＭＯＳトランジ
スタのゲートを制御して第１の抵抗とＭＯＳトランジス
タの接続ノードを第１の電源と第２の電源の間の第３の
電源の電位に設定する電位設定回路とを備えて、前記Ｍ
ＯＳトランジスタと第２の抵抗の接続ノードを定電圧出
力端子として、第２の電源電位から第１の電源と第３の
電源の電位差分だけずれた定電圧を出力する定電圧発生
回路を有することを特徴とする半導体装置。 - 【請求項９】 前記電位設定回路は、一方の入力端子に
前記第３の電源が接続され、他方の入力端子に前記第１
の抵抗とＭＯＳトランジスタの接続ノードが帰還接続さ
れ、出力端子が前記ＭＯＳトランジスタのゲートに接続
されたオペアンプであることを特徴とする請求項８記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35173698A JP3448231B2 (ja) | 1998-12-10 | 1998-12-10 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35173698A JP3448231B2 (ja) | 1998-12-10 | 1998-12-10 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000183717A true JP2000183717A (ja) | 2000-06-30 |
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ID=18419264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35173698A Expired - Fee Related JP3448231B2 (ja) | 1998-12-10 | 1998-12-10 | 半導体装置 |
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| Country | Link |
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307791B1 (en) | 1999-09-22 | 2001-10-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100391148B1 (ko) * | 2000-11-02 | 2003-07-16 | 삼성전자주식회사 | 프로그래머블 임피던스 제어회로 및 방법 |
| US6628223B2 (en) | 2001-11-01 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Resistance changeable device for data transmission system |
| KR100487526B1 (ko) * | 2002-05-22 | 2005-05-03 | 삼성전자주식회사 | 반도체 장치 |
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| JP2008060629A (ja) * | 2006-08-29 | 2008-03-13 | Elpida Memory Inc | キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法 |
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| JP2011022689A (ja) * | 2009-07-14 | 2011-02-03 | Ricoh Co Ltd | ローパスフィルタ回路、そのローパスフィルタ回路を使用した定電圧回路及び半導体装置 |
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| CN111610354A (zh) * | 2019-02-25 | 2020-09-01 | 艾普凌科有限公司 | 电流生成电路 |
| CN112684846A (zh) * | 2019-10-18 | 2021-04-20 | 圣邦微电子（北京）股份有限公司 | 低压差线性稳压器的误差放大器以及低压差线性稳压器 |
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|---|---|---|---|---|
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-
1998
- 1998-12-10 JP JP35173698A patent/JP3448231B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7755366B2 (en) | 2006-08-29 | 2010-07-13 | Elpida Memory, Inc. | Calibration circuit, semiconductor device including the same, and method of adjusting output characteristics of semiconductor device |
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| CN107994788A (zh) * | 2017-12-26 | 2018-05-04 | 上海新进半导体制造有限公司 | 一种线补偿电路及开关电源 |
| CN107994788B (zh) * | 2017-12-26 | 2024-02-27 | 上海新进芯微电子有限公司 | 一种线补偿电路及开关电源 |
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