JP2000031810A - ドライバ回路 - Google Patents

ドライバ回路

Info

Publication number
JP2000031810A
JP2000031810A JP10195245A JP19524598A JP2000031810A JP 2000031810 A JP2000031810 A JP 2000031810A JP 10195245 A JP10195245 A JP 10195245A JP 19524598 A JP19524598 A JP 19524598A JP 2000031810 A JP2000031810 A JP 2000031810A
Authority
JP
Japan
Prior art keywords
control signal
pair
signal
driver circuit
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10195245A
Other languages
English (en)
Inventor
Satoshi Ide
聡 井出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP10195245A priority Critical patent/JP2000031810A/ja
Priority to US09/215,157 priority patent/US6313662B1/en
Publication of JP2000031810A publication Critical patent/JP2000031810A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H04L25/0274—Arrangements for ensuring balanced coupling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Electronic Switches (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【課題】 パルス幅歪みをなくし、小振幅信号の高速伝
送を可能にする。 【解決手段】 高電位側のPMOSトランジスタ対P0,P1
と、低電位側のNMOSトランジスタ対N0,N1と、PMOSトラ
ンジスタ対の一方とNMOSトランジスタ対の一方をそれぞ
れ駆動する正相制御信号Ｓ及びPMOSトランジスタ対の他
方とNMOSトランジスタ対の他方をそれぞれ駆動する逆相
制御信号＊Ｓを発生して各トランジスタのゲートに入力
する制御信号発生回路B1を備え、PMOSトランジスタ対の
一方のドレインをNMOSトランジスタ対の一方のドレイン
に接続すると共に、該ドレイン接続部に第１の伝送線路
３を接続し、PMOSトランジスタ対の他方のドレインをNM
OSトランジスタ対の他方のドレインに接続すると共に、
該ドレイン接続部に第２の伝送線路を接続してドライバ
回を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一対の伝送路に流れ
る信号電流の向きを切り替えることにより信号を伝送す
るドライバ回路に係わり、特に、小振幅信号の高速伝送
用インタフェースに用いられるドライバ回路に関する。
【０００２】
【従来の技術】近年、高速データ転送の要求を満たすた
めに、小振幅差動伝送のLVDS(LowVoltage Differential
Signal)インターフェースが注目されている。図１２は
LVDSインタフェースの構成図であり、ドライバ１とレシ
ーバ２の間は、50Ωの往路伝送線路３と復路伝送線路４
により結ばれ、伝送線路３，４はレシーバ入力において
100Ωの抵抗５で終端されている。ドライバ１は、約3mA
の電流を駆動し、終端抵抗５において約300mVの電圧を
発生する。往路伝送線路３と復路伝送線路４は電気的特
性が等しい、いわゆる平衡伝送路を形成しており、LVDS
ではこの２本の伝送路により１つの信号の伝送を行うこ
とが大きな特徴となっている。ドライバ１は入力端子６
からの入力信号に基づいて、往路伝送線路３、復路伝送
線路４の間に電位差を生ずるような差動信号を生成す
る。これに対して、レシーバ２は往路伝送線路３、復路
伝送線路４の間に生成された差動信号をCMOSレベルに変
換し、これを出力端子７から出力する。
【０００３】LVDSの原理は、ドライバ１側で発生した信
号電流Ｉｓを、往路伝送線路３と復路伝送線路４の平衡
伝送線と、レシーバ２側の終端抵抗５で形成されるルー
プに流すことにより、終端抵抗５の部分に信号電圧を発
生させて信号を伝送するものである。信号の“１”、
“０”は、信号電流Ｉｓの流れる向きを切り替えること
により識別する。かかる構成によれば、往路伝送線路３
および復路伝送線路４を流れる信号電流Ｉｓは、大きさ
が同じで、向きが逆であるため、平衡伝送線全体の電流
により生成される磁界が互いにキャンセルされる。この
ような特性は、伝送系の電流変動によって生じるノイズ
が小さいことを意味しており、隣接ポート間の伝送線同
士の干渉やＬＳＩ間の同時スイッチング干渉が小さいた
め高速信号の伝送に適している。
【０００４】図１３はLVDSドライバ回路の従来回路例で
ある。N100〜N101は高電位側の電流スイッチング素子と
しての一対のNMOSトランジスタ、N102〜N103は低電位側
の電流スイッチング素子としての一対のNMOSトランジス
タである。NMOSトランジスタN100のソースはNMOSトラン
ジスタN102のドレインに直列に接続され、NMOSトランジ
スタN101のソースはNMOSトランジスタ103のドレインに
直列に接続されている。又、NMOSトランジスタN100、N1
01のドレインは共に電流源I100に接続され、NMOSトラン
ジスタN102、N103のソースは共に負荷素子であるNMOSト
ランジスタN104に接続されている。
【０００５】B100は制御信号発生回路であり、CMOSロジ
ック回路(インバータ)X100,X101を備え、高電位側の
一方のNMOSトランジスタN100と低電位側の一方のNMOSト
ランジスタN103をそれぞれ駆動する正相制御信号Ｓを発
生すると共に、高電位側の他方のNMOSトランジスタN1
01と低電位側の他方のNMOSトランジスタN102をそれぞれ
駆動する逆相制御信号＊Ｓを発生する。すなわち、制御
信号発生回路B100は、CMOS入力信号をインバータX100,X
101に入力し、インバータX101より正相制御信号Ｓを出
力してNMOSトランジスタN100,N103のゲート端子に入力
し、インバータX100より逆相制御信号*Ｓを出力してNMO
SトランジスタN101,N102のゲート端子に入力する。
【０００６】入力信号がHであれば、逆相制御信号＊Ｓ
はLとなり、正相制御信号はHとなる。このため、NMOSト
ランジスタN100,N103がオンし、NMOSトランジスタN101,
N102がオフし、電流は点線で示すようにNMOSトランジス
タN100から伝送線路３→終端抵抗５→伝送線路４を介し
てNMOSトランジスタN103に向かって流れ、LVDS出力信号
はHとなる。一方、入力信号がLであれば、逆相制御信号
＊ＳはHとなり、正相制御信号はLとなる。このため、NM
OSトランジスタN101,N102がオンし、NMOSトランジスタN
100,N103がオフし、電流は一点鎖線で示すようにNMOSト
ランジスタN101から伝送線路４→終端抵抗５→伝送線路
３を介してNMOSトランジスタN102に向かって流れ、LVDS
出力信号はLとなる。尚、直流電位は、負荷素子であるN
MOSトランジスタN104で発生する電圧によって供給され
る。
【０００７】
【発明が解決しようとする課題】従来の構成では、正相
制御信号Ｓと逆相制御信号＊Ｓ間にインバータ１個分の
位相差が存在する。このため、LVDS出力がHの時にオン
するNMOSトランジスタN100,103のスイッチングと、LVDS
出力がLの時にオンするNMOSトランジスタN101,102のス
イッチングとで時間差が生じ、LVDS出力信号の立ち上が
り/立ち下がりが非対称になり出力波形にパルス幅歪み
を生じる問題がある。図１４はかかる従来の問題点を説
明するために波形応答の模式図であり、正相制御信号Ｓ
と逆相制御信号＊Ｓ間にθの位相差が存在する。このた
め、NMOSN100→N103の第１の電流経路がオンするタイミ
ングとNMOSN101→N102の第２の電流経路がオフするタイ
ミングが一致せず、オフするタイミングが前記位相差θ
分遅れる。このため、第１、第２の両方の経路が共にオ
ンする期間が発生し、かかる期間ではLVDS出力が不定に
なり、LVDS出力のパルス幅が一定にならない。かかるパ
ルス幅歪みは入力信号のビットレートが低ければ問題に
ならないが、ビットレートが高速になると正しく信号伝
送ができなくなるという問題が顕著化する。
【０００８】また、高電位側のNMOSトランジスタ対N100
〜N101は飽和状態で動作するが、低電位側のNMOSトラン
ジスタ対N102〜N103は常に非飽和領域で動作する。非飽
和領域では飽和動作時に比べてスイッチング特性が悪
く、それが出力波形の劣化を招くもう１つの原因となっ
ている。通常動作では、この程度の波形劣化は問題にな
らない場合も多い。しかしながら、ノイズマージンが小
さい場合、例えば微少な信号レベルを増幅する光受信回
路の出力等として用いる場合には、出力波形のパルス歪
みを厳しく制御する必要がある。
【０００９】以上より本発明の目的は、第１の電流経路
を構成するMOSトランジスタ対と第２の電流経路を構成
するMOSトランジスタ対のオン/オフ時のスイッチング特
性を対称にできるドライバ回路を提供することである。
本発明の別の目的は、スイッチングに用いるMOSトラン
ジスタを飽和領域で用いてスイッチング特性を改善でき
るドライバ回路を提供することである。本発明の目的は
パルス幅歪みをなくし、小振幅信号を高速伝送するのに
好適なドライバ回路を提供することである。
【００１０】
【課題を解決するための手段】上記課題は本発明によれ
ば、(1) 極性の異なる電界効果トランジスタのドレイン
を接続した第１と第２のスイッチング手段を有し、(2)
該第１スイッチング手段の該電界効果トランジスタのベ
ースにそれぞれ差動駆動信号の一方を入力し、該電界効
果トランジスタのドレインを前記一対の伝送路の一方に
接続し、(3) 該第２スイッチング手段の該電界効果トラ
ンジスタのベースにそれぞれ差動駆動信号の他方を入力
し、該電界効果トランジスタのドレインを前記一対の伝
送路の他方に接続したバライバ回路により達成される。
例えば、前記極性の異なる電界効果トランジスタとして
PMOSトランジスタとNMOSトランジスタを用いた場合、上
記課題は本発明によれば、(1) 高電位側の電流スイッチ
ング素子としての一対のPMOSトランジスタと、(2) 低電
位側の電流スイッチング素子としての一対のNMOSトラン
ジスタと、(3) 前記PMOSトランジスタ対の一方とNMOSト
ランジスタ対の一方をそれぞれ駆動する正相制御信号及
びPMOSトランジスタ対の他方とNMOSトランジスタ対の他
方をそれぞれ駆動する逆相制御信号を発生する制御信号
発生回路を備え、(4) 前記PMOSトランジスタ対の一方の
ドレインを前記NMOSトランジスタ対の一方のドレインに
接続すると共に、該ドレイン接続部に第１の伝送路を接
続し、前記PMOSトランジスタ対の他方のドレインを前記
NMOSトランジスタ対の他方のドレインに接続すると共
に、該ドレイン接続部に第２の伝送路を接続してなるド
ライバ回路により達成される。
【００１１】かかるドライバ回路によれば、入力信号が
Hのとき、逆相制御信号(L)により駆動されるPMOSトラン
ジスタと正相制御信号(H)により駆動されるNMOSトラン
ジスタが第１伝送線路→第２伝送線路を介して第１の電
流経路を形成し、又、入力信号がLのとき、正相制御信
号(L)により駆動されるPMOSトランジスタと逆相制御信
号(H)により駆動されるNMOSトランジスタが第２伝送線
路→第１伝送線路を介して第２の電流経路を形成する。
すなわち、第１の電流経路は正相制御信号がHで、か
つ、逆相制御信号がLのときに電流を流し、第２の電流
経路は正相制御信号がLで、かつ、逆相制御信号がHのと
きに電流を流す。この結果、LVDS出力信号の立上り、立
下がりが対称になり、パルス幅歪みを低減することがで
き、高速伝送に対応できる。
【００１２】又、制御信号発生回路を２以上のCMOSロジ
ック回路(インバータ)で構成し、正相制御信号を発生す
るCMOSロジック回路側及び逆相制御信号を発生するCMOS
ロジック回路側の少なくとも一方に遅延回路を挿入し、
正相制御信号と逆相信号間の位相差を小さく、例えば零
とする。このようにすれば、第１の電流経路と第２の電
流経路が同時にオフする状態をなくせ、第１の電流経路
がオンすれば同時に第２の電流経路をオフでき、又、第
２の電流経路がオンすれば同時に第１の電流経路をオフ
できる。すなわち、第１の電流経路を構成するMOSトラ
ンジスタ対と第２の電流経路を構成するMOSトランジス
タ対のオン/オフ時のスイッチング特性を対称にでき、L
VDS出力波形をより改善できる。
【００１３】又、高電位側のPMOSトランジスタ対のソー
ス端子と高電位線間に第１の電流源を接続し、低電位側
のNMOSトランジスタ対のソースと低電位線間に第２の電
流源を接続、該低電位側のNMOSトランジスタ対の各ドレ
インと定電圧源間をバイアス抵抗素子で接続する。この
ようにすれば、低電位側のNMOSトランジスタ対を飽和領
域で用いることができ、スイッチング特性を改善でき、
LVDS出力のパルス幅歪みを減小できる。又、制御信号発
生回路を、アナログ差動信号が入力される差動増幅回路
で構成し、該差動増幅回路より正相制御信号及び逆相制
御信号を出力する。このようにすれば、アナログ差動信
号が入力される場合であっても、LVDS用ドライバ回路を
提供できる。
【００１４】
【発明の実施の形態】（Ａ）第１実施例 図１は本発明の第１実施例であるドライバ回路の構成図
であり、図１２と同一部分には同一符号を付している。
１はLVDS用のドライバ回路、３はLVDSインタフェースの
第１の伝送線路、４は第２の伝送線路、５は終端抵抗、
６はCMOS入力端子、８，９は図示しないLVDSレシーバの
入力端子である。ドライバ回路１において、P0〜P1は高
電位側の電流スイッチング素子としての一対のPMOSトラ
ンジスタ、N0〜N1は低電位側の電流スイッチング素子と
しての一対のNMOSトランジスタである。PMOSトランジス
タP0のドレインはNMOSトランジスタN0のドレインに直列
に接続され、PMOSトランジスタP1のドレインはNMOSトラ
ンジスタN1のドレインに直列に接続されている。又、PM
OSトランジスタP0、P1のソースは共に電流源I1に接続さ
れ、NMOSトランジスタN0、N1のソースは共に負荷素子で
あるNMOSトランジスタN3に接続されている。
【００１５】B1は制御信号発生回路であり、直列に接続
されたCMOSロジック回路(インバータ)X0,X1を備え、
高電位側の一方のPMOSトランジスタP1と低電位側の一方
のNMOSトランジスタN1をそれぞれ駆動する正相制御信号
Ｓを発生すると共に、高電位側の他方のPMOSトランジ
スタP0と低電位側の他方のNMOSトランジスタN0をそれぞ
れ駆動する逆相制御信号＊Ｓを発生する。すなわち、制
御信号発生回路B1は、CMOS入力信号をインバータX0,X1
に入力し、インバータX1より正相制御信号Ｓを出力して
PMOSトランジスタP1とNMOSトランジスタN1のゲート端子
に入力し、インバータX0より逆相制御信号*Ｓを出力し
てPMOSトランジスタP0とNMOSトランジスタN0のゲート端
子に入力する。
【００１６】入力信号がHであれば、逆相制御信号＊Ｓ
はLとなり、正相制御信号はHとなる。このため、PMOSト
ランジスタP0とNMOSトランジスタN1がオンし、PMOSトラ
ンジスタP1とNMOSトランジスタN0がオフし、電流は点線
で示す第１の電流経路に沿って流れる。すなわち、電流
はPMOSトランジスタP0から伝送線路３→終端抵抗５→伝
送線路４→NMOSトランジスタN1を介してNMOSトランジス
タN3に向かって流れ、LVDS出力信号はHとなる。一方、
入力信号がLであれば、逆相制御信号＊ＳはHとなり、正
相制御信号はLとなる。このため、PMOSトランジスタP1
とNMOSトランジスタN0がオンし、PMOSトランジスタP0と
NMOSトランジスタN1がオフし、電流は一点鎖線で示す第
２の電流経路に沿って流れる。すなわち、電流はPMOSト
ランジスタP1から伝送線路４→終端抵抗５→伝送線路３
→NMOSトランジスタN0を介してNMOSトランジスタN3に向
かって流れ、LVDS出力信号はLとなる。尚、直流電位
は、負荷素子N3で発生する電圧によって供給される。
【００１７】かかるドライバ回路によれば、図２に示す
ように、第１の電流経路は正相制御信号ＳがHで、か
つ、逆相制御信号＊ＳがLのときに電流を流し、第２の
電流経路は正相制御信号がLで、かつ、逆相制御信号がH
のときに電流を流す。この結果、第１実施例のドライバ
回路では、高電位側のスイッチング素子をPMOSトランジ
スタP0,P1としたことにより、そのスイッチングの論理
が従来のドライバ回路（図１３）と反転しLVDS出力のH/
Lの波形はほぼ対称となり、高速伝送に対応できる。す
なわち、第１の電流経路と第２の電流経路が同時にオフ
することはあっても、同時にオンすることはなく、LVDS
出力は不定にならずパルス幅歪みを低減することができ
る。
【００１８】（Ｂ）第２実施例 図３は本発明の第２実施例であるドライバ回路の構成図
であり、図１の第１実施例と同一部分には同一符号を付
している。第２実施例が第１実施例と異なる点は、制御
信号発生回路B1の構成及び直流レベルを与える低電位側
の負荷素子をNMOSトランジスタの替わりに抵抗R2を用い
た点である。第２実施例の制御信号発生回路B1におい
て、インバータX0,X1が直列に接続され、初段のインバ
ータX0の出力端子に遅延回路D0が接続され、次段のイン
バータX1の出力端子に遅延回路D1が接続されている。各
遅延回路D0,D1は正相制御信号Ｓと逆相制御信号＊Ｓ間
の位相差が零となるように所定時間インバータX0、X1の
出力を遅延するものである。第１実施例では、インバー
タX1の伝搬遅延分だけ、正相制御信号Ｓと逆相制御信号
＊Ｓ間に位相差が生じる。しかし、第２実施例によれ
ば、遅延量の異なる遅延回路D0,D1を挿入して正相制御
信号Ｓ、逆相制御信号＊Ｓの位相を調整し、位相差を低
減している（理想的には零にしている）。
【００１９】第２実施例によれば、第１の電流経路と第
２の電流経路が同時にオフする状態をなくせ、第１の電
流経路がオンすれば同時に第２の電流経路をオフでき、
又、第２の電流経路がオンすれば同時に第１の電流経路
をオフできる。すなわち、第１の電流経路を構成するMO
Sトランジスタ対と第２の電流経路を構成するMOSトラン
ジスタ対のオン/オフ時のスイッチング特性を対称にで
き、LVDS出力波形をより改善することができる。
【００２０】尚、図３の第２実施例では遅延回路を２つ
設けたが、位相の進んでいる逆相制御信号側に遅延回路
D0を設けるだけでもよい。又、遅延回路D0,D1は例え
ば、駆動能力の異なるインバータ等で構成される。又、
第１実施例、第２実施例では、高電位側のPMOSトランジ
スタ対PO,P1のソースに電流源を接続し、低電位側のNMO
Sトランジスタ対NO,N1のソースに負荷素子を接続する構
成としたが、逆の構成で、PMOSトランジスタ対PO,P1の
ソースに負荷素子を接続し、NMOSトランジスタ対NO,N1
のソースに電流源を接続する構成とすることもできる。
又、第１実施例、第２実施例では、制御信号発生回路B1
としてCMOSインバータを用いたが、NAND等のロジック回
路を用いて構成することもできる。
【００２１】（Ｃ）第３実施例 図４は本発明の第３実施例であるドライバ回路の構成図
であり、図１の第１実施例と同一部分には同一符号を付
している。第３実施例が第１実施例と異なる点は、(1)
NMOSトランジスタの負荷素子に替えて電流源I2を低電位
側のNMOSトランジスタ対N0,N1のソースに接続している
点、(2) PMOSトランジスタP0のドレインとNMOSトランジ
スタN0のドレインとの接続部と定電圧源V1の間にNMOSト
ランジスタN4で構成されたバイアス抵抗素子が接続され
ている点、(3) PMOSトランジスタP1のドレインとNMOSト
ランジスタN1のドレインとの接続部と定電圧源V1の間に
NMOSトランジスタN5で構成されたバイアス抵抗素子が接
続されている点である。
【００２２】NMOSトラジスタNO,N1のソースに電流源I2
を接続し、電流源I1とI2の電流量をほぼ等しくする。こ
のように構成することで、低電位側のスイッチング素子
であるNMOSトランジスタ対N0,N1も飽和領域で動作する
ことが可能となり、よりスイッチング特性を向上するこ
とが可能になる。ところで、電流源I2の場合は、負荷素
子のように直流レベルを与えることができない。そこ
で、直流レベルを別途与えることが好ましく、第３実施
例では、電圧源V1とバイアス抵抗として働くNMOSトラン
ジスタN4,N5によって各MOSトランジスタP0〜P1,N0〜N1
のドレインにNMOSトランジスタ対N0,N1が飽和領域で動
作するように直流電位を与えている。尚、バイアス抵抗
N4, N5は抵抗で構成にしてもよく、あるいはPMOSトラン
ジスタで構成してもよく、又、NMOSトランジスタとPMOS
トランジスタを組み合わせた構成としても良い。
【００２３】図５は第３実施例の電圧源V1の回路構成例
であり、X11は参照電圧を発生する参照電圧発生部であ
り、例えば、温度変動の影響を受けず、約1.2Vの参照電
圧Ｖ Rを安定に供給する周知のバンドギャップ参照電圧
源(BGR回路)、X12はバッファとして働く演算増幅回路で
あり、出力電圧を参照電圧ＶRに等しくするためのも
の、C11は高周波電流を吸収する容量である。図５の電
圧源回路は参照電圧ＶRが1.2Vの場合であるが、そうで
ないときには演算増幅回路で非反転増幅回路や分圧回路
を挿入して、出力電圧を約1.2Vとしても良い。また参照
電圧ＶRはBGR回路でなくツェナダイオードなど用いて供
給することもできる。
【００２４】図６は第３実施例の電流源I1,I2の構成図
である。X21は参照電圧ＶBGRを安定に供給するBGR回
路、X22は演算増幅回路、R21は抵抗である。抵抗R21とB
GR回路X21と演算増幅回路X22とで負帰還回路を構成し、
NMOSトランジスタN21のソース電圧が参照電圧ＶBGRと等
しくなるように動作する。従って、抵抗R21に流れる電
流Ｉは(VBGR/R21)で与えられる。一方、PMOSトランジ
スタP21とPMOSトランジスタP23、PMOSトランジスタP2
1とPMOSトランジスタP22、NMOSトランジスタN22とNMO
SトランジスタN23は、それぞれカレントミラーを構成す
る。
【００２５】従って、抵抗R21に定電流Ｉが流れるとカ
レントミラーによりPMOSトランジスタP23に電流Iが流
れ、定電流I1を出力する。又、カレントミラーによりPM
OSトランジスタP22にもNMOSトランジスタN22を通じて電
流Iが流れ、別のカレントミラーによりNMOSトランジス
タN23に電流Iが流れ、定電流I2を出力する。実際は、I1
とI2がほぼ等しい約3mAの電流である。以上のような構
成とすることで、高精度の電流源回路を得ることができ
る。なお、演算増幅回路X22に入力する電圧には特に制
約が無く、従って、非反転増幅回路や分圧回路を挿入し
て参照電圧を適切な電圧に変換しても良い。また、参照
電圧ＶBGRはBGR回路でなくツェナダイオード等で供給し
ても良い。更に、カレントミラーとしてカスコード接続
カレントミラーを用いることで、精度を向上することも
可能である。
【００２６】（Ｄ）第４実施例 第１実施例（図１）のLVDSドライバ回路は、PMOSトラン
ジスタの差動対P0,P1とNMOSトランジスタの差動対N0,N1
を向かい合わせた構成で、アナログ差動回路との整合が
良い。このため、PMOSトランジスタ対P0,P1とNMOSトラ
ンジスタ対N0,N1を差動増幅回路で駆動することが可能
である。図７は本発明の第４実施例の構成図であり、差
動増幅回路でスイッチング素子を駆動するもので、第３
実施例と同一部分には同一符号を付している。第４実施
例において、第３実施例と異なる点は、制御信号発生回
路をCMOSロジック回路でなく、アナログ差動増幅回路を
用いて構成する点である。
【００２７】差動制御信号発生回路B2は、入力端子６
ａ，６ｂから入力するアナログ差動信号を入力信号と
し、PMOSトランジスタの差動対P1,P0を駆動する信号Ｓ
１，Ｓ２と、NMOSトランジスタの差動対N0,N1を駆動す
る信号Ｓ３，Ｓ４を発生する。信号Ｓ１，Ｓ２は直流レ
ベルのほぼ等しい差動信号であり、信号Ｓ３，Ｓ４も直
流レベルのほぼ等しい差動信号である。信号Ｓ１，Ｓ４
の極性は同じであり、信号Ｓ２，Ｓ３の極性も同じであ
る。又、信号Ｓ１，Ｓ４の位相と信号Ｓ２，Ｓ３の位相
はそれぞれほぼ同じであることが望ましい。
【００２８】（ａ）差動制御信号発生回路の第１の構成 図８は差動制御信号発生回路B2の第１の構成例で、信号
Ｓ２，Ｓ３を共用し、又、信号Ｓ１，Ｓ４を共用する例
である。図中、I30〜I32は定電流源、P30〜P31はPMOSト
ランジスタの差動対、R30,R31はPMOSトランジスタの差
動対P30〜P31のドレイン端子と低電位線間に挿入された
抵抗、P32,P33はソースホロア回路を構成するPMOSトラ
ンジスタである。PMOSトランジスタP32,P33のゲートに
は抵抗R30,R31の端子電圧が入力され、ソースには電流
源I31,I32が接続され、ドレインは低電位線に接続さ
れ、PMOSトランジスタP32のソースより信号Ｓ１，Ｓ４
を出力し、PMOSトランジスタP33のソースより信号Ｓ
２，Ｓ３を出力するようになっている。PMOSトランジス
タP32,P33と電流源I31,I32によりソースホロア回路が構
成される。
【００２９】差動信号入力端子６ａにH、差動信号入力
端子６ｂにLの差動信号が入力すると、PMOSトランジス
タP30がオン、PMOSトランジスタP31がオフし、NMOSトラ
ンジスタN30のゲートにHの信号が、NMOSトランジスタN3
1のゲートにLの信号が入力する。この結果、PMOSトラン
ジスタP32がオフし、ハイレベルHの信号Ｓ１，Ｓ４が出
力し、又、PMOSトランジスタP33がオンしてローレベルL
の信号Ｓ２，Ｓ３が出力する。信号Ｓ１，Ｓ４のH、信
号Ｓ２，Ｓ３のLにより、図７のPMOSトランジスタP0とN
MOSトランジスタN1がオンし、第１の電流経路が形成さ
れてLVDS出力はHになる。
【００３０】一方、差動信号入力端子６ａにL、差動信
号入力端子６ｂにHの差動信号が入力すると、PMOSトラ
ンジスタP30がオフ、PMOSトランジスタP31がオンし、NM
OSトランジスタN30のゲートにLの信号が、NMOSトランジ
スタN31のゲートにHの信号が入力する。この結果、PMOS
トランジスタP32がオンし、ローレベルLの信号Ｓ１，Ｓ
４が出力し、又、PMOSトランジスタP33がオフしてハイ
レベルHの信号Ｓ２，Ｓ３が出力する。信号Ｓ１，Ｓ４
のL、信号Ｓ２，Ｓ３のHにより、図７のPMOSトランジス
タP1とNMOSトランジスタN0がオンし、第２の電流経路が
形成されてLVDS出力はLになる。なお、LVDSの出力信号
の直流レベルはGNDから規定されるため、差動増幅回路
は図８に示すように出力レベルがGNDから決まるPMOSト
ランジスタP30,P31を用いたほうが好ましい。しかし、
差動増幅回路としてPNPトランジスタを用いても同様の
効果が得られることは言うまでもない。NMOSトランジス
タやNPNトランジスタを用いた場合には、出力レベルが
電源から決まるため直流電圧の設計はやや困難である
が、より高速な応答が期待できる。
【００３１】（ｂ）差動制御信号発生回路の第２の構成 図８に示す回路では信号Ｓ２，Ｓ３を共用し、信号Ｓ
１，Ｓ４を共用するものであるため、信号Ｓ１，Ｓ２の
直流レベルがPMOSトランジスタの差動対P0,P1を駆動す
るのに高くなりすぎる。このため、電源電圧を下げるこ
とができない問題がある。図９は差動制御信号発生回路
の第２の構成例であり、信号Ｓ１〜Ｓ４を別個に発生
し、信号Ｓ１，Ｓ２の直流レベルが信号Ｓ３，Ｓ４の直
流レベルより低くなるようしたものである。すなわち、
図９の差動制御信号発生回路は、図８と同一構成の差動
制御信号発生回路５１の前段に別の差動制御信号発生回
路５２を設けて構成されている。
【００３２】差動制御信号発生回路５２において、I40
は定電流源、P40〜P41はPMOSトランジスタの差動対、R4
0〜R41は差動対P40〜P41のドレイン端子に接続された抵
抗、R42は抵抗R40〜R41とグランド線(GND線)間に挿入さ
れた抵抗である。第１の差動信号入力端子６ａは、差動
制御信号発生回路５１，５２における各差動対の一方の
PMOSトランジスタP31,P41のゲート端子に接続され、第
２の差動信号入力端子６ｂは、差動制御信号発生回路５
１，５２における他方のPMOSトランジスタP30,P40のゲ
ート端子に接続されている。又、差動制御信号発生回路
５２の差動対を構成するPMOSトランジスタP40,P41のド
レインと抵抗R40,R41の接続部より信号Ｓ１，Ｓ２が出
力し、差動制御信号発生回路５１のソースフォロワを構
成するPMOSトランジスタP32のソースより信号Ｓ４を出
力し、PMOSトランジスタP33のソースより信号Ｓ３を出
力するようになっている。以上より、PMOSトランジスタ
の差動対P1,P0（図７）を駆動する信号Ｓ１，Ｓ２の直
流バイアスを、負荷抵抗R40〜42の電圧降下で与えるこ
とができる。このため、PMOSトランジスタ対P0,P1の駆
動信号Ｓ１，Ｓ２の直流レベルを、NMOSトランジスタ対
N0,N1の駆動信号Ｓ３，Ｓ４の直流レベルより低くで
き、電源電圧を下げることができる。
【００３３】（ｃ）差動制御信号発生回路の第３の構成 図１０は差動制御信号発生回路の第３の構成例であり、
第２の構成と同様に信号Ｓ１〜Ｓ４を別個に発生し、信
号Ｓ１，Ｓ２の直流レベルが信号Ｓ３，Ｓ４の直流レベ
ルより低くなるようしたものである。図中、I40は定電
流源、P40〜P41はPMOSトランジスタの第１の差動対、R4
0〜R41は第１の差動対P40〜P41のドレイン端子に接続さ
れた抵抗、R42は抵抗R40〜R41とグランド線(GND線)間に
挿入された抵抗である。又、I41は定電流源、P42〜P43
はPMOSトランジスタの第２の差動対、N40,N41は負荷抵
抗素子として機能するNMOSトランジスタであり、第2の
差動対P42〜P43のドレイン端子に接続されている。I42,
I43は負荷抵抗素子としてのNMOSトランジスタN40,N41を
常時オンさせるための定電流源、R44〜R45は負荷抵抗素
子N40,N41に直列に接続された抵抗、R46は抵抗R44〜R45
とグランド線(GND線)間に挿入された抵抗である。
【００３４】第１の差動信号入力端子６ａは、第１、第
２の差動対の一方のPMOSトランジスタP41,P43のゲート
端子に接続され、第２の差動信号入力端子６ｂは、第
１、第２の差動対の他方のPMOSトランジスタP40,P42の
ゲート端子に接続されている。又、第１の差動対を構成
するPMOSトランジスタP40,P41のドレインと抵抗R40,R41
の接続部より信号Ｓ１，Ｓ２が出力し、第２の差動対を
構成するPMOSトランジスタP42,P43のドレインと負荷抵
抗素子N40,N41の接続部より信号Ｓ３，Ｓ４が出力する
ようになっている。PMOSトランジスタの差動対P1,P0
（図７）を駆動する信号Ｓ１，Ｓ２の直流バイアスは、
負荷抵抗R40〜42の電圧降下で与え、また、NMOSトラン
ジスタの差動対N0,N1（図７）を駆動する信号Ｓ３，Ｓ
４の直流バイアスは、負荷抵抗R44〜46と、負荷抵抗素
子(NMOSトランジスタ)N40,N41で与えている。この結
果、PMOSトランジスタ対P0,P1の駆動信号Ｓ１，Ｓ２の
直流レベルが、NMOSトランジスタ対N0,N1の駆動信号Ｓ
３，Ｓ４の直流レベルより低くなり、電源電圧を下げる
ことができる。又、NMOSトランジスタN40,41のVGSとLVD
Sドライバ回路のNMOSトランジスタ対N0,N1のVGSを相殺
することで、良好なバイアスを与えることができる。
【００３５】（ｄ）差動制御信号発生回路の第４の構成 図１１は差動制御信号発生回路の第４の構成例であり、
図１０の第３の構成例における第１、第２の２つの差動
対の一部を共通にしたものである。図中、電流源I50は
図１０の電流源I40,I41に対応し、以下同様に、電流源I
51,I52は電流源I42,I43に対応し、第１の差動対P50,P51
は第１の差動対P40,P41に対応し、第２の差動対P52,P53
は第２の差動対P42,P43に対応し、抵抗(R50+R52),(R51+
R53)は抵抗R40,R41に対応し、抵抗R54は各抵抗R42,R46
に対応し、抵抗R52,R53は抵抗R44,R45に対応し、負荷抵
抗素子N50,N51は負荷抵抗素子N40,N41に対応する。図１
１に示すように構成することにより、図１０の回路と同
様の特性を確保しつつ、回路規模の縮小と低消費電力化
を図ることができる。また、信号Ｓ１〜Ｓ４の位相をよ
り良く一致させることが可能である。以上の実施例で
は、MOS FETを用いた場合について説明したが、MIS FET
等で構成することもでき、一般的に極性の異なるFETを
用いてドライバ回路を構成することができる。以上、本
発明を実施例により説明したが、本発明は請求の範囲に
記載した本発明の主旨に従い種々の変形が可能であり、
本発明はこれらを排除するものではない。
【００３６】
【発明の効果】以上本発明によれば、第１の電流経路は
正相制御信号がHで、かつ、逆相制御信号がLのときに電
流を流し、第２の電流経路は正相制御信号がLで、か
つ、逆相制御信号がHのときに電流を流すようにしたこ
とにより、LVDS出力信号の立上り/立下がりが対称にな
り、これによりパルス幅歪みをなくすことができ、高速
伝送に対応できる。
【００３７】又、本発明によれば、制御信号発生回路を
２以上のCMOSロジック回路(インバータ)で構成し、正相
制御信号を発生するCMOSロジック回路側及び逆相制御信
号を発生するCMOSロジック回路側の少なくとも一方に遅
延回路を挿入し、正相制御信号と逆相信号間の位相差が
零となるようにしたから、第１の電流経路と第２の電流
経路が同時にオフする状態をなくせ、第１の電流経路が
オンすれば同時に第２の電流経路をオフでき、又、第２
の電流経路がオンすれば同時に第１の電流経路をオフで
き、第１の電流経路を構成するMOSトランジスタ対と第
２の電流経路を構成するMOSトランジスタ対のオン/オフ
時のスイッチング特性を対称にでき、LVDS出力波形をよ
り改善することができる。
【００３８】又、本発明によれば、高電位側のPMOSトラ
ンジスタ対のソース端子と高電位線間に第１の電流源を
接続し、低電位側のNMOSトランジスタ対のソースと低電
位線間に第２の電流源を接続、該低電位側のNMOSトラン
ジスタ対の各ドレインと定電圧源間をバイアス抵抗素子
で接続するようにしたから、低電位側のNMOSトランジス
タ対も飽和領域で用いることができるようになり、スイ
ッチング特性を改善でき、LVDS出力のパルス幅歪みを減
小できる。又、本発明によれば、制御信号発生回路を、
アナログ差動信号が入力される差動増幅回路で構成し、
該差動増幅回路より正相制御信号及び逆相制御信号を出
力するようにしたから、アナログ差動信号が入力される
場合であっても、LVDS用ドライバ回路を提供できる。
又、この場合、高電位側のPMOSトランジスタ対P0,P1の
駆動信号の直流レベルを、低電位側のNMOSトランジスタ
対N0,N1の駆動信号の直流レベルより低くできるため、
電源電圧を下げることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例である。
【図２】本発明の波形応答の模式図である。
【図３】本発明の第２の実施例である。
【図４】本発明の第３の実施例である。
【図５】電圧源回路の構成図である。
【図６】電流源回路の構成図である。
【図７】本発明の第４の実施例である。
【図８】差動制御信号発生回路の第１の構成例である。
【図９】差動制御信号発生回路の第２の構成例である。
【図１０】差動制御信号発生回路の第３の構成例であ
る。
【図１１】差動制御信号発生回路の第４の構成例であ
る。
【図１２】LVDSインタフェースの構成例である。
【図１３】従来のドライバ回路である。
【図１４】従来の波形応答の模式図である。
【符号の説明】
１・・LVDS用のドライバ回路 ３・・第１の伝送線路 ４・・第２の伝送線路 ５・・終端抵抗 ６・・CMOS入力端子 ８，９・・VDSレシーバの入力端子 P0〜P1・・高電位側の一対のPMOSトランジスタ N0〜N1・・低電位側の一対のNMOSトランジスタ B1・・制御信号発生回路 X0,X1・・CMOSロジック回路(インバータ)
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｈ Ｆターム(参考） 5J032 AB01 AB11 AC04 AC05 BA25 5J055 AX02 AX10 AX54 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY01 EY10 EY21 EZ03 EZ04 EZ07 EZ09 EZ50 FX13 FX17 FX35 GX01 GX04 5J056 AA04 BB02 BB17 BB57 CC01 CC05 DD13 DD28 EE15 FF07 FF08 GG10 KK01 5K029 AA11 AA13 AA18 DD04 LL00 LL08

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 差動駆動信号を基に、一対の伝送路に流
    れる信号電流の方向を切り替えることにより信号伝送す
    るドライバに於いて、 極性の異なる電界効果トランジスタのドレインを接続し
    た第１と第２のスイッチング手段を有し、 該第１スイッチング手段の該電界効果トランジスタのベ
    ースにそれぞれ差動駆動信号の一方を入力し、該電界効
    果トランジスタのドレインを前記一対の伝送路の一方に
    接続し、 該第２スイッチング手段の該電界効果トランジスタのベ
    ースにそれぞれ差動駆動信号の他方を入力し、該電界効
    果トランジスタのドレインを前記一対の伝送路の他方に
    接続したことを特徴とするバライバ回路。
  2. 【請求項２】 一対の伝送路に流れる信号電流の向きを
    切り替えることにより信号を伝送するドライバ回路にお
    いて、 高電位側の電流スイッチング素子としての一対のPMOSト
    ランジスタと、 低電位側の電流スイッチング素子としての一対のNMOSト
    ランジスタと、 PMOSトランジスタ対の一方とNMOSトランジスタ対の一方
    をそれぞれ駆動する正相制御信号及びPMOSトランジスタ
    対の他方とNMOSトランジスタ対の他方をそれぞれ駆動す
    る逆相制御信号を発生して各トランジスタのゲートに入
    力する制御信号発生回路を備え、 前記PMOSトランジスタ対の一方のドレインを前記NMOSト
    ランジスタ対の一方のドレインに接続すると共に、該ド
    レイン接続部に伝送路対の一方を接続し、 前記PMOSトランジスタ対の他方のドレインを前記NMOSト
    ランジスタ対の他方のドレインに接続すると共に、該ド
    レイン接続部に伝送路対の他方を接続してなることを特
    徴とするドライバ回路。
  3. 【請求項３】 請求項２記載のドライバ回路において、
    更に、 前記PMOSトランジスタ対のソースと高電位線間に設けら
    れた電流源と、 前記NMOSトランジスタ対のソースと低電位線間に設けら
    れた負荷素子と、を備えることを特徴とするドライバ回
    路。
  4. 【請求項４】 請求項２記載のドライバ回路において、
    更に、 前記PMOSトランジスタ対のソースと高電位線間に設けら
    れた負荷素子と、前記NMOSトランジスタ対のソースと低
    電位線間に設けられた電流源と、を備えることを特徴と
    するドライバ回路。
  5. 【請求項５】 請求項２記載のドライバ回路において、
    更に、 前記PMOSトランジスタ対のソース端子と高電位線間に設
    けられた第１の電流源と、前記NMOSトランジスタ対のソ
    ースと低電位線間に設けられた第２の電流源、を備える
    ことを特徴とするドライバ回路。
  6. 【請求項６】 請求項５記載のドライバ回路において、
    更に バイアス電圧を与える定電圧源と、前記一方のドレイン
    接続部と該定電圧源間及び他方のドレイン接続部と該定
    電圧源間をそれぞれ接続する一対のバイアス抵抗素子、
    を備えることを特徴とするドライバ回路。
  7. 【請求項７】 請求項２記載のドライバ回路において、 前記制御信号発生回路は、入力信号としてCMOSレベル信
    号が入力される２段以上のCMOSロジック回路を接続して
    構成され、所定のCMOSロジック回路より正相制御信号を
    取り出し、別のCMOSロジック回路より逆相制御信号を取
    り出して出力することを特徴とするドライバ回路。
  8. 【請求項８】 請求項７記載のドライバ回路において、 正相制御信号を発生するCMOSロジック回路側及び逆相制
    御信号を発生するCMOSロジック回路側の少なくとも一方
    に遅延回路を挿入し、正相制御信号と逆相信号の位相差
    を低減する、ことを特徴とするドライバ回路。
  9. 【請求項９】 請求項２記載のドライバ回路において、 前記制御信号発生回路は、入力信号として差動信号が入
    力される差動増幅回路を備え、該差動増幅回路より正相
    制御信号及び逆相制御信号を出力することを特徴とする
    ドライバ回路。
  10. 【請求項１０】 請求項２記載のドライバ回路におい
    て、 前記制御信号発生回路は、入力信号として差動信号が入
    力され、前記PMOSトランジスタ対を駆動する第１の差動
    信号を出力する第１の差動増幅器と、前記NMOSトランジ
    スタ対を駆動する第２の差動信号を出力する第２の差動
    増幅回路を備え、該第１、第２の差動増幅回路より正相
    制御信号及び逆相制御信号を出力することを特徴とする
    ドライバ回路。
  11. 【請求項１１】 請求項１０記載のドライバ回路におい
    て、 PMOSトランジスタ対を駆動する第１の差動信号を生成す
    る第１の差動増幅回路の負荷素子として抵抗を用い、 NMOSトランジスタ対を駆動する第２の差動信号を生成す
    る第２の差動増幅回路の負荷素子として、抵抗とゲート
    ・ドレイン間が接続されたNMOSトランジスタを用いるこ
    とを特徴とするドライバ回路。
  12. 【請求項１２】 請求項１１記載のドライバ回路におい
    て、 前記制御信号発生回路は、前記負荷素子として用いられ
    るNMOSトランジスタを常時オンさせるためのバイアス電
    流源回路を有することを特徴とするドライバ回路。
JP10195245A 1998-07-10 1998-07-10 ドライバ回路 Pending JP2000031810A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10195245A JP2000031810A (ja) 1998-07-10 1998-07-10 ドライバ回路
US09/215,157 US6313662B1 (en) 1998-07-10 1998-12-18 High speed low voltage differential signal driver having reduced pulse width distortion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10195245A JP2000031810A (ja) 1998-07-10 1998-07-10 ドライバ回路

Publications (1)

Publication Number Publication Date
JP2000031810A true JP2000031810A (ja) 2000-01-28

Family

ID=16337920

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10195245A Pending JP2000031810A (ja) 1998-07-10 1998-07-10 ドライバ回路

Country Status (2)

Country Link
US (1) US6313662B1 (ja)
JP (1) JP2000031810A (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267980A (ja) * 2000-03-21 2001-09-28 Oki Electric Ind Co Ltd 非接触の信号送受信回路
JP2002217696A (ja) * 2001-01-18 2002-08-02 Toshiba Microelectronics Corp 半導体集積回路
WO2002103909A1 (en) * 2001-06-14 2002-12-27 Nurlogic Design, Inc. Gain compensation and bias current control in an lvds circuit
JP2003017994A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 半導体集積回路
US6611157B2 (en) * 2001-04-17 2003-08-26 Seiko Epson Corporation Differential signal output circuit
WO2004109919A1 (ja) * 2003-06-05 2004-12-16 Seiko Epson Corporation デジタル差動増幅制御装置
JP2005123773A (ja) * 2003-10-15 2005-05-12 Matsushita Electric Ind Co Ltd 小振幅差動インターフェース回路
US7057438B2 (en) 2003-06-03 2006-06-06 Seiko Epson Corporation Output circuit and semiconductor integrated circuit incorporating it therein
JP2007208881A (ja) * 2006-02-06 2007-08-16 Ricoh Co Ltd 差動信号制御回路
JP2008182727A (ja) * 2008-02-18 2008-08-07 Seiko Epson Corp 送信回路、受信回路、差動インタフェース装置、表示コントローラ及び電子機器
US8421727B2 (en) 2003-05-29 2013-04-16 Renesas Electronics Corporation Transmitter circuit, transmission circuit and driver unit
KR20190075206A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 수신 회로 및 이를 이용하는 집적 회로 시스템
JP2021013143A (ja) * 2019-07-09 2021-02-04 ローム株式会社 差動信号送信回路

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3498042B2 (ja) * 2000-06-05 2004-02-16 Ｎｅｃエレクトロニクス株式会社 電子機器及びそれを備えた電子機器システム
US6662254B1 (en) * 2000-06-22 2003-12-09 Axerra Networks, Ltd. System architecture
US6696852B1 (en) * 2000-07-25 2004-02-24 Artisan Components, Inc. Low-voltage differential I/O device
US6437599B1 (en) * 2000-11-06 2002-08-20 Xilinx, Inc. Programmable line driver
US6515516B2 (en) 2001-01-22 2003-02-04 Micron Technology, Inc. System and method for improving signal propagation
US6369621B1 (en) * 2001-03-29 2002-04-09 Texas Instruments Incorporated Voltage/current mode TIA/EIA-644 compliant fast LVDS driver with output current limit
US6731135B2 (en) * 2001-06-14 2004-05-04 Artisan Components, Inc. Low voltage differential signaling circuit with mid-point bias
US6605991B2 (en) * 2001-08-30 2003-08-12 Motorola, Inc. Circuitry for creating a spectral null in a differential output switching amplifier and method therefor
US6738401B2 (en) 2001-10-11 2004-05-18 Quantum Bridge Communications, Inc. High speed switching driver
DE10155526C2 (de) * 2001-11-12 2003-09-04 Infineon Technologies Ag LVDS-Treiber für kleine Versorungsspannungen
US6744280B2 (en) 2002-05-09 2004-06-01 Texas Instruments Incorporated Voltage output differential (VOD) correction circuit for differential drivers
DE10227618B4 (de) * 2002-06-20 2007-02-01 Infineon Technologies Ag Logikschaltung
AU2003263214A1 (en) * 2002-08-14 2004-03-03 Dspfactory Sa Amplifier
US6943755B1 (en) * 2002-10-07 2005-09-13 Analog Devices, Inc. Card-enabled, head-wearable secondary display systems
DE10255642B4 (de) * 2002-11-28 2006-07-13 Infineon Technologies Ag Verfahren und Vorrichtung zum Ausgeben eines Digitalsignals
TW584986B (en) * 2003-01-20 2004-04-21 Realtek Semiconductor Corp LVDS driving device operated by low power
ES2273257T3 (es) * 2003-05-16 2007-05-01 Koninklijke Philips Electronics N.V. Excitador de linea con interferencia reducida.
US20050110530A1 (en) * 2003-11-21 2005-05-26 Matsushita Electric Industrial Co., Ltd. Differential output circuit
US7154307B2 (en) * 2003-11-24 2006-12-26 Fairchild Semiconductor Corporation Current transfer logic
JP2005286118A (ja) * 2004-03-30 2005-10-13 Fujitsu Ltd Ｃｍｏｓ回路のレイアウト構造
US7034574B1 (en) 2004-08-17 2006-04-25 Ami Semiconductor, Inc. Low-voltage differential signal (LVDS) transmitter with high signal integrity
US7248061B2 (en) * 2004-09-14 2007-07-24 Denso Corporation Transmission device for transmitting a signal through a transmission line between circuits blocks having different power supply systems
CN1805285B (zh) * 2005-01-14 2013-03-13 凌阳科技股份有限公司 高电源噪声抑制比的低电压振幅差动信号驱动器
US7391825B2 (en) * 2005-01-31 2008-06-24 Agere Systems Inc. Comparator circuit having reduced pulse width distortion
KR100588752B1 (ko) * 2005-04-26 2006-06-12 매그나칩 반도체 유한회사 차동 전류 구동 방식의 전송 시스템
TWI281742B (en) * 2005-11-25 2007-05-21 Novatek Microelectronics Corp Differential input output device including electro static discharge (ESD) protection circuit
US7579872B2 (en) * 2006-05-31 2009-08-25 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
US7576567B2 (en) * 2006-05-31 2009-08-18 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
US7427878B2 (en) * 2006-06-01 2008-09-23 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
KR100810328B1 (ko) * 2006-09-21 2008-03-04 삼성전자주식회사 전류 구동형 광원 구동 회로
US7956645B2 (en) * 2008-03-17 2011-06-07 Broadcom Corporation Low power high-speed output driver
JP5149695B2 (ja) * 2008-05-15 2013-02-20 パナソニック株式会社 モータ駆動制御装置
US8270464B2 (en) * 2008-06-20 2012-09-18 Fujitsu Limited Decision feedback equalizer (DFE)
US20090316770A1 (en) * 2008-06-20 2009-12-24 Fujitsu Limited Adaptive control of a decision feedback equalizer (dfe)
US7902883B2 (en) * 2008-06-20 2011-03-08 Fujitsu Limited Preemphasis driver with replica bias
US8106684B2 (en) * 2008-09-24 2012-01-31 Sony Corporation High-speed low-voltage differential signaling system
US8618832B2 (en) * 2011-08-03 2013-12-31 Qualcomm Incorporated Balanced single-ended impedance control
US8751515B1 (en) 2012-03-30 2014-06-10 Emc Corporation System and method for file-based virtual machine incremental backup
JP6081385B2 (ja) * 2014-01-30 2017-02-15 株式会社東芝 ドライバ回路、および、インピーダンス調整回路
CN110431629B (zh) * 2017-03-21 2022-10-28 株式会社索思未来 半导体集成电路
US10193444B1 (en) * 2017-07-28 2019-01-29 Pixart Imaging Inc. Reference voltage generator with adaptive voltage and integrated circuit chip
CN112398466A (zh) * 2019-08-15 2021-02-23 成都锐成芯微科技股份有限公司 一种低压高速驱动电路
EP3934096A1 (en) * 2020-06-29 2022-01-05 Ams Ag Driver circuit for low voltage differential signaling, lvds, line driver arrangement for lvds and method for operating an lvds driver circuit
CN112751549B (zh) * 2020-12-24 2024-07-12 西安翔腾微电子科技有限公司 一种高速lvds阻态控制电路及控制方法
EP4451628A1 (fr) * 2023-04-19 2024-10-23 STMicroelectronics International N.V. Dispositif pour bus can

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2234872B (en) * 1989-08-03 1994-04-06 Plessey Co Plc High speed CMOS differential interface circuits
US5418478A (en) * 1993-07-30 1995-05-23 Apple Computer, Inc. CMOS differential twisted-pair driver
JP3189546B2 (ja) * 1993-12-28 2001-07-16 株式会社日立製作所 送受信回路
JP3699764B2 (ja) 1996-01-31 2005-09-28 株式会社東芝 ドライバ回路装置及びインターフェース
US5767699A (en) * 1996-05-28 1998-06-16 Sun Microsystems, Inc. Fully complementary differential output driver for high speed digital communications
US5880599A (en) * 1996-12-11 1999-03-09 Lsi Logic Corporation On/off control for a balanced differential current mode driver
US5977796A (en) * 1997-06-26 1999-11-02 Lucent Technologies, Inc. Low voltage differential swing interconnect buffer circuit
US6025742A (en) * 1997-12-31 2000-02-15 International Business Machines Corporation Low voltage differential swing driver circuit

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267980A (ja) * 2000-03-21 2001-09-28 Oki Electric Ind Co Ltd 非接触の信号送受信回路
JP4526644B2 (ja) * 2000-03-21 2010-08-18 Ｏｋｉセミコンダクタ株式会社 非接触の信号送受信回路
JP2002217696A (ja) * 2001-01-18 2002-08-02 Toshiba Microelectronics Corp 半導体集積回路
US6611157B2 (en) * 2001-04-17 2003-08-26 Seiko Epson Corporation Differential signal output circuit
WO2002103909A1 (en) * 2001-06-14 2002-12-27 Nurlogic Design, Inc. Gain compensation and bias current control in an lvds circuit
US6617925B2 (en) 2001-06-14 2003-09-09 Nurlogic Design, Inc. Method and apparatus for gain compensation and control in low voltage differential signaling applications
DE10223760B4 (de) * 2001-06-28 2009-04-09 Mitsubishi Denki K.K. Integrierte Halbleiterschaltung
JP2003017994A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 半導体集積回路
JP4627928B2 (ja) * 2001-06-28 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US8421727B2 (en) 2003-05-29 2013-04-16 Renesas Electronics Corporation Transmitter circuit, transmission circuit and driver unit
US7057438B2 (en) 2003-06-03 2006-06-06 Seiko Epson Corporation Output circuit and semiconductor integrated circuit incorporating it therein
WO2004109919A1 (ja) * 2003-06-05 2004-12-16 Seiko Epson Corporation デジタル差動増幅制御装置
JP4549650B2 (ja) * 2003-10-15 2010-09-22 パナソニック株式会社 小振幅差動インターフェース回路
JP2005123773A (ja) * 2003-10-15 2005-05-12 Matsushita Electric Ind Co Ltd 小振幅差動インターフェース回路
JP2007208881A (ja) * 2006-02-06 2007-08-16 Ricoh Co Ltd 差動信号制御回路
JP2008182727A (ja) * 2008-02-18 2008-08-07 Seiko Epson Corp 送信回路、受信回路、差動インタフェース装置、表示コントローラ及び電子機器
KR20190075206A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 수신 회로 및 이를 이용하는 집적 회로 시스템
KR102409877B1 (ko) 2017-12-21 2022-06-20 에스케이하이닉스 주식회사 수신 회로 및 이를 이용하는 집적 회로 시스템
JP2021013143A (ja) * 2019-07-09 2021-02-04 ローム株式会社 差動信号送信回路
JP7329378B2 (ja) 2019-07-09 2023-08-18 ローム株式会社 差動信号送信回路

Also Published As

Publication number Publication date
US20010040466A1 (en) 2001-11-15
US6313662B1 (en) 2001-11-06

Similar Documents

Publication Publication Date Title
JP2000031810A (ja) ドライバ回路
US8698559B2 (en) Amplifier circuit and method
KR100747328B1 (ko) 동작 범위가 넓은 차동 증폭기
US5754078A (en) Operational amplifier for class B amplification
US6812777B2 (en) Output circuit device for clock signal distribution in high-speed signal transmission
US7733128B2 (en) Transmitting apparatus
JP3113596B2 (ja) パルス受信機
US20050007150A1 (en) Semiconductor integrated circuit
US6169424B1 (en) Self-biasing sense amplifier
US6242980B1 (en) Differential amplifier circuit
US4871933A (en) High-speed static differential sense amplifier
US6208199B1 (en) Pulse amplifier with low duty cycle errors
JP3252903B2 (ja) インタフェース回路
JP3448231B2 (ja) 半導体装置
US7236518B2 (en) Deskewing differential repeater
US5043605A (en) CMOS to ECL output buffer
US7167052B2 (en) Low voltage differential amplifier circuit for wide voltage range operation
US6353338B1 (en) Reduced-swing differential output buffer with idle function
US7518411B2 (en) Data receiving apparatus using semi-dual reference voltage
JP3170980B2 (ja) 半導体集積回路
JPH0818358A (ja) 単一源差分回路
JPH0974338A (ja) 定振幅クロック発生回路
US11025212B1 (en) Operational transconductance amplifier and a method for converting a differential input voltage to a differential output current
KR100745989B1 (ko) 차동 증폭기
JPS6150421A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031202