JP7329378B2 - 差動信号送信回路 - Google Patents
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Description
第1出力端子と、
前記第1出力端子との間に負荷抵抗が接続される第2出力端子と、
電源電圧の印加端と前記第1出力端子との間に接続されてpチャネルMOSFETにより構成されるハイサイドトランジスタと、
グランド電位の印加端と前記第2出力端子との間に接続されてnチャネルMOSFETにより構成されるローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
前記ローサイドトランジスタを駆動するローサイドプリドライバと、
前記ハイサイドプリドライバの出力端と前記ハイサイドトランジスタのゲートとの間に接続される第1抵抗部と、
前記ローサイドプリドライバの出力端と前記ローサイドトランジスタのゲートとの間に接続される第2抵抗部と、
を有する構成としている(第1の構成)。
RP・Cgd_p≒RN・Cgd_n
但し、RP:前記第1抵抗部の抵抗値、RN:前記第2抵抗部の抵抗値、Cgd_p:前記ハイサイドトランジスタのゲート・ドレイン間容量、Cgd_n:前記ローサイドトランジスタのゲート・ドレイン間容量
前記第1出力端子および前記第2出力端子には、第2電源電圧を印加可能であり、
前記ハイサイドプリドライバおよび前記ローサイドプリドライバは、CMOS構成を有することとしてもよい(第6の構成)。
前記ハイサイドプリドライバは、
前記ハイサイドトランジスタとともにカレントミラーを構成する第1pチャネルMOSFETと、
前記第1pチャネルMOSFETのゲートと前記ハイサイドトランジスタのゲートとの間に接続される第2pチャネルMOSFETと、
前記第2pチャネルMOSFETのゲートに印加される信号とは反転した信号が印加されるゲートを有し、第3電源電圧の印加端と、前記第2pチャネルMOSFETと前記第1抵抗部とを接続する第1接続ノードとの間に接続される第3pチャネルMOSFETと、
を有し、
前記ローサイドプリドライバは、
前記ローサイドトランジスタとともにカレントミラーを構成する第1nチャネルMOSFETと、
前記第1nチャネルMOSFETのゲートと前記ローサイドトランジスタのゲートとの間に接続される第2nチャネルMOSFETと、
前記第2nチャネルMOSFETのゲートに印加される信号とは反転した信号が印加されるゲートを有し、グランド電位の印加端と、前記第2nチャネルMOSFETと前記第2抵抗部とを接続する第2接続ノードとの間に接続される第3nチャネルMOSFETと、
を有することとしてもよい(第7の構成)。
隣り合う段の前段側における前記ハイサイドプリドライバまたは前記ローサイドプリドライバのいずれかの出力端が、後段側における前記ハイサイドプリドライバおよび前記ローサイドプリドライバの各入力端に接続される差動信号送信回路としてもよい(第8の構成)。
第1出力端子と、
前記第1出力端子との間に負荷抵抗が接続される第2出力端子と、
電源電圧の印加端と前記第1出力端子との間に接続されてpチャネルMOSFETにより構成されるハイサイドトランジスタと、
グランド電位の印加端と前記第2出力端子との間に接続されてnチャネルMOSFETにより構成されるローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
前記ローサイドトランジスタを駆動するローサイドプリドライバと、
を有し、
前記ハイサイドプリドライバは、
第1pチャネルMOSFETと、
前記第1pチャネルMOSFETのドレインと接続されるドレインを有する第1nチャネルMOSFETと、
電源電圧の印加端と前記第1pチャネルMOSFETのソースとの間に配置される第1定電流源と、
グランド電位の印加端と前記第1nチャネルMOSFETのソースとのあいだに配置される第2定電流源と、
を有し、
前記ローサイドプリドライバは、
第2pチャネルMOSFETと、
前記第2pチャネルMOSFETのドレインと接続されるドレインを有する第2nチャネルMOSFETと、
電源電圧の印加端と前記第2pチャネルMOSFETのソースとの間に配置される第3定電流源と、
グランド電位の印加端と前記第2nチャネルMOSFETのソースとの間に配置される第4定電流源と、
を有する構成としている。
図1は、CANの一例を示す構成図である。図1に示すCAN900は、CANトランシーバIC900Aと、CANトランシーバIC900Bと、第1バス線SHと、第2バス線SLと、を有する。CANトランシーバIC900A、900Bは、ともにCAN通信における送受信が可能である。
ここでは、本発明の実施形態を説明する前に、まず比較例に係る差動信号送信回路の構成およびその問題点について述べる。
<条件1>
入力信号TXDがローレベルの場合:Ron_n1・Cgd_p≒Ron_p2・Cgd_n
入力信号TXDがハイレベルの場合:Ron_p1・Cgd_p≒Ron_n2・Cgd_n
(Ron_n1:ローサイドトランジスタn1のオン抵抗、Ron_p1:ハイサイドトランジスタp1のオン抵抗、Ron_n2:ローサイドトランジスタn2のオン抵抗、Ron_p2:ハイサイドトランジスタp2のオン抵抗、Cgd_p:ハイサイドトランジスタPMのゲート・ドレイン間容量、Cgd_n:ローサイドトランジスタNMのゲート・ドレイン間容量)
(但し、ミラー効果を有するPNMMのgm(=ΔId/ΔVgs)がほぼ同じであることを前提とする)
<条件2>
入力信号TXDがローレベルの場合:Ron_p12・Cgd_p11≒Ron_n11・Cgd_n11
入力信号TXDがハイレベルの場合:Ron_p11・Cgd_p11≒Ron_n12・Cgd_n11
(Ron_p11:トランジスタp11のオン抵抗、Ron_p12:トランジスタp12のオン抵抗、Ron_n11:トランジスタn11のオン抵抗、Ron_n12:トランジスタn12のオン抵抗、Cgd_p11:ハイサイドトランジスタPM11のゲート・ドレイン間容量、Cgd_n11:ローサイドトランジスタNM11のゲート・ドレイン間容量)
(但し、ミラー効果を有するPM11,NM11のgm(=ΔId/ΔVgs)がほぼ同じであることを前提とする)
図7は、本発明の第1実施形態に係る差動信号送信回路100Aの構成を示す回路図である。図7に示す差動信号送信回路100Aの構成の上記第1比較例(図3A)の構成との相違点は、抵抗RP1,RN1を追加していることである。
<条件1A>
RP1・Cgd_p=RN1・Cgd_n
図8は、本発明の第2実施形態に係る差動信号送信回路200Aの構成を示す回路図である。図8に示す差動信号送信回路200Aの構成の上記第2比較例(図6A)の構成との相違点は、抵抗RP2,RN2を追加していることである。
<条件2A>
RP2・Cgd_p11=RN2・Cgd_n11
図9は、本発明の第3実施形態に係る差動信号送信回路100Bの構成を示す回路図である。図9に示す差動信号送信回路100Bの構成の上記第1実施形態(図7)の構成との相違点は、抵抗RP11、RP12、RN11、RN12を備えることである。
<条件1B>
(RP11+RP12)・Cgd_p=(RN11+RN12)・Cgd_n
図10は、本発明の第4実施形態に係る差動信号送信回路200Bの構成を示す回路図である。図10に示す差動信号送信回路200Bの構成の上記第2実施形態(図8)の構成との相違点は、抵抗RP21、RP22、RN21、RN22を備えることである。
<条件2B>
(RP21+RP22)・Cgd_p11=(RN21+RN22)・Cgd_n11
次に、本発明の第5実施形態について説明する。図11は、本発明の第5実施形態に係る差動信号送信回路100Cの構成を示す回路図である。図11に示す差動信号送信回路100Cは、上記第1実施形態に係る差動信号送信回路100Aを前段より順に接続して多段構成としたものである。
次に、本発明の第6実施形態について説明する。図14は、本発明の第6実施形態に係る差動信号送信回路100Dの構成を示す回路図である。図14に示す差動信号送信回路100Dの構成の上記第1比較例(図3A)の構成との相違点は、ハイサイドプリドライバPDH21およびローサイドプリドライバPDL21である。
<条件1C>
入力信号TXDがローレベルの場合:IN1・(1/Cgd_p)≒IP2・(1/Cgd_n)
入力信号TXDがハイレベルの場合:IP1・(1/Cgd_p)≒IN2・(1/Cgd_n)
(IN1、IP1、IN2、およびIP2は、各定電流源の電流値)
次に、本発明をLVDS(Low Voltage Differential Signaling)に適用した一例に係る第7実施形態について説明する。図15は、本発明の第7実施形態に係るLVDSシステム300の構成を示す回路図である。
<差動信号送信回路300Aの条件>
RP31・Cgd_p31≒RN31・Cgd_n31
(Cgd_p31:ハイサイドトランジスタPM31のゲート・ドレイン間容量、Cgd_n31:ローサイドトランジスタNM31のゲート・ドレイン間容量)
<差動信号送信回路300Bの条件>
RP32・Cgd_p32≒RN32・Cgd_n32
(Cgd_p32:ハイサイドトランジスタPM32のゲート・ドレイン間容量、Cgd_n32:ローサイドトランジスタNM32のゲート・ドレイン間容量)
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。例えば、先述した各実施形態は、矛盾が生じない限りにおいて、適宜組合せて実施可能である。
10 ハイサイド出力部
20 ローサイド出力部
RH ハイサイド抵抗
SWH ハイサイドスイッチ
DH、DH11 ハイサイドダイオード
TH ハイサイド出力端子
TL ローサイド出力端子
RL ローサイド抵抗
SWL ローサイドスイッチ
DL、DL11 ローサイドダイオード
PDH、PDH11、PDH21 ハイサイドプリドライバ
PDL、PDL11、PDL21 ローサイドプリドライバ
RL 負荷抵抗
p1、p2 ハイサイドトランジスタ
n1、n2 ローサイドトランジスタ
IV1 インバータ
PM、PM11 ハイサイドトランジスタ
NM、NM11 ローサイドトランジスタ
PM12、NM12、p11、p12、n11、n12 トランジスタ
IV11~IV13 インバータ
I11、I12 定電流源
IP1、IN1、IP2、IN2 定電流源
RP1、RN1、RP2、RN2 抵抗
RP11、RN11、RP12、RN12 抵抗
RP21、RN21、RP22、RN22 抵抗
300 LVDSシステム
300A、300B 差動信号送信回路
PDH31、PDH32 ハイサイドプリドライバ
PDL31、PDL32 ローサイドプリドライバ
PM31、PM32 ハイサイドトランジスタ
NM31、NM32 ローサイドトランジスタ
RP31、RP32、RN31、RN32 抵抗
900 CAN
900A、900B CANトランシーバIC
SH 第1バス線
SL 第2バス線
RL1、RL2 終端抵抗
Claims (6)
- 第1出力端子と、
前記第1出力端子との間に負荷抵抗が接続される第2出力端子と、
電源電圧の印加端と前記第1出力端子との間に接続されてpチャネルMOSFETにより構成されるハイサイドトランジスタと、
グランド電位の印加端と前記第2出力端子との間に接続されてnチャネルMOSFETにより構成されるローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
前記ローサイドトランジスタを駆動するローサイドプリドライバと、
前記ハイサイドプリドライバの出力端と前記ハイサイドトランジスタのゲートとの間に接続される第1抵抗部と、
前記ローサイドプリドライバの出力端と前記ローサイドトランジスタのゲートとの間に接続される第2抵抗部と、
を有し、
前記第1出力端子および前記第2出力端子には、第2電源電圧を印加可能であり、
前記ハイサイドプリドライバは、
前記ハイサイドトランジスタとともにカレントミラーを構成する第1pチャネルMOSFETと、
前記第1pチャネルMOSFETのゲートと前記ハイサイドトランジスタのゲートとの間に接続される第2pチャネルMOSFETと、
前記第2pチャネルMOSFETのゲートに印加される信号とは反転した信号が印加されるゲートを有し、第3電源電圧の印加端と、前記第2pチャネルMOSFETと前記第1抵抗部とを接続する第1接続ノードとの間に接続される第3pチャネルMOSFETと、
を有し、
前記ローサイドプリドライバは、
前記ローサイドトランジスタとともにカレントミラーを構成する第1nチャネルMOSFETと、
前記第1nチャネルMOSFETのゲートと前記ローサイドトランジスタのゲートとの間に接続される第2nチャネルMOSFETと、
前記第2nチャネルMOSFETのゲートに印加される信号とは反転した信号が印加されるゲートを有し、グランド電位の印加端と、前記第2nチャネルMOSFETと前記第2抵抗部とを接続する第2接続ノードとの間に接続される第3nチャネルMOSFETと、
を有し、
下記条件を満たす、差動信号送信回路。
RP・Cgd_p≒RN・Cgd_n
但し、RP:前記第1抵抗部の抵抗値、RN:前記第2抵抗部の抵抗値、Cgd_p:前記ハイサイドトランジスタのゲート・ドレイン間容量、Cgd_n:前記ローサイドトランジスタのゲート・ドレイン間容量 - 前記第1抵抗部と前記第2抵抗部とは、同一組成デバイスである、請求項1に記載の差動信号送信回路。
- 前記第1抵抗部および前記第2抵抗部は、ポリシリコン抵抗である、請求項2に記載の差動信号送信回路。
- 前記第1抵抗部および前記第2抵抗部は、抵抗値に負の温度特性を有する抵抗と、抵抗値に正の温度特性を有する抵抗とが直列に接続された構成を有する、請求項1に記載の差動信号送信回路。
- 請求項1から請求項4のいずれか1項に記載の差動信号送信回路を有するCAN(Controller Area Network)トランシーバ。
- 請求項1から請求項4のいずれか1項に記載の差動信号送信回路を有するLVDS(Low Voltage Differential Signaling)システム。
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