JP7329378B2 - 差動信号送信回路 - Google Patents

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Description

本発明は、差動信号送信回路に関する。
例えば、車載ネットワークとしては、ＣＡＮ（Controller Area Network）、ＦｌｅｘＲａｙなど、２線式差動信号方式または差動伝送回路と称されるバス方式が知られている。なお、ＦｌｅｘＲａｙは、ＣＡＮの次世代規格として開発されたものである。ＣＡＮは、国際標準規格のＩＳＯ１１８９８等で標準化されている。
このようなＣＡＮに関連する先行技術文献としては、例えば特許文献１に開示されている。
特開２０１５－１９２１９号公報
車載機器においては、機器が外来ノイズから受ける影響を抑制すること、および、その機器自体から発生するノイズを抑制することが特に求められており、ＥＭＣ（電磁両立性：Electromagnetic Compatibility）を考慮した回路設計が必要となる。ＣＡＮ、ＦｌｅｘＲａｙにおいてもＥＭＣ対策が重要である。
上記状況に鑑み、本発明は、ＥＭＩ（Electro Magnetic Interference）ノイズの発生を抑制できる差動信号送信回路を提供することを目的とする。
本発明の一態様に係る差動信号送信回路は、
第１出力端子と、
前記第１出力端子との間に負荷抵抗が接続される第２出力端子と、
電源電圧の印加端と前記第１出力端子との間に接続されてｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタと、
グランド電位の印加端と前記第２出力端子との間に接続されてｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
前記ローサイドトランジスタを駆動するローサイドプリドライバと、
前記ハイサイドプリドライバの出力端と前記ハイサイドトランジスタのゲートとの間に接続される第１抵抗部と、
前記ローサイドプリドライバの出力端と前記ローサイドトランジスタのゲートとの間に接続される第２抵抗部と、
を有する構成としている（第１の構成）。
また、上記第１の構成において、前記第１抵抗部と前記第２抵抗部とは、同一組成デバイスであることとしてもよい（第２の構成）。
また、上記第２の構成において、前記第１抵抗部および前記第２抵抗部は、ポリシリコン抵抗であることとしてもよい（第３の構成）。
また、上記第１の構成において、前記第１抵抗部および前記第２抵抗部は、抵抗値に負の温度特性を有する抵抗と、抵抗値に正の温度特性を有する抵抗とが直列に接続された構成を有することとしてもよい（第４の構成）。
また、上記第１から第４のいずれかの構成において、下記条件を満たすこととしてもよい（第５の構成）。
ＲＰ・Ｃｇｄ_ｐ≒ＲＮ・Ｃｇｄ_ｎ
但し、ＲＰ：前記第１抵抗部の抵抗値、ＲＮ：前記第２抵抗部の抵抗値、Ｃｇｄ_ｐ：前記ハイサイドトランジスタのゲート・ドレイン間容量、Ｃｇｄ_ｎ：前記ローサイドトランジスタのゲート・ドレイン間容量
また、上記第１から第５のいずれかの構成において、前記電源電圧の印加端と前記ハイサイドトランジスタとの間に接続されるハイサイド抵抗と、前記グランド電位の印加端と前記ローサイドトランジスタとの間に接続されるローサイド抵抗と、をさらに有し、
前記第１出力端子および前記第２出力端子には、第２電源電圧を印加可能であり、
前記ハイサイドプリドライバおよび前記ローサイドプリドライバは、ＣＭＯＳ構成を有することとしてもよい（第６の構成）。
また、上記第１から第５のいずれかの構成において、前記第１出力端子および前記第２出力端子には、第２電源電圧を印加可能であり、
前記ハイサイドプリドライバは、
前記ハイサイドトランジスタとともにカレントミラーを構成する第１ｐチャネルＭＯＳＦＥＴと、
前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記ハイサイドトランジスタのゲートとの間に接続される第２ｐチャネルＭＯＳＦＥＴと、
前記第２ｐチャネルＭＯＳＦＥＴのゲートに印加される信号とは反転した信号が印加されるゲートを有し、第３電源電圧の印加端と、前記第２ｐチャネルＭＯＳＦＥＴと前記第１抵抗部とを接続する第１接続ノードとの間に接続される第３ｐチャネルＭＯＳＦＥＴと、
を有し、
前記ローサイドプリドライバは、
前記ローサイドトランジスタとともにカレントミラーを構成する第１ｎチャネルＭＯＳＦＥＴと、
前記第１ｎチャネルＭＯＳＦＥＴのゲートと前記ローサイドトランジスタのゲートとの間に接続される第２ｎチャネルＭＯＳＦＥＴと、
前記第２ｎチャネルＭＯＳＦＥＴのゲートに印加される信号とは反転した信号が印加されるゲートを有し、グランド電位の印加端と、前記第２ｎチャネルＭＯＳＦＥＴと前記第２抵抗部とを接続する第２接続ノードとの間に接続される第３ｎチャネルＭＯＳＦＥＴと、
を有することとしてもよい（第７の構成）。
また、上記第６の構成を１つの段として複数の段を有し、
隣り合う段の前段側における前記ハイサイドプリドライバまたは前記ローサイドプリドライバのいずれかの出力端が、後段側における前記ハイサイドプリドライバおよび前記ローサイドプリドライバの各入力端に接続される差動信号送信回路としてもよい（第８の構成）。
また、本発明の別態様は、上記第１から第８のいずれかの構成の差動信号送信回路を有するＣＡＮ（Controller Area Network）トランシーバである。
さらに、本発明の別態様は、上記第１から第８のいずれかの構成の差動信号送信回路を有するＬＶＤＳ（Low Voltage Differential Signaling）システムである。
また、本発明の別態様に係る差動信号送信回路は、
第１出力端子と、
前記第１出力端子との間に負荷抵抗が接続される第２出力端子と、
電源電圧の印加端と前記第１出力端子との間に接続されてｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタと、
グランド電位の印加端と前記第２出力端子との間に接続されてｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
前記ローサイドトランジスタを駆動するローサイドプリドライバと、
を有し、
前記ハイサイドプリドライバは、
第１ｐチャネルＭＯＳＦＥＴと、
前記第１ｐチャネルＭＯＳＦＥＴのドレインと接続されるドレインを有する第１ｎチャネルＭＯＳＦＥＴと、
電源電圧の印加端と前記第１ｐチャネルＭＯＳＦＥＴのソースとの間に配置される第１定電流源と、
グランド電位の印加端と前記第１ｎチャネルＭＯＳＦＥＴのソースとのあいだに配置される第２定電流源と、
を有し、
前記ローサイドプリドライバは、
第２ｐチャネルＭＯＳＦＥＴと、
前記第２ｐチャネルＭＯＳＦＥＴのドレインと接続されるドレインを有する第２ｎチャネルＭＯＳＦＥＴと、
電源電圧の印加端と前記第２ｐチャネルＭＯＳＦＥＴのソースとの間に配置される第３定電流源と、
グランド電位の印加端と前記第２ｎチャネルＭＯＳＦＥＴのソースとの間に配置される第４定電流源と、
を有する構成としている。
本発明に係る差動信号送信回路によれば、ＥＭＩノイズの発生を抑制できる。
ＣＡＮの一例を示す構成図である。 第１比較例に係る差動信号送信回路の構成を示す回路図である。 図２に示す差動信号送信回路の構成をより具体化した回路図である。 図３Ａの変形例を示す回路図である。 理想的なハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬの挙動の一例を示すタイミングチャートである。 理想的でないハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬの挙動の一例を示すタイミングチャートである。 第２比較例に係る差動信号送信回路の構成を示す回路図である。 図６Ａの変形例を示す回路図である。 本発明の第１実施形態に係る差動信号送信回路の構成を示す回路図である。 本発明の第２実施形態に係る差動信号送信回路の構成を示す回路図である。 本発明の第３実施形態に係る差動信号送信回路の構成を示す回路図である。 本発明の第４実施形態に係る差動信号送信回路の構成を示す回路図である。 本発明の第５実施形態に係る差動信号送信回路の構成を示す回路図である。 （ａ）一段構成の場合、（ｂ）多段構成の場合のハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬ、それらの和の挙動の一例を示すタイミングチャートである。 ＥＭＩノイズのスペクトラムの一例を示すグラフである。 本発明の第６実施形態に係る差動信号送信回路の構成を示す回路図である。 本発明の第７実施形態に係るＬＶＤＳシステムの構成を示す回路図である。 ＬＶＤＳシステムにおける正側信号Ｖ＋および負側信号Ｖ－の挙動の一例を示すタイミングチャートである。
以下に本発明の一実施形態について図面を参照して説明する。
＜１．ＣＡＮの構成＞
図１は、ＣＡＮの一例を示す構成図である。図１に示すＣＡＮ９００は、ＣＡＮトランシーバＩＣ９００Ａと、ＣＡＮトランシーバＩＣ９００Ｂと、第１バス線ＳＨと、第２バス線ＳＬと、を有する。ＣＡＮトランシーバＩＣ９００Ａ、９００Ｂは、ともにＣＡＮ通信における送受信が可能である。
ＣＡＮトランシーバＩＣ９００Ａ、９００Ｂは、ともに後述する差動信号送信回路（不図示）、ハイサイド出力端子ＴＨ、およびローサイド出力端子ＴＬを含んでいる。データ送信時には、差動信号送信回路によってハイサイド出力端子ＴＨから第１バス線ＳＨにハイサイド信号ＣＡＮＨが出力され、ローサイド出力端子ＴＬから第２バス線ＳＬにローサイド信号ＣＡＮＬが出力される。これらのハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬとの差動信号としてＣＡＮ信号が出力される。
第１バス線ＳＨの一端と第２バス線ＳＬの一端とは、終端抵抗ＲＬ１によって接続される。第１バス線ＳＨの他端と第２バス線ＳＬの他端とは、終端抵抗ＲＬ２によって接続される。終端抵抗の抵抗値は、ＩＳＯ１１８９８で１２０Ωと定められており、終端抵抗ＲＬ１、ＲＬ２のそれぞれは、６０Ωの抵抗の直列接続により構成される。そして、６０Ωの抵抗同士が接続される接続ノードには、それぞれキャパシタＣ１、Ｃ２の一端が接続される。
＜２．比較例およびその問題点＞
ここでは、本発明の実施形態を説明する前に、まず比較例に係る差動信号送信回路の構成およびその問題点について述べる。
図２は、第１比較例に係る差動信号送信回路１００の構成を示す回路図である。図２に示すように、差動信号送信回路１００は、ハイサイド出力部１０と、ローサイド出力部２０と、抵抗Ｒ２１と、抵抗Ｒ２２と、ハイサイド出力端子ＴＨと、ローサイド出力端子ＴＬと、を有する。
ハイサイド出力部１０は、ハイサイド抵抗ＲＨと、ハイサイドスイッチＳＷＨと、ハイサイドダイオードＤＨと、ハイサイドプリドライバＰＤＨと、を有する。ハイサイド抵抗ＲＨは、例えばＭＯＳＦＥＴのオン抵抗により実現されるが、その他にもバイポーラトランジスタや抵抗体を利用してもよい。ハイサイド抵抗ＲＨの一端は、第１電源電圧ＶＣＣ１の印加端に接続される。ハイサイド抵抗ＲＨの他端は、ハイサイドスイッチＳＷＨの一端に接続される。ハイサイドスイッチＳＷＨの他端は、ハイサイドダイオードＤＨのアノードに接続される。ハイサイドダイオードＤＨのカソードは、抵抗Ｒ２１の一端とハイサイド出力端子ＴＨとが接続される接続ノードＮ３に接続される。ハイサイドプリドライバＰＤＨは、入力信号ＴＸＤに応じてハイサイドスイッチＳＷＨのオンオフを切替える。
ローサイド出力部２０は、ローサイド抵抗ＲＬと、ローサイドスイッチＳＷＬと、ローサイドダイオードＤＬと、ローサイドプリドライバＰＤＬと、を有する。ローサイド抵抗ＲＬは、例えばＭＯＳＦＥＴのオン抵抗により実現されるが、その他にもバイポーラトランジスタや抵抗体を利用してもよい。ローサイド抵抗ＲＬの一端は、グランド電位の印加端に接続される。ローサイド抵抗ＲＬの他端は、ローサイドスイッチＳＷＬの一端に接続される。ローサイドスイッチＳＷＬの他端は、ローサイドダイオードＤＬのカソードに接続される。ローサイドダイオードＤＬのアノードは、抵抗Ｒ２２の一端とローサイド出力端子ＴＬとが接続される接続ノードＮ４に接続される。ローサイドプリドライバＰＤＬは、入力信号ＴＸＤに応じてローサイドスイッチＳＷＬのオンオフを切替える。
抵抗Ｒ２１の他端と抵抗Ｒ２２の他端とは、接続ノードＮ２において接続される。接続ノードＮ２には、第２電源電圧ＶＣＣ２の印加端が接続される。
また、図２に示すように、ハイサイド出力端子ＴＨとローサイド出力端子ＴＬとの間には、負荷抵抗ＲＬが接続される。負荷抵抗ＲＬは、先述した図１における並列接続される終端抵抗ＲＬ１，ＲＬ２による合成抵抗に相当する。すなわち、終端抵抗ＲＬ１，ＲＬ２はそれぞれ１２０Ωであるので、負荷抵抗ＲＬは６０Ωとなる。そして、図２に示すように、負荷抵抗ＲＬは、図１に示す回路との等価回路として、接続ノードＮ１にて直列に接続されるハイサイド側の負荷抵抗Ｒ１１とローサイド側の負荷抵抗Ｒ１２として表され、負荷抵抗Ｒ１１，Ｒ１２の抵抗値はそれぞれ３０Ωとなる。
また、抵抗Ｒ２１、Ｒ２２は同じ抵抗値であり、負荷抵抗Ｒ１１，Ｒ１２よりも十分に高い抵抗値であり、例えば１５ｋΩに設定される。
ハイサイドスイッチＳＷＨ、ローサイドスイッチＳＷＬともにオンとした場合、ハイサイドスイッチＲＨ、ハイサイドスイッチＳＷＨ、ハイサイドダイオードＤＨ、ハイサイド出力端子ＴＨ、負荷抵抗Ｒ１１、負荷抵抗Ｒ１２、ローサイド出力端子ＴＬ、ローサイドダイオードＤＬ、ローサイドスイッチＳＷＬ、およびローサイド抵抗ＲＬの順に経由して電流が流れる。このとき、接続ノードＮ１に印加される電圧を第１電源電圧ＶＣＣ１とグランド電位との間の中点電圧とすべく、ハイサイド抵抗ＲＨ、ＲＬの抵抗値は略同一とし、ハイサイドダイオードＤＨとローサイドダイオードＤＬの順電圧（Ｖｆ）も略同一に設定している。
なお、ハイサイドダイオードＤＨは、ハイサイド出力端子ＴＨに正のサージ電圧が発生した場合に接続ノードＮ３から第１電源電圧ＶＣＣ１の印加端に向けて電流が逆流することを防止する目的で設けられる。同じく、ローサイドダイオードＤＬは、ローサイド出力端子ＴＬに負のサージ電圧が発生した場合にグランド電位の印加端から接続ノードＮ４に向けて電流が逆流することを防止する目的で設けられる。
より具体的には、電源電圧ＶＣＣ１は５Ｖとし、接続ノードＮ１は中点電圧である２．５Ｖとする。そして、負荷抵抗Ｒ１１，Ｒ１２を流れる電流は共通であるので、負荷抵抗Ｒ１１，Ｒ１２にそれぞれ生じる電圧降下は同一となり、ハイサイド出力端子ＴＨに生じるハイサイド信号ＣＡＮＨは、接続ノードＮ１の電圧（＝中点電圧）から電圧降下分だけ高い電圧となり、ローサイド出力端子ＴＬに生じるローサイド信号ＣＡＮＬは、接続ノードＮ１の電圧（＝中点電圧）から電圧降下分だけ低い電圧となる。
より具体的には、中間電圧＝２．５Ｖに対して電圧降下分の１Ｖだけ高い電圧である３．５Ｖをハイサイド信号ＣＡＮＨとし、中間電圧＝２．５Ｖに対して電圧降下分の１Ｖだけ低い電圧である１．５Ｖをローサイド信号ＣＡＮＬとする。なお、３．５Ｖは、ＣＡＮで規定されるハイサイド信号ＣＡＮＨのハイレベルであり、１．５Ｖは、ＣＡＮで規定されるローサイド信号ＣＡＮＬのローレベルである。
また、ハイサイドスイッチＳＷＨ、ローサイドスイッチＳＷＬともにオフとした場合、比較的に高い抵抗値である抵抗Ｒ２１，Ｒ２２の作用により、接続ノードＮ１の電圧は第２電源電圧ＶＣＣ２に緩やかに近づけられる。第２電源電圧ＶＣＣ２は、２．５Ｖに設定されている。この２．５Ｖは、ＣＡＮで規定されるハイサイド信号ＣＡＮＨのローレベルおよびローサイド信号ＣＡＮＬのハイレベルであり、上記中間電圧と同じ電圧である。
また、接続ノードＮ１の電圧は、図１で示したキャパシタＣ１，Ｃ２によって安定化される。
以上の構成により、入力信号ＴＸＤがローレベルの場合、ハイサイドプリドライバＰＤＨ、ローサイドプリドライバＰＤＬによってハイサイドスイッチＳＷＨ、ローサイドスイッチＳＷＬはともにオンとされ、ハイサイド信号ＣＡＮＨは３．５Ｖ、ローサイド信号ＣＡＮＬは１．５Ｖとされる。このときは、ドミナントに相当する。一方、入力信号ＴＸＤがハイレベルの場合、ハイサイドプリドライバＰＤＨ、ローサイドプリドライバＰＤＬによってハイサイドスイッチＳＷＨ、ローサイドスイッチＳＷＬはともにオフとされ、ハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬはともに２．５Ｖとされる。このときは、レセッシブに相当する。これにより、入力信号ＴＸＤのローレベル、ハイレベルにおいて、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬとの和は５Ｖで一定となり、ＥＭＩノイズ（コモンモードノイズ）の発生を抑制する。
図３Ａは、図２に示す差動信号送信回路１００の構成をより具体化した回路図である。なお、図３Ａでは、抵抗Ｒ２１，Ｒ２２、および負荷抵抗ＲＬの図示は省略している。
図３Ａに示すように、ハイサイドプリドライバＰＤＨは、インバータＩＶ１と、ｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタｐ１と、ｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタｎ１と、を有する。ハイサイドトランジスタｐ１とローサイドトランジスタｎ１とでＣＭＯＳが構成される。ハイサイドトランジスタｐ１のゲートとローサイドトランジスタｎ１のゲートとが接続されるノードには、インバータＩＶ１の出力端が接続される。インバータＩＶ１の入力端には、入力信号ＴＸＤが入力される。また、図３Ａでは、ハイサイドスイッチＳＷＨは、ｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタＰＭであり、ハイサイドトランジスタｐ１のドレインとローサイドトランジスタｎ１のドレインとが接続されるノードは、ハイサイドトランジスタＰＭのゲートに接続される。
また、図３Ａに示すように、ローサイドプリドライバＰＤＬは、ｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタｐ２と、ｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタｎ２と、を有する。ハイサイドトランジスタｐ２とローサイドトランジスタｎ２とでＣＭＯＳが構成される。ハイサイドトランジスタｐ２のゲートとローサイドトランジスタｎ２のゲートとが接続されるノードには、入力信号ＴＸＤが印加される。また、図３Ａでは、ローサイドスイッチＳＷＬは、ｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタＮＭであり、ハイサイドトランジスタｐ２のドレインとローサイドトランジスタｎ２のドレインとが接続されるノードは、ローサイドトランジスタＮＭのゲートに接続される。
このような図３Ａに示す構成により、入力信号ＴＸＤがローレベルの場合は、ローサイドトランジスタｎ１がオンとなり、ハイサイドトランジスタＰＭがオンとなるとともに、ハイサイドトランジスタｐ２がオンとなり、ローサイドトランジスタＮＭがオンとなる。従って、先述したように、ハイサイド信号ＣＡＮＨは３．５Ｖとなり、ローサイド信号ＣＡＮＬは１．５Ｖとなる。一方、入力信号ＴＸＤがハイレベルの場合は、ハイサイドトランジスタｐ１がオンとなり、ハイサイドトランジスタＰＭがオフとなるとともに、ローサイドトランジスタｎ２がオンとなり、ローサイドトランジスタＮＭがオフとなる。従って、先述したように、ハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬはともに２．５Ｖとなる。
なお、ハイサイド出力端子ＴＨおよびローサイド出力端子ＴＬには、外部からの±数十Vのサージが入力される可能性がある。それを考慮すると、図３Ｂに示すように高耐圧ＰＭＯＳ（ｐチャネルＭＯＳＦＥＴ）１００Ｐおよび高耐圧ＮＭＯＳ（ｎチャネルＭＯＳＦＥＴ）１００Ｎを設けることが好ましい。図３Ｂでは、より具体的には、ハイサイドトランジスタＰＭのドレインにＰＭＯＳ１００Ｐのソースを接続し、ハイサイドダイオードＤＨのアノードにＰＭＯＳ１００Ｐのドレインを接続し、ＰＭＯＳ１００Ｐのゲートにグランド電位の印加端を接続する。このようにすることで、低耐圧であるハイサイドトランジスタＰＭのＶｄｓ（ドレイン・ソース間電圧）をクランプできる。また、ローサイドトランジスタＮＭのドレインにＮＭＯＳ１００Ｎのソースを接続し、ローサイドダイオードＤＬのカソードにＮＭＯＳ１００Ｎのドレインを接続し、ＮＭＯＳ１００Ｎのゲートに電源電圧の印加端を接続する。このようにすることで、低耐圧であるローサイドトランジスタＮＭのＶｄｓをクランプできる。
ここで、図４は、理想的なハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬの挙動を示すタイミングチャートである。図４では、入力信号ＴＸＤがハイレベルであり、ハイサイドトランジスタＰＭ、ローサイドトランジスタＮＭともにオフであり、ハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬともに２．５Ｖである状態から、入力信号ＴＸＤがローレベルに切替えられると、同じタイミングｔ１にてハイサイドトランジスタＰＭ、ローサイドトランジスタＮＭがターンオンされる。そして、タイミングｔ１～ｔ２のターンオン期間において、ハイサイド信号ＣＡＮＨのスルーレート（＝ｄＣＡＮＨ／ｄｔ）と、ローサイド信号ＣＡＮＬのスルーレート（＝ｄＣＡＮＬ／ｄｔ）は一致する。
その後、入力信号ＴＸＤがハイレベルに切替えられると、同じタイミングｔ３にてハイサイドトランジスタＰＭ、ローサイドトランジスタＮＭがターンオフされる。そして、タイミングｔ３～ｔ４のターンオフ期間において、ハイサイド信号ＣＡＮＨのスルーレートと、ローサイド信号ＣＡＮＬのスルーレートは一致する。
このような理想的な挙動により、図４に示すように、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬとの和は５Ｖで一定となり、ＥＭＩノイズの発生を抑制できる。
しかしながら、回路定数の設定を適切に行わなければ、上記理想的な挙動とはならない。この場合の一例を図５に示す。図５では、ローサイド信号ＣＡＮＬとハイサイド信号ＣＡＮＨとでターンオンタイミングがｔ１１とｔ１２のようにずれている。また、ハイサイド信号ＣＡＮＨのターンオン期間（ｔ１２～ｔ１４）におけるスルーレートと、ローサイド信号ＣＡＮＬのターンオン期間（ｔ１１～ｔ１３）におけるスルーレートも一致しない。
また、図５では、ハイサイド信号ＣＡＮＨのターンオフ期間（ｔ１５～ｔ１７）におけるスルーレートと、ローサイド信号ＣＡＮＬのターンオフ期間（ｔ１５～ｔ１６）におけるスルーレートも一致しない。
このような挙動により、図５に示すように、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬとの和に揺れが生じ、ＥＭＩノイズの発生を招いてしまう。
そこで、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬとでスイッチングタイミング、およびスルーレートを一致させるためには、図３Ａに示す回路において下記の条件を満たす回路定数の設定が必要となる。但し、ハイサイドトランジスタＰＭとローサイドトランジスタＮＭとでＶｇｓの閾値電圧Ｖｔｈがほぼ同じである場合とする。
＜条件１＞
入力信号ＴＸＤがローレベルの場合：Ｒｏｎ_ｎ１・Ｃｇｄ_ｐ≒Ｒｏｎ_ｐ２・Ｃｇｄ_ｎ
入力信号ＴＸＤがハイレベルの場合：Ｒｏｎ_ｐ１・Ｃｇｄ_ｐ≒Ｒｏｎ_ｎ２・Ｃｇｄ_ｎ
（Ｒｏｎ_ｎ１：ローサイドトランジスタｎ１のオン抵抗、Ｒｏｎ_ｐ１：ハイサイドトランジスタｐ１のオン抵抗、Ｒｏｎ_ｎ２：ローサイドトランジスタｎ２のオン抵抗、Ｒｏｎ_ｐ２：ハイサイドトランジスタｐ２のオン抵抗、Ｃｇｄ_ｐ：ハイサイドトランジスタＰＭのゲート・ドレイン間容量、Ｃｇｄ_ｎ：ローサイドトランジスタＮＭのゲート・ドレイン間容量）
（但し、ミラー効果を有するＰＮＭＭのｇｍ（＝ΔＩｄ／ΔＶｇｓ）がほぼ同じであることを前提とする）
次に、図６Ａは、第２比較例に係る差動信号送信回路２００の構成を示す回路図である。図６Ａに示すように、差動信号送信回路２００は、ｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタＰＭ１１と、ｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタＮＭ１１と、ハイサイドダイオードＤＨ１１と、ローサイドダイオードＤＬ１１と、ハイサイドプリドライバＰＤＨ１１と、ローサイドプリドライバＰＤＬ１１と、ハイサイド出力端子ＴＨと、ローサイド出力端子ＴＬと、を有する。なお、図６Ａにおいては図示を省略しているが、ハイサイド出力端子ＴＨ、ローサイド出力端子ＴＬに対して図２と同様に抵抗Ｒ２１，Ｒ２２および負荷抵抗ＲＬが接続される。
ハイサイドプリドライバＰＤＨ１１は、ｐチャネルＭＯＳＦＥＴにより構成されるトランジスタＰＭ１２と、定電流源Ｉ１１と、それぞれｐチャネルＭＯＳＦＥＴにより構成されるトランジスタｐ１１，ｐ１２と、インバータＩＶ１１と、を有する。トランジスタＰＭ１２のドレインとゲートはショートされ、トランジスタＰＭ１２のゲートは、トランジスタｐ１２を介してハイサイドトランジスタＰＭ１１のゲートに接続される。トランジスタＰＭ１２とハイサイドトランジスタＰＭ１１とからいわゆるカレントミラー回路が構成される。
トランジスタｐ１２のゲートには、入力信号ＴＸＤが入力される。トランジスタｐ１１のソースは、第１電源電圧ＶＣＣ１の印加端に接続され、ドレインは、トランジスタｐ１２とハイサイドトランジスタＰＭ１１とが接続される接続ノードＮ１１に接続される。トランジスタＰ１１のゲートには、入力信号ＴＸＤがインバータＩＶ１１を介して入力される。
ハイサイドトランジスタＰＭ１１のソースには、第１電源電圧ＶＣＣ１の印加端が接続され、ドレインには、ハイサイドダイオードＤＨ１１のアノードが接続される。ハイサイドダイオードＤＨ１１のカソードは、ハイサイド出力端子ＴＨに接続される。
ローサイドプリドライバＰＤＬ１１は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＮＭ１２と、定電流源Ｉ１２と、それぞれｎチャネルＭＯＳＦＥＴにより構成されるトランジスタｎ１１，ｎ１２と、インバータＩＶ１２，ＩＶ１３と、を有する。トランジスタＮＭ１２のドレインとゲートはショートされ、トランジスタＮＭ１２のゲートは、トランジスタｎ１１を介してローサイドトランジスタＮＭ１１のゲートに接続される。トランジスタＮＭ１２とローサイドトランジスタＮＭ１１とからいわゆるカレントミラー回路が構成される。
トランジスタｎ１１のゲートには、入力信号ＴＸＤがインバータＩＶ１２を介して入力される。トランジスタｎ１２のソースは、グランド電位の印加端に接続され、ドレインは、トランジスタｎ１１とローサイドトランジスタＮＭ１１とが接続される接続ノードＮ１２に接続される。トランジスタｎ１２のゲートには、入力信号ＴＸＤがインバータＩＶ１２およびＩＶ１３を介して入力される。
ローサイドトランジスタＮＭ１１のソースには、グランド電位の印加端が接続され、ドレインには、ローサイドダイオードＤＬ１１のカソードが接続される。ローサイドダイオードＤＬ１１のアノードは、ローサイド出力端子ＴＬに接続される。
このような構成により、入力信号ＴＸＤがローレベルの場合、トランジスタｐ１２がオン、トランジスタｐ１１がオフとなり、ハイサイドトランジスタＰＭ１１のゲートにはトランジスタＰＭ１２のゲート電圧であるバイアス電圧Ｖｂｉａｓ_pが印加される。これにより、ハイサイドトランジスタＰＭ１１はオンとされ、ハイサイドトランジスタＰＭ１１には、トランジスタＰＭ１２に生成される電流に比例した電流が流れる。また、トランジスタｎ１１がオン、トランジスタｎ１２がオフとなり、ローサイドトランジスタＮＭ１１のゲートにはトランジスタＮＭ１２のゲート電圧であるバイアス電圧Ｖｂｉａｓ_ｎが印加される。これにより、ローサイドトランジスタＮＭ１１はオンとされ、ローサイドトランジスタＮＭ１１には、トランジスタＮＭ１２に生成される電流に比例した電流が流れる。
この場合、第１比較例と同様に、ハイサイド出力端子ＴＨに生成されるハイサイド信号ＣＡＮＨは３．５Ｖとなり、ローサイド出力端子ＴＬに生成されるローサイド信号ＣＡＮＬは１．５Ｖとなる。
一方、入力信号ＴＸＤがハイレベルの場合、トランジスタｐ１２はオフ、トランジスタｐ１１はオンとなるので、ハイサイドトランジスタＰＭ１１のゲートに第１電源電圧ＶＣＣ１が印加され、ハイサイドトランジスタＰＭ１１はオフとされる。また、トランジスタｎ１１はオフ、トランジスタｎ１２はオンとなるので、ローサイドトランジスタＮＭ１１のゲートにグランド電位が印加され、ローサイドトランジスタＮＭ１１はオフとされる。
この場合、第１比較例と同様に、ハイサイド出力端子ＴＨに生成されるハイサイド信号ＣＡＮＨ、ローサイド出力端子ＴＬに生成されるローサイド信号ＣＡＮＬは、ともに２．５Ｖとなる。
このような図６Ａに示す第２比較例においても、理想的には図４で示したようなハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬの挙動となるが、回路定数の設定が適切でないと、例えば図５に示したようにスイッチングタイミングやスルーレートにずれが生じ、ＥＭＩノイズの発生につながる。
そこで、図６Ａに示す回路においては、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬとでスイッチングタイミング、およびスルーレートを一致させるためには、図６Ａに示す回路において下記の条件を満たす回路定数の設定が必要となる。但し、ハイサイドトランジスタＰＭ１１とローサイドトランジスタＮＭ１１とでＶｇｓの閾値電圧Ｖｔｈがほぼ同じである場合とする。
＜条件２＞
入力信号ＴＸＤがローレベルの場合：Ｒｏｎ_ｐ１２・Ｃｇｄ_ｐ１１≒Ｒｏｎ_ｎ１１・Ｃｇｄ_ｎ１１
入力信号ＴＸＤがハイレベルの場合：Ｒｏｎ_ｐ１１・Ｃｇｄ_ｐ１１≒Ｒｏｎ_ｎ１２・Ｃｇｄ_ｎ１１
（Ｒｏｎ_ｐ１１：トランジスタｐ１１のオン抵抗、Ｒｏｎ_ｐ１２：トランジスタｐ１２のオン抵抗、Ｒｏｎ_ｎ１１：トランジスタｎ１１のオン抵抗、Ｒｏｎ_ｎ１２：トランジスタｎ１２のオン抵抗、Ｃｇｄ_ｐ１１：ハイサイドトランジスタＰＭ１１のゲート・ドレイン間容量、Ｃｇｄ_ｎ１１：ローサイドトランジスタＮＭ１１のゲート・ドレイン間容量）
（但し、ミラー効果を有するＰＭ１１，ＮＭ１１のｇｍ（＝ΔＩｄ／ΔＶｇｓ）がほぼ同じであることを前提とする）
しかしながら、上記第１比較例および第２比較例には、次のような課題が存在する。一般的に、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴでは、オン抵抗の温度特性は異なる（ｄＲｏｎ_ｐ／ｄＴ≠ｄＲｏｎ_ｎ／ｄＴ）。
また、ｐチャネルＭＯＳＦＥＴのオン抵抗およびｎチャネルＭＯＳＦＥＴのオン抵抗の各絶対値のプロセス（ウェハ）間のバラツキも存在する。
従って、上記第１比較例（図３Ａ）および上記第２比較例（図６Ａ）においては、プリドライバにおけるｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴについて、上記のような温度特性およびプロセス間のバラツキが存在することにより、上記条件１、２が満たされなくなる。それに伴い、上述したようなスイッチングタイミングやスルーレートにずれが生じ、ＥＭＩノイズの発生を招く結果となる。
なお、ハイサイド出力端子ＴＨおよびローサイド出力端子ＴＬには、外部からの±数十Vのサージが入力される可能性がある。それを考慮すると、図６Ｂに示すように高耐圧ＰＭＯＳ（ｐチャネルＭＯＳＦＥＴ）２００Ｐおよび高耐圧ＮＭＯＳ（ｎチャネルＭＯＳＦＥＴ）２００Ｎを設けることが好ましい。図６Ｂでは、より具体的には、ハイサイドダイオードＤＨ１１のカソードにＰＭＯＳ２００Ｐのソースを接続し、ハイサイド出力端子ＴＨにＰＭＯＳ２００Ｐのドレインを接続し、ＰＭＯＳ２００Ｐのゲートにグランド電位の印加端を接続する。このようにすることで、低耐圧であるハイサイドトランジスタＰＭ１１のＶｄｓ（ドレイン・ソース間電圧）をクランプできる。また、ローサイドトランジスタＮＭ１１のドレインにＮＭＯＳ２００Ｎのソースを接続し、ローサイドダイオードＤＬのカソードにＮＭＯＳ２００Ｎのドレインを接続し、ＮＭＯＳ２００Ｎのゲートに電源電圧の印加端を接続する。このようにすることで、低耐圧であるローサイドトランジスタＮＭ１１のＶｄｓをクランプできる。
なお、図６Ａの構成は例えばバルクＢｉＣＤＭＯＳプロセスを用いて製造でき、この場合、図６Ｂに示すように寄生ダイオードＰＬＤによるリーク経路が存在するため、ハイサイドダイオードＤＨ１１のカソードを直接、ハイサイド出力端子ＴＨに接続することができない。そこで、図６Ｂに示すようにハイサイドダイオードＤＨ１１のカソードはＰＭＯＳ２００Ｐを介してハイサイド出力端子ＴＨと接続するようにしている。従って、図６Ｂに示すように、ハイサイドとローサイドとで非対称な構成となる。これに対し、先述した図３Ａの構成は例えばＳＯＩプロセスを用いて製造でき、この場合、寄生ダイオードの形成が抑制されるため、図３Ｂに示すようにハイサイドダイオードＤＨのカソードを直接、ハイサイド出力端子ＴＨに接続でき、ハイサイドとローサイドとで対称な構成とすることができる。
このような課題を本願発明者が独自に見出し、以下説明するような本発明の実施形態を考案した。
＜３．第１実施形態＞
図７は、本発明の第１実施形態に係る差動信号送信回路１００Ａの構成を示す回路図である。図７に示す差動信号送信回路１００Ａの構成の上記第１比較例（図３Ａ）の構成との相違点は、抵抗ＲＰ１，ＲＮ１を追加していることである。
より具体的には、抵抗ＲＰ１は、ハイサイドプリドライバＰＤＨにおいてハイサイドトランジスタｐ１のドレインとローサイドトランジスタｎ１のドレインとが接続される接続ノードＮＨと、ハイサイドトランジスタＰＭのゲートとの間に接続される。また、抵抗ＲＮ１は、ローサイドプリドライバＰＤＬにおいてハイサイドトランジスタｐ２のドレインとローサイドトランジスタｎ２のドレインとが接続される接続ノードＮＬと、ローサイドトランジスタＮＭのゲートとの間に接続される。
抵抗ＲＰ１、ＲＮ１は、同一組成デバイスであり、例えばポリシリコン抵抗により構成される。そして、スイッチングタイミングやスルーレートのずれを抑制すべく、下記条件を満たすように回路定数が設定される。
＜条件１Ａ＞
ＲＰ１・Ｃｇｄ_ｐ＝ＲＮ１・Ｃｇｄ_ｎ
抵抗ＲＰ１、ＲＮ２が同一組成デバイスであれば、抵抗値の温度特性は同じとなり、プロセス間でのバラツキによるオン抵抗のＲＰ１，ＲＰ２間の相対関係の変動は抑制される。従って、上記条件１Ａは温度特性やプロセス間バラツキによっても満たすことが可能となり、スイッチングタイミングやスルーレートのズレを抑制できる。これにより、広条件でのＥＭＩノイズの抑制が可能となる。
＜４．第２実施形態＞
図８は、本発明の第２実施形態に係る差動信号送信回路２００Ａの構成を示す回路図である。図８に示す差動信号送信回路２００Ａの構成の上記第２比較例（図６Ａ）の構成との相違点は、抵抗ＲＰ２，ＲＮ２を追加していることである。
より具体的には、抵抗ＲＰ２は、接続ノードＮ１１とハイサイドトランジスタＰＭ１１のゲートとの間に接続される。抵抗ＲＮ２は、接続ノードＮ１２とローサイドトランジスタＮＭ１１のゲートとの間に接続される。
抵抗ＲＰ２、ＲＮ２は、同一組成デバイスであり、例えばポリシリコン抵抗により構成される。そして、スイッチングタイミングやスルーレートのずれを抑制すべく、下記条件を満たすように回路定数が設定される。
＜条件２Ａ＞
ＲＰ２・Ｃｇｄ_ｐ１１＝ＲＮ２・Ｃｇｄ_ｎ１１
抵抗ＲＰ２、ＲＮ２が同一組成デバイスであれば、抵抗値の温度特性は同じとなり、プロセス間でのバラツキによるオン抵抗のＲＰ２，ＲＮ２間の相対関係の変動は抑制される。従って、上記条件２Ａは温度特性やプロセス間バラツキによっても満たすことが可能となり、スイッチングタイミングやスルーレートのズレを抑制できる。これにより、広条件でのＥＭＩノイズの抑制が可能となる。
＜５．第３実施形態＞
図９は、本発明の第３実施形態に係る差動信号送信回路１００Ｂの構成を示す回路図である。図９に示す差動信号送信回路１００Ｂの構成の上記第１実施形態（図７）の構成との相違点は、抵抗ＲＰ１１、ＲＰ１２、ＲＮ１１、ＲＮ１２を備えることである。
より具体的には、接続ノードＮＨと、ハイサイドトランジスタＰＭのゲートとの間に抵抗ＲＰ１１と抵抗ＲＰ１２が直列に接続される。また、接続ノードＮＬと、ローサイドトランジスタＮＭのゲートとの間に抵抗ＲＮ１１と抵抗ＲＮ１２が直列に接続される。
ここで、抵抗ＲＰ１１，ＲＮ１１は、例えばポリシリコン抵抗などにより構成され、抵抗値について負の温度特性を有する。一方、抵抗ＲＰ１２，ＲＮ１２は、例えば金属抵抗などにより構成され、抵抗値について正の温度特性を有する。
そして、スイッチングタイミングやスルーレートのずれを抑制すべく、下記条件を満たすように回路定数が設定される。
＜条件１Ｂ＞
（ＲＰ１１＋ＲＰ１２）・Ｃｇｄ_ｐ＝（ＲＮ１１＋ＲＮ１２）・Ｃｇｄ_ｎ
これにより、抵抗ＲＰ１１，ＲＰ１２の組、抵抗ＲＮ１１，ＲＮ１２の組それぞれにおいて、温度特性をキャンセルして、上記（ＲＰ１１＋ＲＰ１２）の値と上記（ＲＮ１１＋ＲＮ１２）の値の温度変化に対する変動を抑制し、上記条件１Ｂを満たすことが可能となる。
＜６．第４実施形態＞
図１０は、本発明の第４実施形態に係る差動信号送信回路２００Ｂの構成を示す回路図である。図１０に示す差動信号送信回路２００Ｂの構成の上記第２実施形態（図８）の構成との相違点は、抵抗ＲＰ２１、ＲＰ２２、ＲＮ２１、ＲＮ２２を備えることである。
より具体的には、接続ノードＮ１１と、ハイサイドトランジスタＰＭ１１のゲートとの間に抵抗ＲＰ２１と抵抗ＲＰ２２が直列に接続される。また、接続ノードＮ１２と、ローサイドトランジスタＮＭ１１のゲートとの間に抵抗ＲＮ２１と抵抗ＲＮ２２が直列に接続される。
ここで、抵抗ＲＰ２１，ＲＮ２１は、例えばポリシリコン抵抗などにより構成され、抵抗値について負の温度特性を有する。一方、抵抗ＲＰ２２，ＲＮ２２は、例えば金属抵抗などにより構成され、抵抗値について正の温度特性を有する。
そして、スイッチングタイミングやスルーレートのずれを抑制すべく、下記条件を満たすように回路定数が設定される。
＜条件２Ｂ＞
（ＲＰ２１＋ＲＰ２２）・Ｃｇｄ_ｐ１１＝（ＲＮ２１＋ＲＮ２２）・Ｃｇｄ_ｎ１１
これにより、抵抗ＲＰ２１，ＲＰ２２の組、抵抗ＲＮ２１，ＲＮ２２の組それぞれにおいて、温度特性をキャンセルして、上記（ＲＰ２１＋ＲＰ２２）の値と上記（ＲＮ２１＋ＲＮ２２）の値の温度変化に対する変動を抑制し、上記条件２Ｂを満たすことが可能となる。
＜７．第５実施形態＞
次に、本発明の第５実施形態について説明する。図１１は、本発明の第５実施形態に係る差動信号送信回路１００Ｃの構成を示す回路図である。図１１に示す差動信号送信回路１００Ｃは、上記第１実施形態に係る差動信号送信回路１００Ａを前段より順に接続して多段構成としたものである。
図１１に示すように、差動信号送信回路１００Ｃは、第１段１００Ｃ_１から第ｎ段１００Ｃ_ｎまでを順次接続して構成される。なお、ｎは段数であり、２以上の整数である（例えばｎ＝１０）。
第１段１００Ｃ_１から第ｎ段１００Ｃ_ｎまでの各回路は、先述した第１実施形態に係る差動信号送信回路１００Ａ（図７）と同様の構成としている。但し、図１１においては、プリドライバＰＤＨ、ＰＤＬの図示は簡略化し、ｐチャネルＭＯＳＦＥＴであるハイサイドトランジスタＰＭ（図７）はハイサイドスイッチＳＷＨとして表記し、ｎチャネルＭＯＳＦＥＴであるローサイドトランジスタＮＭ（図７）はローサイドスイッチＳＷＬとして表記している。さらに、図１１において、各符号に添えられる１～ｎは、各段を示す。
入力信号ＴＤＸは、第１段１００Ｃ_１に入力される。第１段１００Ｃ_１におけるハイサイドプリドライバＰＤＨ_１の出力端は、第２段１００Ｃ_２におけるハイサイドプリドライバＰＤＨ_２の入力端とローサイドプリドライバＰＤＬ_２の入力端とが接続される接続ノードＮＣ_２に接続される。第２段１００Ｃ_２におけるハイサイドプリドライバＰＤＨ_２の出力端は、第３段１００Ｃ_３におけるハイサイドプリドライバＰＤＨ_３の入力端とローサイドプリドライバＰＤＬ_３の入力端とが接続される接続ノードＮＣ_３に接続される。以降、同様にして隣り合う段が順次、接続ノードＮＣ_ｎまで接続される。
このような構成により、入力信号ＴＤＸがローレベルとなると、ハイサイドプリドライバＰＤＨ_１～ＰＤＨ_ｎまでが順次ローレベルを出力し、ハイサイドスイッチＳＷＨ_１～ＳＷＨ_ｎまでが順次オンされる。このとき、ローサイドプリドライバＰＤＬ_１～ＰＤＬ_ｎまでは順次ハイレベルを出力し、ローサイドスイッチＳＷＬ_１～ＳＷＬ_ｎまでが順次オンされる。
ここで、ハイサイド出力端子ＴＨ_１～ＴＨ_ｎは共通接続され、これらの端子にハイサイド信号ＣＡＮＨが生成される。また、ローサイド出力端子ＴＬ_１～ＴＬ_ｎは共通接続され、これらの端子にローサイド信号ＣＡＮＬが生成される。図１２（ｂ）には、本実施形態のような多段構成におけるハイサイド信号ＣＡＮＨ、ローサイド信号ＣＡＮＬ、およびこれらの信号の和の時間的挙動を示す。
図１２（ｂ）に示すように、ハイサイドスイッチＳＷＨ_１～ＳＷＨ_ｎが前段側より順次オンされるたびに、ハイサイド抵抗ＲＨ_１～ＲＨ_ｎが前段側より順次並列に接続されてゆき、ハイサイド信号ＣＡＮＨは徐々の上昇を繰り返す。一方、ローサイドスイッチＳＷＬ_１～ＳＷＬ_ｎが前段側より順次オンされるたびに、ローサイド抵抗ＲＬ_１～ＲＬ_ｎが前段側より順次並列に接続されてゆき、ローサイド信号ＣＡＮＨは徐々の低下を繰り返す。
ここで、図１２（ａ）は、差動信号送信回路を１段で構成した場合の各信号の時間的挙動である。このように、１段で構成した場合、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬのスルーレートのずれによる遅延時間ＴＤ１は大きくなるが、図１２（ｂ）のように多段構成であれば、１回あたりのハイサイド信号ＣＡＮＨの上昇およびローサイド信号ＣＡＮＬの低下によるスルーレートのずれによる遅延時間ＴＤ２は、遅延時間ＴＤ１よりも大幅に小さくなる。さらに、図１１の多段構成では、抵抗ＲＰ_１～ＲＰ_ｎおよび抵抗ＲＮ_１～ＲＮ_ｎの抵抗値を調整することにより、スルーレートのずれをより抑制できるので、遅延時間ＴＤ２はさらに抑制される。
これにより、図１２に示すように、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬの和は、１段構成のときよりも多段構成であれば、電圧変動を小さくできる（図１２のΔＶ）。従って、多段構成とすることにより、低周波のＥＭＩノイズレベルを抑制できる。但し、背反として、高周波のＥＭＩノイズレベルは大きくなりやすくなる。
図１３は、上記第１比較例に係る差動信号送信回路１００（図３Ａ）の１段構成とした場合のＥＭＩノイズのスペクトラムと、本実施形態に係る多段構成とした差動信号送信回路１００Ｃ（図１１）の場合のＥＭＩノイズのスペクトラムの一例を示す。図１３に示すように、多段化と抵抗ＲＰ_１～ＲＰ_ｎおよび抵抗ＲＮ_１～ＲＮ_ｎを設けることにより、低周波のノイズレベルが抑制されている。但し、高周波で一部ノイズレベルが大きくなっている。
なお、多段構成において段を順次接続する際は、ローサイドプリドライバＰＤＬの出力端を次の段のハイサイドプリドライバＰＤＨおよびローサイドプリドライバＰＤＬの各入力端に接続してもよい。
また、上記第３実施形態（図９）に係る構成を多段化した構成を採ることも可能である。
＜８．第６実施形態＞
次に、本発明の第６実施形態について説明する。図１４は、本発明の第６実施形態に係る差動信号送信回路１００Ｄの構成を示す回路図である。図１４に示す差動信号送信回路１００Ｄの構成の上記第１比較例（図３Ａ）の構成との相違点は、ハイサイドプリドライバＰＤＨ２１およびローサイドプリドライバＰＤＬ２１である。
ハイサイドプリドライバＰＤＨ２１は、図３Ａに示すハイサイドプリドライバＰＤＨの構成に加えて、定電流源ＩＰ１，ＩＮ１を備える。定電流源ＩＰ１は、ハイサイドトランジスタｐ１のソースよりも電源側に配置され、定電流源ＩＮ１は、ローサイドトランジスタｎ１のソースよりもグランド側に配置される。
ローサイドプリドライバＰＤＬ２１は、図３Ａに示すローサイドプリドライバＰＤＬの構成に加えて、定電流源ＩＰ２，ＩＮ２を備える。定電流源ＩＰ２は、ハイサイドトランジスタｐ２のソースよりも電源側に配置され、定電流源ＩＮ２は、ローサイドトランジスタｎ２のソースよりもグランド側に配置される。
ここで、本実施形態では、ハイサイド信号ＣＡＮＨとローサイド信号ＣＡＮＬのスルーレートを一致させるべく、下記条件を満たすよう回路定数を設定する。
＜条件１Ｃ＞
入力信号ＴＸＤがローレベルの場合：ＩＮ１・（１／Ｃｇｄ_ｐ）≒ＩＰ２・（１／Ｃｇｄ_ｎ）
入力信号ＴＸＤがハイレベルの場合：ＩＰ１・（１／Ｃｇｄ_ｐ）≒ＩＮ２・（１／Ｃｇｄ_ｎ）
（ＩＮ１、ＩＰ１、ＩＮ２、およびＩＰ２は、各定電流源の電流値）
このような構成によっても、広条件でＥＭＩノイズの抑制を行うことができる。特に本実施形態では、定電流源を用いるので、スルーレートを高精度に制御することができる。但し、回路規模については、先述した第１、第２実施形態のほうが有利となる。
＜９．第７実施形態＞
次に、本発明をＬＶＤＳ（Low Voltage Differential Signaling）に適用した一例に係る第７実施形態について説明する。図１５は、本発明の第７実施形態に係るＬＶＤＳシステム３００の構成を示す回路図である。
ＬＶＤＳシステム３００は、第１差動信号送信回路３００Ａと、第２差動信号送信回路１００Ｂと、を有する。
第１差動信号送信回路３００Ａは、ｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタＰＭ３１と、抵抗ＲＰ３１と、ハイサイドプリドライバＰＤＨ３１と、ｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタＮＭ３１と、抵抗ＲＮ３１と、ローサイドプリドライバＰＤＬ３１と、を有する。
第２差動信号送信回路３００Ｂは、ｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタＰＭ３２と、抵抗ＲＰ３２と、ハイサイドプリドライバＰＤＨ３２と、ｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタＮＭ３２と、抵抗ＲＮ３２と、ローサイドプリドライバＰＤＬ３２と、を有する。
ハイサイドトランジスタＰＭ３１のソースとハイサイドトランジスタＰＭ３２のソースは、定電流源Ｉ３０を介して電源電圧の印加端に共通接続される。ローサイドトランジスタＮＭ３２のソースとローサイドトランジスタＮＭ３１のソースは、グランド電位の印加端に共通接続される。ハイサイドトランジスタＰＭ３１のドレインとローサイドトランジスタＮＭ３２のドレインとが接続される接続ノードＮ３１と、ハイサイドトランジスタＰＭ３２のドレインとローサイドトランジスタＮＭ３１のドレインとが接続される接続ノードＮ３２との間には、負荷抵抗ＲＬ３が接続される。
接続ノードＮ３１に発生する正側信号Ｖ＋と、接続ノードＮ３２に発生する負側信号Ｖ－との差動電圧として、差動信号が生成される。ハイサイドトランジスタＰＭ３１およびローサイドトランジスタＮＭ３１がオン、ハイサイドトランジスタＰＭ３２およびローサイドトランジスタＮＭ３２がオフの場合、定電流が負荷抵抗ＲＬ３に流れ、正側信号Ｖ＋は負側信号Ｖ－より高くなる。一方、ハイサイドトランジスタＰＭ３１およびローサイドトランジスタＮＭ３１がオフ、ハイサイドトランジスタＰＭ３２およびローサイドトランジスタＮＭ３２がオンの場合、定電流が負荷抵抗ＲＬ３に流れ、正側信号Ｖ＋は負側信号Ｖ－より低くなる。このようなトランジスタのオンオフを繰り返すと、正側信号Ｖ＋および負側信号Ｖ－は、図１６に示すような波形となる。
このような構成において、正側信号Ｖ＋および負側信号Ｖ－のスルーレートを一致させるべく、下記条件を満たすよう回路定数を設定する。なお、抵抗ＲＰ３１，ＲＮ３１を同一組成デバイスにより構成し、抵抗ＲＰ３２，ＲＮ３２を同一組成デバイスにより構成する。
＜差動信号送信回路３００Ａの条件＞
ＲＰ３１・Ｃｇｄ_ｐ３１≒ＲＮ３１・Ｃｇｄ_ｎ３１
（Ｃｇｄ_ｐ３１：ハイサイドトランジスタＰＭ３１のゲート・ドレイン間容量、Ｃｇｄ_ｎ３１：ローサイドトランジスタＮＭ３１のゲート・ドレイン間容量）
＜差動信号送信回路３００Ｂの条件＞
ＲＰ３２・Ｃｇｄ_ｐ３２≒ＲＮ３２・Ｃｇｄ_ｎ３２
（Ｃｇｄ_ｐ３２：ハイサイドトランジスタＰＭ３２のゲート・ドレイン間容量、Ｃｇｄ_ｎ３２：ローサイドトランジスタＮＭ３２のゲート・ドレイン間容量）
このような実施形態によれば、ＬＶＤＳシステム３００において、正側信号Ｖ＋と負側信号Ｖ－の和を一定とすることができ、ＥＭＩノイズレベルを抑制できる。特に、抵抗値の温度特性やプロセス間バラツキによるＥＭＩノイズの発生を抑制できる。
＜１０．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。例えば、先述した各実施形態は、矛盾が生じない限りにおいて、適宜組合せて実施可能である。
本発明は、例えば車載ネットワークなどに利用することができる。
１００、１００Ａ～１００Ｄ、２００、２００Ａ、２００Ｂ 差動信号送信回路
１０ ハイサイド出力部
２０ ローサイド出力部
ＲＨ ハイサイド抵抗
ＳＷＨ ハイサイドスイッチ
ＤＨ、ＤＨ１１ ハイサイドダイオード
ＴＨ ハイサイド出力端子
ＴＬ ローサイド出力端子
ＲＬ ローサイド抵抗
ＳＷＬ ローサイドスイッチ
ＤＬ、ＤＬ１１ ローサイドダイオード
ＰＤＨ、ＰＤＨ１１、ＰＤＨ２１ ハイサイドプリドライバ
ＰＤＬ、ＰＤＬ１１、ＰＤＬ２１ ローサイドプリドライバ
ＲＬ 負荷抵抗
ｐ１、ｐ２ ハイサイドトランジスタ
ｎ１、ｎ２ ローサイドトランジスタ
ＩＶ１ インバータ
ＰＭ、ＰＭ１１ ハイサイドトランジスタ
ＮＭ、ＮＭ１１ ローサイドトランジスタ
ＰＭ１２、ＮＭ１２、ｐ１１、ｐ１２、ｎ１１、ｎ１２ トランジスタ
ＩＶ１１～ＩＶ１３ インバータ
Ｉ１１、Ｉ１２ 定電流源
ＩＰ１、ＩＮ１、ＩＰ２、ＩＮ２ 定電流源
ＲＰ１、ＲＮ１、ＲＰ２、ＲＮ２ 抵抗
ＲＰ１１、ＲＮ１１、ＲＰ１２、ＲＮ１２ 抵抗
ＲＰ２１、ＲＮ２１、ＲＰ２２、ＲＮ２２ 抵抗
３００ ＬＶＤＳシステム
３００Ａ、３００Ｂ 差動信号送信回路
ＰＤＨ３１、ＰＤＨ３２ ハイサイドプリドライバ
ＰＤＬ３１、ＰＤＬ３２ ローサイドプリドライバ
ＰＭ３１、ＰＭ３２ ハイサイドトランジスタ
ＮＭ３１、ＮＭ３２ ローサイドトランジスタ
ＲＰ３１、ＲＰ３２、ＲＮ３１、ＲＮ３２ 抵抗
９００ ＣＡＮ
９００Ａ、９００Ｂ ＣＡＮトランシーバＩＣ
ＳＨ 第１バス線
ＳＬ 第２バス線
ＲＬ１、ＲＬ２ 終端抵抗

Claims (6)

  1. 第１出力端子と、
    前記第１出力端子との間に負荷抵抗が接続される第２出力端子と、
    電源電圧の印加端と前記第１出力端子との間に接続されてｐチャネルＭＯＳＦＥＴにより構成されるハイサイドトランジスタと、
    グランド電位の印加端と前記第２出力端子との間に接続されてｎチャネルＭＯＳＦＥＴにより構成されるローサイドトランジスタと、
    前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
    前記ローサイドトランジスタを駆動するローサイドプリドライバと、
    前記ハイサイドプリドライバの出力端と前記ハイサイドトランジスタのゲートとの間に接続される第１抵抗部と、
    前記ローサイドプリドライバの出力端と前記ローサイドトランジスタのゲートとの間に接続される第２抵抗部と、
    を有し、
    前記第１出力端子および前記第２出力端子には、第２電源電圧を印加可能であり、
    前記ハイサイドプリドライバは、
    前記ハイサイドトランジスタとともにカレントミラーを構成する第１ｐチャネルＭＯＳＦＥＴと、
    前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記ハイサイドトランジスタのゲートとの間に接続される第２ｐチャネルＭＯＳＦＥＴと、
    前記第２ｐチャネルＭＯＳＦＥＴのゲートに印加される信号とは反転した信号が印加されるゲートを有し、第３電源電圧の印加端と、前記第２ｐチャネルＭＯＳＦＥＴと前記第１抵抗部とを接続する第１接続ノードとの間に接続される第３ｐチャネルＭＯＳＦＥＴと、
    を有し、
    前記ローサイドプリドライバは、
    前記ローサイドトランジスタとともにカレントミラーを構成する第１ｎチャネルＭＯＳＦＥＴと、
    前記第１ｎチャネルＭＯＳＦＥＴのゲートと前記ローサイドトランジスタのゲートとの間に接続される第２ｎチャネルＭＯＳＦＥＴと、
    前記第２ｎチャネルＭＯＳＦＥＴのゲートに印加される信号とは反転した信号が印加されるゲートを有し、グランド電位の印加端と、前記第２ｎチャネルＭＯＳＦＥＴと前記第２抵抗部とを接続する第２接続ノードとの間に接続される第３ｎチャネルＭＯＳＦＥＴと、
    を有し、
    下記条件を満たす、差動信号送信回路。
    ＲＰ・Ｃｇｄ_ｐ≒ＲＮ・Ｃｇｄ_ｎ
    但し、ＲＰ：前記第１抵抗部の抵抗値、ＲＮ：前記第２抵抗部の抵抗値、Ｃｇｄ_ｐ：前記ハイサイドトランジスタのゲート・ドレイン間容量、Ｃｇｄ_ｎ：前記ローサイドトランジスタのゲート・ドレイン間容量
  2. 前記第１抵抗部と前記第２抵抗部とは、同一組成デバイスである、請求項１に記載の差動信号送信回路。
  3. 前記第１抵抗部および前記第２抵抗部は、ポリシリコン抵抗である、請求項２に記載の差動信号送信回路。
  4. 前記第１抵抗部および前記第２抵抗部は、抵抗値に負の温度特性を有する抵抗と、抵抗値に正の温度特性を有する抵抗とが直列に接続された構成を有する、請求項１に記載の差動信号送信回路。
  5. 請求項１から請求項４のいずれか１項に記載の差動信号送信回路を有するＣＡＮ（Controller Area Network）トランシーバ。
  6. 請求項１から請求項４のいずれか１項に記載の差動信号送信回路を有するＬＶＤＳ（Low Voltage Differential Signaling）システム。
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