JP6272509B2 - 信号伝達装置 - Google Patents

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Description

本発明は信号伝達装置に関し、特に、電力変換回路（例えばインバータ）において、制御回路（例えばマイコン）が配置された低電圧領域と、半導体スイッチ（例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））が配置された高電圧領域との間を電気的に絶縁しつつ、半導体スイッチを開閉させるためのゲート駆動信号を制御回路から半導体スイッチに伝達する信号伝達装置に関する。
従来、電力変換回路の入出力間を絶縁する機能と、信号の伝達を行う機能とを有する、信号伝達装置が電力変換回路で用いられてきた。
このような目的で電力変換回路において使用される信号伝達装置のうち、集積回路上に作成された微細なトランスを用いるものの例として、例えば特許文献１に記載の信号伝達回路装置がある。当該特許文献１に記載の信号伝達回路装置においては、受信側インダクタが、グラウンド電圧あるいは電源電圧にＤＣバイアスされる。また、受信側インダクタに誘起される正負のパルス電圧のうち、正のパルスのみが信号伝達に用いられる。
国際公開第２０１１／０５５６１１号 特開２０１１−１４６９３４号公報 国際公開第２０１０／０９５３６８号
特許文献１に記載の従来の信号伝達回路装置においては、受信側インダクタに誘起される正負のパルス電圧のうち、正のパルスのみを用いて信号伝達を行う。そのため、トランス受信端の信号検出回路の遅延時間がばらついた場合に、信号伝達回路が誤動作しやすいという問題点があった。また、特許文献１に記載の従来の信号伝達回路装置において、受信側インダクタをグラウンドにバイアスすると、信号検出回路の消費電力が大きくなるという問題点があった。
本発明は、かかる問題点を解決するためになされたものであり、消費電力を抑えながら、信号検出回路の遅延時間がばらついた場合にも、安定した信号伝達動作を可能にする信号伝達装置を得ることを目的とする。
本発明は、第１の電源からの電力で動作し、入力信号から送信信号を生成する送信回路と、前記送信回路に接続されたトランスと、第２の電源からの電力で動作し、前記送信回路が出力する送信信号を前記トランスを介して受信する受信回路とを備え、前記トランスは、第１のトランスと第２のトランスの合計２つのトランスを含み、各トランスは送信側インダクタと受信側インダクタとから構成され、前記送信回路は、前記入力信号の立ち上がりエッジに同期して、前記第１のトランスの前記送信側インダクタの送信端子に、単数または複数のパルスからなる送信側電圧信号を入力し、前記入力信号の立下りエッジに同期して、前記第２のトランスの前記送信側インダクタの送信端子に、単数または複数のパルスからなる送信側電圧信号を入力し、前記第１及び第２のトランスの前記受信側インダクタの２つの端子のうちの一方の各端子は、前記受信回路のグラウンドまたは前記第２の電源に接続され、他方の各端子は、容量を介して前記受信回路に設けられた信号検出回路の入力端子に接続され、前記信号検出回路はシングルエンド型シュミットトリガ回路から構成され、無信号時の前記第１及び第２のトランスの前記受信側インダクタの前記他方の各端子の電圧が、前記シングルエンド型シュミットトリガ回路の上側しきい値電圧と下側しきい値電圧の間にあり、且つ、前記第１及び前記第２のトランスの前記送信側インダクタの前記送信端子に入力される前記送信側電圧信号の立ち上がりエッジで、前記第１及び第２のトランスの前記受信側インダクタの前記他方の各端子の電圧が、前記シングルエンド型シュミットトリガ回路の前記上側しきい値電圧よりも高くなり、前記第１及び前記第２のトランスの前記送信側インダクタの前記送信端子に入力される前記送信側電圧信号の立ち下がりエッジで、前記第１及び第２のトランスの前記受信側インダクタの前記他方の各端子の電圧が、前記シングルエンド型シュミットトリガ回路の前記下側しきい値電圧よりも低くなるように、前記シングルエンド型シュミットトリガ回路の前記上側及び下側しきい値電圧が設定される、信号伝達装置である。
本発明では、２つのトランスと受信回路とを同一のチップ上に形成することにより、受信回路のトランス接続端子に接続するＥＳＤ保護素子を不要とすることができるため、トランスを構成している受信側インダクタに発生する負のパルスを信号伝達に使用できるようになる。これによって、正パルスと負パルスの両方を用いた信号伝達が可能になり、信号検出回路の遅延時間がばらついた場合にも安定した信号伝達動作を行うことが可能になる。また、シングルエンド型シュミットトリガ回路を信号検出回路に用いることによって、低消費電力の受信回路を構成できる。
本発明の実施の形態１に係る信号伝達装置の構成を示す回路図である。 本発明の実施の形態１に係る信号伝達装置の信号波形を示す説明図である。 電力変換回路において信号伝達装置が使用される実施形態の一例を示す回路図である。 本発明の実施の形態１と対比させるための比較例に係る信号伝達回路を示す回路図である。 本発明の実施の形態１と対比させるための比較例に係る信号伝達回路上の信号波形を示す説明図である。 図１および図４に示す微細トランスの等価回路を示す図である。 図６に示す微細トランスのステップ応答を示す図である。 図６に示す微細トランスの送信波形と受信波形を示す図である。 ｄＶ／ｄｔノイズに起因して発生する信号電圧を示す図である。 受信側インダクタを２．５Ｖにバイアスした場合における、ｄＶ／ｄｔノイズに起因して発生する信号電圧のシミュレーション結果を示す図である。 受信側インダクタをグラウンドレベルにＤＣバイアスした場合における、ｄＶ／ｄｔノイズに起因して発生する信号電圧のシミュレーション結果を示す図である。 信号検出回路の例を示す図である。 信号検出回路の例を示す図である。 本発明の実施の形態１に係る信号伝達装置に設けられたシングルエンド入力シュミットトリガ回路の動作を示す図である。 図１２Ａに示すシングルエンド入力シュミットトリガ回路の動作を示す図である。 ＣＭＯＳインバータのしきい値電圧を下げた場合の遅延時間の増加を示す説明図である。 ＣＭＯＳインバータのしきい値電圧を下げた場合の遅延時間の増加を示す説明図である。 従来の信号伝達回路におけるスイッチングポイント電圧の設定方法を示す説明図である。 本発明の実施の形態１に係る信号伝達装置におけるスイッチングポイント電圧の設定方法を示す説明図である。 従来の信号伝達回路における遅延時間に対する要求を示す説明図である。 本発明の実施の形態１に係る信号伝達装置における遅延時間に対する要求を示す説明図である。 本発明の実施の形態５に係る信号伝達装置におけるチップ構成を示す斜視図である。 本発明の実施の形態１に係る信号伝達装置におけるチップ構成を示す斜視図である。 ＥＳＤ保護素子を付加した場合の構成を示す回路図である。 本発明の実施の形態１に係る信号伝達装置による動作のシミュレーション結果を示す説明図である。 本発明の実施の形態１に係る信号伝達装置に対するｄＶ／ｄｔノイズの影響のシミュレーション結果を示す説明図である。 本発明の実施の形態２に係る信号伝達装置による同相ノイズによる誤動作防止回路の構成を示した説明図である。 本発明の実施の形態３に係る信号伝達装置におけるシングルエンド入力シュミットトリガ回路のその他の例を示した回路図である。 本発明の実施の形態３に係る信号伝達装置におけるシングルエンド入力シュミットトリガ回路のその他の例を示した回路図である。 本発明の実施の形態４に係る信号伝達装置による複数パルスを使用した場合の信号波形を示す説明図である。 シュミットトリガ回路の遅延時間が大きくなった場合の動作を示す図である。 シュミットトリガ回路の遅延時間の定義を示す図である。 シュミットトリガ回路の遅延時間の定義を示す図である。 本発明の実施の形態５に係る信号伝達装置の構成を示す回路図である。
実施の形態１．
図１に、本発明の実施の形態１に係る信号伝達装置の構成を示す。また、図２に、図１の信号伝達装置に設けられた各端子における信号波形を示す。図１の各端子の符号と図２の各端子の符号とは一致している。図１に示すように、本実施の形態１に係る信号伝達装置は、大きく分けて、トランス２２と、送信回路２３と、受信回路２４とから構成されている。
さらに詳細に説明すると、本実施の形態１に係る信号伝達装置には、図１に示すように、送信パルス生成回路９、２つのトランス２２（２２ａ及び２２ｂ）、２つの結合容量１２、２対のバイアス抵抗１３、２つのシングルエンド型シュミットトリガ回路１４、および、１つのＲＳフリップフロップ１５が配置されている。各トランス２２ａ及び２２ｂは、１対のインダクタ、すなわち、送信側インダクタ１０と受信側インダクタ１１とからそれぞれ構成されている。図１においては、トランス２２ａが、セット信号用のトランス（第１のトランス）であり、トランス２２ｂが、リセット信号用のトランス２２ｂ（第２のトランス）である。図１の構成において、送信パルス生成回路９は送信回路２３を構成しており、結合容量１２、バイアス抵抗１３、シングルエンド型シュミットトリガ回路１４、および、ＲＳフリップフロップ１５は、受信回路２４を構成している。また、シングルエンド型シュミットトリガ回路１４は、信号検出回路を構成している。
トランス２２ａ，２２ｂの送信側インダクタ１０の２つの端子のうちの一方の端子は、送信回路２３のグラウンドＧＮＤ１に接続され、他方の端子は送信パルス生成回路９の出力端子Ｓ１およびＲ１に接続されている。また、トランス２２ａ，２２ｂの受信側インダクタ１１の２つの端子のうちの一方の端子は、受信回路２４のグラウンドレベルＧＮＤ２に接続されて、グラウンドレベルにＤＣバイアスされている。受信側インダクタ１１の他方の端子は、それぞれ、結合容量１２を介して、シングルエンド型シュミットトリガ回路１４の入力端子Ｓ４及びＲ４に接続されている。各結合容量１２と各シングルエンド型シュミットトリガ回路１４の入力端子Ｓ４及びＲ４との間には、それぞれ、１対のバイアス抵抗１３が設けられている。シングルエンド型シュミットトリガ回路１４の入力端子Ｓ４及びＲ４は、バイアス抵抗１３によって、グラウンドレベルＧＮＤ２と電源電圧ＶＤＤ２との中間の電圧にＤＣバイアスされている。一例として、本実施の形態１では、電源電圧ＶＤＤ２は５Ｖであり、バイアス抵抗１３の抵抗値は全て２５ｋΩであるため、ＤＣバイアス電圧は２．５Ｖに設定されている。シングルエンド型シュミットトリガ回路１４の出力端子Ｓ３及びＲ３は、ＲＳフリップフロップ１５に接続されている。
送信回路２３は、第１の電源である電源ＶＤＤ１からの電力で動作する。送信回路２３は、外部から入力される入力信号ＩＮを用いて、送信パルス生成回路９により、送信信号を生成する。
また、受信回路２４は、第２の電源である電源ＶＤＤ２からの電力で動作する。受信回路２４は、送信回路２３が出力する送信信号をトランス２２を介して受信する。
送信回路２３は、図２に示すように、入力信号ＩＮの立ち上がりエッジに同期して、トランス２２ａの送信側インダクタ１０の送信端子Ｓ１に、単一のパルスからなる送信側電圧信号を入力する。また、送信回路２３は、入力信号ＩＮの立下りエッジに同期して、トランス２２ｂの送信側インダクタ１０の送信端子Ｒ１に、単一のパルスからなる送信側電圧信号を入力する。なお、これらの単一のパルスは、必ずしも単一である必要はなく、複数のパルスから構成されていてもよい。
また、後述する図１６Ｂに示すように、トランス２２と受信回路２４とは、同一チップ上に形成されている。
信号検出回路を構成するシングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨ及び下側しきい値電圧ＶＳＰＬは、以下の２つの条件を満たすように設定される。
（条件１）：入力信号ＩＮが入力されていない無信号時のトランス２２ａ，２２ｂの受信側インダクタ１１の端子Ｓ２，Ｒ２の電圧（あるいは、バイアス抵抗１３が設けられている場合は、端子Ｓ４，Ｒ４の電圧）が、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨと下側しきい値電圧ＶＳＰＬとの間にある。
（条件２）：トランス２２ａ，２２ｂの送信側インダクタ１０の送信端子Ｓ１，Ｒ１に入力される信号（送信側電圧信号）の立ち上がりエッジで、トランス２２ａ，２２ｂの受信側インダクタ１１の端子Ｓ２，Ｒ２の電圧（または、端子Ｓ４，Ｒ４の電圧）が、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨよりも高くなり、当該信号（送信側電圧信号）の立ち下がりエッジで、端子Ｓ２，Ｒ２の電圧（または、端子Ｓ４，Ｒ４の電圧）が、シングルエンド型シュミットトリガ回路１４の下側しきい値電圧ＶＳＰＬよりも低くなる。
次に、本実施の形態１と対比させるための比較例の構成を図４に示す。また、図５に、図４に示す信号伝達回路上の各部の信号波形を示す。
図４に示す比較例における信号伝達回路は、送信パルス生成回路９、２つのトランス２２、信号検出回路１６およびＲＳフリップフロップ１５から構成される。図１との違いは、図４においては、図１に示した結合容量１２、バイアス抵抗１３、及び、シングルエンド型シュミットトリガ回路１４が設けられておらず、代わりに、信号検出回路１６が設けられている。トランス２２の受信側インダクタ１１の一端は、受信側のグラウンドＧＮＤ２に接続され、他端（Ｓ２およびＲ２）は信号検出回路１６の入力端子（＋）に接続される。信号検出回路１６は、入力端子（＋）に入力されたＳ２およびＲ２の電圧をリファレンス電圧ＶREFと比較し、比較結果を出力する。信号検出回路１６として、例えば、差動入力コンパレータが用いられる。当該差動入力コンパレータの構成例を、図１１Ａおよび図１１Ｂに示す。信号検出回路１６の出力端子Ｓ３およびＲ３は、ＲＳフリップフロップ１５のセット端子（Ｓ）およびリセット端子（Ｒ）に接続される。ＲＳフリップフロップ１５は、セット端子（Ｓ）およびリセット端子（Ｒ）の入力に応じて信号電圧を出力端子ＯＵＴに出力する。
図５に、図４の回路上の各部の信号波形を示す。送信パルス生成回路９は、入力信号ＩＮの立ち上がりエッジにおいて、端子Ｓ１に矩形波（電圧パルス）を出力する。また、送信パルス生成回路９は、入力信号ＩＮの立ち下がりエッジにおいて、端子Ｒ１に矩形波（電圧パルス）を出力する。トランス２２の送信側インダクタ１０に電圧パルスが印加されると、受信側インダクタ１１の端子Ｓ２およびＲ２に電圧が誘起される。信号検出回路１６は、Ｓ２およびＲ２の電圧をリファレンス電圧ＶREFと比較する。Ｓ２およびＲ２の電圧がＶREFよりも大きい場合には、信号検出回路１６は、電源電圧ＶＤＤ２に等しい電圧（以降、Ｈと呼ぶ）を出力する。一方、Ｓ２およびＲ２の電圧がＶREFよりも小さい場合には、信号検出回路１６は、グラウンド電圧ＧＮＤ２に等しい電圧（以降、Ｌと呼ぶ）を、端子Ｓ３およびＲ３に出力する。ＲＳフリップフロップ１５は、セット端子（Ｓ）およびリセット端子（Ｒ）の入力に応じた電圧を出力端子ＯＵＴに出力する。なお、セット端子（Ｓ）およびリセット端子（Ｒ）の入力に応じた電圧とは、セット端子（Ｓ）に入力された端子Ｓ３からの電圧がＨになった時点を立ち上がりエッジとし、リセット端子（Ｒ）に入力された端子Ｒ３からの電圧がＨになった時点を立下りエッジとするパルス信号である。こうして、結果として出力端子ＯＵＴには、入力信号ＩＮと同じ電圧波形が再現される。なお、従来の信号伝達回路においては、Ｓ２とＳ３とを比較、および、Ｒ２とＲ３とを比較すると分かるように、正パルスのみを信号伝達に使用している。
次に、トランス２２の等価回路を図６に示す。図６に示すトランス２２の等価回路は、集積回路上に作成された微細トランスである。このような微細トランスのインダクタンスＬは１００ｎＨ程度と非常に小さいが、一方、その寄生抵抗Ｒpは１００Ω程度になる。このようなトランスのステップ電圧入力に対する応答を図７に示す。図７のグラフにおいて、横軸は時間を示す。また、図７のグラフの縦軸は、図７の回路図に示す入力電圧ＶIN及び出力電圧ＶOUTを示す。図７に示すように、受信側インダクタに発生する電圧信号が減衰する時定数τ＝Ｌ／Ｒpは１ｎｓであり、非常に短いパルス信号となる。このような短いパルス信号を検出するために、信号検出回路１６には、高速な応答性が要求される。
トランスの送信側に矩形波を入力した場合における、トランスの受信側に生成される信号波形を図８に示す。図８のグラフにおいて、横軸は時間を示す。また、図８のグラフの縦軸は、図８の回路図に示す入力電圧ＶIN及び出力電圧ＶOUTを示す。図８に示すように、送信側矩形波の立ち上がりおよび立下りに対応して、受信側に正の信号と負の信号が発生する。従来の信号伝達回路では、このうち正のパルスのみを使用して信号伝達を行う。特に、例えば特許文献２および３に記載のような従来の送受信回路においては、送信側電圧波形の立ち上がり時間を短く、立下がり時間を長くすることによって、意図的に負のパルスの振幅を小さくして、正のパルスのみによる信号伝達を行っている。
特許文献２，３と本実施の形態１との差異については後述するが、ここでは、簡単に、特許文献２，３に記載の送受信回路の構成について説明する。
特許文献２の回路（特許文献２の図３参照）では、一対のトランスを用いて、トランスに流す電流の方向を変えることでセット信号とリセット信号を伝達している。
特許文献３の図１６に示す回路では、受信側インダクタの一端が、容量を介して、シングルエンド型シュミットトリガ回路に接続されている。この例ではトランスが１つしか存在せず、送信側インダクタに流す電流の向きを変えることによって、セット信号とリセット信号とを区別している。
特許文献２，３に記載のような従来技術においては、受信側インダクタ１１は、グラウンド電圧あるいは電源電圧にＤＣバイアスされる。これは、以下のような理由による。
図３に、信号伝達装置１が電力変換回路において用いられる場合の形態の一例を示す。電力変換回路は、図３に示すように、低電圧領域１７と高電圧領域１８とを有している。低電圧領域１７には制御回路２が配置されている。制御回路２は例えばマイコンから構成される。また、高電圧領域１８には、ゲート駆動回路４、半導体スイッチ５、高圧電源６、交流出力端子７、および、フリーホイールダイオード８が配置されている。
制御回路２が配置された低電圧領域１７と、半導体スイッチ５が置かれた高電圧領域１８との間は、制御回路２の誤動作を防ぐため、及び、感電防止のために、信号伝達装置１によって電気的に分離されている。
制御回路２が発生するゲート駆動信号３は、信号伝達装置１を通じて、ゲート駆動回路４に入力される。ゲート駆動回路４は、ゲート駆動信号３に従って、半導体スイッチ５の開閉を行う。半導体スイッチ５の開閉が行われると、半導体スイッチ５のＯＮ状態の時間に応じて、電力変換回路の交流出力端子７に、グラウンドレベルから高圧電源６で生成される電圧（数百から数千Ｖ）レベルまでの範囲の交流電圧が発生する。
図３の電力変換回路において、半導体スイッチ５が開閉すると、交流出力端子７の電圧がグラウンドレベルから高圧電源６が生成する電圧までの範囲で変化する。このとき、ゲート駆動回路４のグラウンドは、交流出力端子７に接続されているため、信号伝達装置１の送信側と受信側との間には、スイッチングのたびに大きな電圧（以下、入力コモンモード電圧Ｖと呼ぶ）が印加される。これをｄＶ／ｄｔノイズという。なお、ここで、ｄＶ／ｄｔは、入力コモンモード電圧Ｖの変化速度である。従って、ｄＶ／ｄｔの最大値は、入力コモンモード電圧Ｖの許容し得る変化速度の値となる。いま、信号伝達装置１の送信側と受信側との間にｄＶ／ｄｔノイズが印加されると、図９の等価回路に示すように、トランス寄生容量２０を通じてトランス寄生抵抗１９およびＤＣバイアス回路の出力抵抗２１に電流が流れ、受信側信号端に電圧ＶOUTが発生する。トランス寄生抵抗１９の値をＲｐ、ＤＣバイアス回路の出力抵抗２１をＲOUTとするとき、ｄＶ／ｄｔノイズに起因した電流が流れる部分の等価抵抗Ｒeqは、Ｒeq＝（Ｒp／２＋ＲOUT）となる。また、トランス寄生容量２０の値をＣp／２としたとき、トランス受信端に発生するノイズ電圧の値ＶOUTは、ＶOUT＝Ｃp（ｄＶ／ｄｔ）Ｒeqとなる。以下の見積では、Ｒp＝１００Ω、Ｃp＝３００ｆＦとする。図１０Ａに示すように、５Ｖの電源電圧を２つの２５ｋΩの抵抗で分割し、受信側インダクタを２．５Ｖにバイアスする場合、ＤＣバイアス抵抗の出力抵抗ＲOUTは１２．５ｋΩとなるので、等価抵抗Ｒeq＝１２．５５ｋΩであり、２５ｋＶ／μｓのｄＶ／ｄｔノイズによってトランス受信端に発生する信号電圧は約９０Ｖとなる。この電圧は受信回路の電源電圧を大きく上回る値である。これに対し、図１０Ｂに示すように、受信側インダクタをグラウンドレベルにＤＣバイアスする場合、Ｒeq＝Ｒp／２＝５０Ωとなり、トランス受信端に発生する信号電圧は約０．４Ｖと大幅に小さくなる。ｄＶ／ｄｔノイズによる受信回路の誤動作を防ぐためには、受信側インダクタはグラウンドレベルまたは電源レベルにＤＣバイアスすることが望ましい。なお、ここで、図１０Ａ及び図１０Ｂのグラフにおいて、横軸は時間を示す。また、図１０Ａおよび図１０Ｂの縦軸は、入力電圧ＶIN及び出力電圧ＶOUTを示す。
以下では、本発明の実施の形態１における信号伝達装置１の動作を、図１および図２に従って、説明する。送信パルス生成回路９は、入力信号ＩＮの立ち上がりエッジにおいて端子Ｓ１にパルスを生成すると同時に、入力信号ＩＮの立下りエッジにおいて端子Ｒ１にパルスを生成する。トランス２２の送信側の端子Ｓ１およびＲ１の電圧に応じて、トランス２２の受信側の端子Ｓ２およびＲ２に電圧信号が発生する。この端子Ｓ２およびＲ２に発生する電圧信号は、図２に示すように、グラウンドレベルを中心にした正のパルスと負のパルスとなる。これらのパルスは、結合容量１２を介して、バイアス抵抗１３が作るＤＣレベルにまでレベルシフトされ、端子Ｓ４およびＲ４における信号となる。これらの信号はシングルエンド型シュミットトリガ回路１４の入力信号となる。シングルエンド型シュミットトリガ回路１４の回路構成を図１２Ａに示す。図１２Ａの例では、シングルエンド型シュミットトリガ回路１４は、３つのＮＭＯＳ（Ｍ１，Ｍ２，Ｍ３）と、３つのＰＭＯＳ（Ｍ４，Ｍ５，Ｍ６）から構成される。図１１Ａおよび図１１Ｂに示す差動入力コンパレータと異なり、図１２Ａの回路の入力端子は１つだけである。シングルエンド型とは、グラウンドレベルを基準とした電圧信号を入力とする回路という意味であり、図１１Ａおよび図１１Ｂのように２つの入力端子間の電圧差を入力とする回路との対比での呼称である。このシングルエンド型シュミットトリガ回路１４の動作を図１２Ｂに示す。図１２Ｂは入力電圧ＶINと出力電圧ＶOUTの関係である。図１２Ｂにおいて、横軸は入力電圧ＶINを示し、縦軸は出力電圧ＶOUTを示す。図１２Ａの回路構成の中心となるのは、Ｍ１とＭ５から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ３０である。Ｍ１とＭ５からのみ構成されるＣＭＯＳインバータ３０では、入力電圧ＶINが予め設定された閾値より低い場合には出力電圧ＶOUTがＨとなり、入力電圧ＶINが当該閾値より高い場合には出力電圧ＶOUTがＬとなる。出力電圧ＶOUTがＨからＬに変化する入力電圧が、スイッチングポイント電圧ＶSPである。図１２Ａの回路のうち、Ｍ２およびＭ３は、入力ＶINがＬからＨに変化した際に、スイッチングポイント電圧ＶSPを高電圧側のスイッチングポイント電圧ＶSPHにずらす役割を果たし、Ｍ４およびＭ６は、入力電圧ＶINがＨからＬに変化する際に、スイッチングポイント電圧ＶSPを低電圧側のスイッチングポイント電圧ＶSPLにずらす役割を果たす。
図１の回路において、結合容量１２およびバイアス抵抗１３が存在せず、受信側インダクタ１１の一端が、シングルエンド型シュミットトリガ回路１４の入力端子に、直接、接続された場合には、以下のような問題が生じる。送信側インダクタ１０に流すことができる電流は、消費電流をあまり大きくできないことから、上限がある。また、受信側インダクタ１１に発生する信号電圧は、電源電圧の１／２以下になることが多い。この場合、シングルエンド型シュミットトリガ回路１４のスイッチングポイント電圧ＶSPHおよびＶSPLを電源電圧の１／２よりも小さくする必要がある。このとき、ＶSPHはＭ１とＭ５から構成されるＣＭＯＳインバータ３０のスイッチングポイント電圧ＶSPよりも高く、ＶSPLはＶSPよりも低いことから、ＣＭＯＳインバータ３０のスイッチングポイント電圧ＶSPも電源電圧の１／２よりも小さく設定する必要がある。この場合、図１３Ａおよび図１３Ｂに示すように、Ｍ１に比べてＭ５の電流駆動力を小さくする必要があり、これによって出力端子を充電するのに必要な時間が長くなり、結果として出力電圧がＬからＨに変化する際の遅延時間が長くなり、パルス幅１ｎｓ程度の信号パルスに追随できなくなる。
一方、本発明の実施の形態１では、図１に示すように、結合容量１２およびバイアス抵抗１３によってＤＣバイアスレベルを電源電圧の１／２付近にシフトしているため、スイッチングポイント電圧ＶSPHおよびＶSPLをグラウンド電圧の近くに設定する必要がなく、シングルエンド型シュミットトリガ回路１４の遅延時間が長くなるという問題は発生しない。
受信側インダクタ１１に発生する信号電圧が電源電圧の１／２以下であっても、図１１Ａおよび図１１Ｂに示す差動入力コンパレータを信号検出回路に用いることは可能である。しかし、差動入力コンパレータを用いてパルス幅１ｎｓ程度の信号パルスを検出するためには、コンパレータに常時１ｍＡ程度の電流を流しておく必要があり、受信回路の消費電力が大きくなってしまうという問題がある。
従来の信号伝達回路では、正パルスのみを信号伝達に使用するため、図１４Ａに示すように、高電圧側スイッチングポイントＶSPHと低電圧側スイッチングポイント電圧ＶSPLの両方を正パルスの振幅内に設定する。一方、本実施の形態１では、正のパルスと負のパルスの両方を信号伝達に使用するため、図１４Ｂに示すように、正パルスが高電圧側スイッチングポイントＶSPHを横切り、負パルスが低電圧側スイッチングポイント電圧ＶSPLを横切るように電圧設定を行う。このように、各スイッチングポイント電圧ＶSPH，ＶSPLの設定を行うことにより、シングルエンド型シュミットトリガ回路１４が満たすべき遅延時間に対する要求が緩和される。これを図１５Ａおよび図１５Ｂに示す。従来のように、正パルスのみを信号伝達に用いる場合、図１５Ａに示すように、受信側インダクタの端子Ｓ２の電圧が、ＶSPHを越えたあと、ＶSPLを下回るまでの短い時間ｔAの間に、コンパレータの出力信号がＨからＬに変化する必要がある。一方、本実施の形態１の信号伝達装置では、正パルスと負パルスの両方を信号伝達に用いるため、図１５ＢのｔBの間に、コンパレータの出力信号がＨからＬに変化すればよいので、より遅延時間の長い（遅い）シュミットトリガ回路を用いても、信号伝達が可能になる。
ここで、シュミットトリガ回路の遅延時間の定義を図２４Ａおよび図２４Ｂに示す。図２４Ａに示すように、シュミットトリガ回路の入力信号Ｓ４がＶSPHを上回った時刻からシュミットトリガ回路の出力信号Ｓ３が次段の論理回路のしきい値電圧を下回るまでの遅延時間をｔpdLHとし、図２４Ｂに示すように、シュミットトリガ回路の入力信号Ｓ４がＶSPLを下回った時刻からシュミットトリガ回路の出力信号Ｓ３が次段の論理回路のしきい値電圧を上回るまでの遅延時間をｔpdHLとする。シュミットトリガ回路の遅延時間は、半導体製造プロセスのばらつき、温度、電源電圧の他、配線遅延に起因した寄生容量の値によってばらつく。シュミットトリガの遅延時間がばらついて、予め設定された上限値よりも長くなった場合には、図２３に示すように、シュミットトリガ回路の出力Ｓ３が、後段の論理しきい値電圧に達しないため、誤動作してしまう。このような遅延時間のばらつきに起因した誤動作を防ぐためには、図１４Ｂに示す本実施の形態１のように、各スイッチングポイント電圧ＶSPH，ＶSPLを設定し、正負両方のパルスを用いた信号伝達を行う必要がある。
正のパルスと負のパルスの両方を用いた信号伝達を行うためには、チップ構成にも変更が必要である。本実施の形態１における信号伝達回路のチップ構成を図１６Ｂに示す。図１６Ｂに示されるように、本実施の形態１における信号伝達回路では、トランス２２と受信回路２４が同一のチップ上に構成されている。仮に、トランス２２と受信回路２４が図１６Ａに示すように別々のチップに構成されていた場合、トランス２２と受信回路２４はワイヤ２５によって接続される。このとき受信回路２４のトランス接続部には、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、 ＥＳＤ）によるチップの破壊を防ぐために、図１７に示すように、ＥＳＤ保護素子２６を付加する必要がある。この場合、受信側インダクタの端子Ｓ２に負の電圧が発生しても、ＥＳＤ保護素子２６として接続されたダイオードが順バイアスされるため、端子Ｓ２にはダイオードの順方向電圧をこえる負の電圧は発生しない。従って、受信側インダクタ１１に発生する負のパルスを信号伝達に使用することはできない。しかし、本実施の形態１では、図１６Ｂに示すように、トランス２２と受信回路２４を同一のチップに構成しているため、受信回路２４のトランス接続端子にＥＳＤ保護素子２６を付加する必要がなく、受信側インダクタ１１の端子Ｓ２に発生する負のパルスを信号伝達に使用できるようになる。
続いて、本実施の形態１におけるシングルエンド型シュミットトリガ回路１４のスイッチングポイント電圧の設定に当たっては、次のような設定を行う。許容する最大のｄＶ／ｄｔノイズが入力されたときにおいても、トランス寄生容量２０およびトランス寄生抵抗１９に流れる電流によって発生するノイズ電圧が、シングルエンド型シュミットトリガ回路１４のスイッチングポイント電圧を越えないように設定する。具体的には、ＶDC＋Ｃp（ｄＶ／ｄｔ）（Ｒp／２）＜ＶSPH、ＶDC−Ｃp（ｄＶ／ｄｔ）（Ｒp／２）＞ＶSPLとなるように、シングルエンド型シュミットトリガ回路１４のスイッチングポイント電圧を設定する。ここで、ＶDCはシングルエンド型シュミットトリガ回路１４の入力のＤＣバイアス電圧である。これにより、ｄＶ／ｄｔノイズが印加された場合でも、受信側インダクタ１１に誘起される電圧はシングルエンド型シュミットトリガ回路１４のスイッチングポイント電圧を超えることはなく、誤動作しないことが保証される。
一例として、この実施の形態１において、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶSPHは３．５Ｖに、下側しきい値電圧ＶSPLは１．５Ｖに設定されている。また、ＶDCは２．５Ｖ、Ｃpは３００ｆＦ、Ｒpは１００Ωであるため、ｄＶ／ｄｔ＝２５ｋＶ／μｓのとき、Ｃp（ｄＶ／ｄｔ）（Ｒp／２）＝０．３７５Ｖとなり、上記条件が満たされることになる。
ここで、特許文献２の回路と本実施の形態１の回路とを比較する。特許文献２の回路（特許文献２の図３参照）では、１つのトランスを用いて、トランスに流す電流の方向を変えることでセット信号とリセット信号を伝達する構成のため、シングルエンド型シュミットトリガ回路を使用できず、差動入力コンパレータを信号検出に用いる必要があり、消費電力が大きくなる。これに対し、本実施の形態１では、２つのトランスを設け、セット信号とリセット信号とを別のトランスを用いて伝達するために、シングルエンド型シュミットトリガ回路１４を使用でき、消費電力を小さくできるというメリットがある。
さらに、特許文献３の回路と本実施の形態１の回路とを比較する。特許文献３の図１６に示す回路では、受信側インダクタの一端が容量を介してシングルエンド型シュミットトリガ回路に接続されている。この例ではトランスが１つしか存在せず、送信側インダクタに流す電流の向きを変えることによってセット信号とリセット信号を区別している。さらには、送信電圧の立ち上がり速度を速く、立下り速度を小さくするための制御が必要であり、送信回路が複雑になる。これに対し、本実施の形態１では、送信側に印加する電圧波形では、立ち上がり速度および立下り速度を制御する必要がなく、簡便な回路構成で実現することが可能になる。また、特許文献３の図６の構成では、ＰＷＭ信号とクロック信号の組み合わせで送信電圧波形を変更する回路が必要であり、送信回路がより複雑になる。すなわち、回路規模の点において、本実施の形態１による回路の方が優れている。
最後に、本実施の形態１の信号伝達回路を用いてゲート駆動信号を送信した場合のシミュレーション結果を図１８に示す。図１８において、横軸はすべて時間を示す。また、縦軸の各符号は、図１の各端子に対応している。また、ＶＩＮは入力電圧、ＶＯＵＴは出力電圧を示す。図１８に示されるように、受信側インダクタ１１に発生する電圧信号Ｓ２の正パルスと負パルスの両方を用いて信号伝達を行うため、シングルエンド型シュミットトリガ回路１４の出力信号Ｓ３は、一定のパルス幅を有していることが分かる。
本実施の形態１の信号伝達回路に、２５ｋＶ／μｓのｄＶ／ｄｔノイズが印加された場合のシミュレーション結果を図１９に示す。図１９において、横軸はすべて時間を示す。また、縦軸の各符号は、図１の各端子に対応している。また、ＶＩＮは入力電圧、ＶＯＵＴは出力電圧を示す。図１９に示されるように、ＶＩＮには振幅２００Ｖ、立ち上がりおよび立ち下がり時間８ｎｓのｄＶ／ｄｔノイズが印加されている。シミュレーション結果において、大きなｄＶ／ｄｔノイズが印加されているにもかかわらず、受信側インダクタ１１に発生する電圧信号はごくわずかであり、シングルエンド型シュミットトリガ回路１４の出力信号Ｓ３が反転することはなく、回路が誤動作していないことが分かる。
以上のように、本実施の形態１においては、送信回路２３は、図２に示すように、入力信号ＩＮの立ち上がりエッジに同期してトランス２２ａの送信側インダクタ１０の送信端子Ｓ１に単数または複数のパルスからなる送信側電圧信号を入力し、入力信号ＩＮの立下りエッジに同期してトランス２２ｂの送信側インダクタ１０の送信端子Ｒ１に単数または複数のパルスからなる送信側電圧信号を入力する。また、トランス２２ａ，２２ｂの受信側インダクタ１１の２つの端子のうちの一方の端子は受信回路２４のグラウンドまたは電源ＶＤＤ２に接続され、他方の端子は結合容量１２を介して受信回路２４の信号検出回路の入力端子に接続されている。また、当該信号検出回路をシングルエンド型シュミットトリガ回路１４から構成した。また、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨ及び下側しきい値電圧ＶＳＰＬを、図２に示すように、入力信号ＩＮが入力されていない無信号時のトランス２２ａ，２２ｂの受信側インダクタ１１の端子Ｓ２，Ｒ２（または、Ｓ４，Ｒ４）の電圧が、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨと下側しきい値電圧ＶＳＰＬとの間にあり、且つ、トランス２２ａ，２２ｂの送信側インダクタ１０の送信端子Ｓ１，Ｒ１に入力される送信側電圧信号の立ち上がりエッジで、トランス２２ａ，２２ｂの受信側インダクタ１１の端子Ｓ２，Ｒ２（または、Ｓ４，Ｒ４）の電圧が、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨよりも高くなり、トランス２２ａ，２２ｂの送信側インダクタ１０の送信端子Ｓ１，Ｒ１に入力される送信側電圧信号の立ち下がりエッジで、トランス２２ａ，２２ｂの受信側インダクタ１１の端子Ｓ２，Ｒ２（または、Ｓ４，Ｒ４）の電圧が、シングルエンド型シュミットトリガ回路１４の下側しきい値電圧ＶＳＰＬよりも低くなるように、設定した。また、図１６Ｂに示すように、トランス２２と受信回路２４とは、同一チップ上に形成されている。
本実施の形態では、このように、トランス２２ａ，２２ｂと受信回路２４とを同一のチップ上に形成することにより、受信回路２４のトランス接続端子に接続するＥＳＤ保護素子を除くことができるため、受信側インダクタ１１に発生する負のパルスを信号伝達に使用できるようになる。これによって、正パルスと負パルスの両方を用いた信号伝達が可能になり、信号検出回路の遅延時間がばらついた場合にも安定した信号伝達動作を行うことが可能になる。また、シングルエンド型シュミットトリガ回路を信号検出回路に用いることによって、低消費電力の受信回路を構成できる。
また、本実施の形態１によれば、シングルエンド型シュミットトリガ回路１４の上側しきい値電圧ＶＳＰＨは、トランス２２ａ，２２ｂのトランス寄生容量Ｃｐと入力コモンモード電圧Ｖの許容し得る変化速度ｄＶ／ｄｔとを乗算した値の電流を、受信側インダクタ１１のトランス寄生容量２０と受信側インダクタ１１に設けられたＤＣバイアス設定回路のバイアス抵抗１３とに流し、その際に発生する電圧よりも高い値に設定される。これにより、ｄＶ／ｄｔノイズが印加された場合でも、信号検出回路の入力電圧がスイッチングポイント電圧に達せず、誤動作しないという効果がある。
実施の形態２．
上述の実施の形態１では、図１に示すように、シングルエンド型シュミットトリガ回路１４の出力信号が、直接、ＲＳフリップフロップ１５に入力されていた。しかしながら、許容限度として予め設定された値を超える大きさのｄＶ／ｄｔノイズが印加された場合には、シングルエンド型シュミットトリガ回路１４が誤動作して、２つの回路が同時にＬを出力する場合が起こり得る。このような誤動作を防ぐために、図２０に示すように、同相ノイズによる誤動作防止回路２７を、シングルエンド型シュミットトリガ回路１４とＲＳフリップフロップ１５との間に挿入しても良い。ｄＶ／ｄｔノイズはセット信号用のトランス２２とリセット信号用のトランス２２の両方に印加されるため、同相ノイズによる誤動作防止回路２７の入力端子ＩＮ１及びＩＮ２（Ｓ３及びＲ３）の入力はどちらもＬとなるが、その２つの出力はＨに維持されるため、ＲＳフリップフロップ１５に設定された値が変化することはない。
実施の形態３．
上述の実施の形態１では、シングルエンド型シュミットトリガ回路１４として、図１２Ａおよび図１２Ｂに示すように、３つのＮＭＯＳ（Ｍ１，Ｍ２，Ｍ３）と３つのＰＭＯＳ（Ｍ４，Ｍ５，Ｍ６）から構成されるものを用いたが、その場合に限らず、シングルエンド型シュミットトリガ回路１４として、図２１Ａに示すようなＮＭＯＳを３個（Ｍ１，Ｍ２，Ｍ３）およびＰＭＯＳを１個（Ｍ５）用いるものであっても、あるいは、図２１Ｂに示すようなＮＭＯＳを１個（Ｍ１）およびＰＭＯＳを３個（Ｍ４，Ｍ５，Ｍ６）用いるものであってもよい。
実施の形態４．
上述の実施の形態１では、送信パルス生成回路９は、入力信号ＩＮの立ち上がりエッジにおいて、端子Ｓ１に単一のパルスを生成し、入力信号ＩＮの立ち下がりエッジにおいて、端子Ｒ１に単一のパルスを形成したが、その場合に限らず、信号伝達の精度を高めるために、図２２に示すように、２発以上の任意の個数の複数のパルスを発生してもよい。この場合、１発目のパルスで誤動作が生じても、後続の２発目以降のいずれかのパルスによって信号の訂正が行われる。
実施の形態５．
上述の実施の形態１では、トランス２２a，２２ｂと受信回路２４とを同一のチップ上に形成することにより、受信回路２４のトランス接続端子に接続するＥＳＤ保護素子を除くことができるため、受信側インダクタ１１に発生する負のパルスを信号伝達に使用できるようになると説明した。実施の形態５では、図１６Ａに示すようにトランス２２と受信回路２４が別々のチップに構成されている場合に、受信回路２４のＥＳＤ保護素子を多段接続することで受信側インダクタに発生する負のパルスを信号伝達として使用可能とした。
図２５に実施の形態５の信号伝達回路を示す。図２５は、図１６Ａに示すようにトランス２２と受信回路２４が別々のチップに構成され、受信回路２４に備えるＧＮＤ２に接続されたＥＳＤ保護素子２８を多段接続した場合の構成である。
具体的には、図２５に示すように、実施の形態５では、受信側インダクタ１１の端子Ｓ２と結合容量１２との接続点と、受信回路２４のＧＮＤ２との間に、ＥＳＤ保護素子２８が設けられている。また、同様に、受信側インダクタ１１の端子Ｒ２と結合容量１２との接続点と、受信回路２４のＧＮＤ２との間に、ＥＳＤ保護素子２８が設けられている。このように、各ＥＳＤ保護素子２８は、送信回路２３からの送信信号を受信する受信回路２４の入力端子Ｓ２，Ｒ２とＧＮＤ２との間に直列に接続されている。また、これらのＥＳＤ保護素子２８は、多段を構成するように、並行して設けられている。図２５の例では、ＥＳＤ保護素子２８は、２段設けられている。なお、段数は２段に限定されることなく、任意の段数にしてよい。
実施の形態５では、トランス２２と受信回路２４を別々のチップ構成とし、受信回路２４に備えるＧＮＤ２に接続されたＥＳＤ保護素子２８を多段に接続することで、静電気放電によるチップの破壊を抑制すると共に受信側インダクタ１１の端子Ｓ２とＲ２に発生する負のパルスを信号伝達に使用できる。多段接続されたＥＳＤ保護素子２８は、信号伝達で発生する負のパルス電圧では動作せずに、静電気放電で動作するように設定する必要がある。例えば、信号伝達で発生する正負両方のパルス電圧がＧＮＤ２を基準に±１Ｖ、ＥＳＤ保護素子２８の順方向降下電圧（ＶＦ）が０．６Ｖの場合、ＧＮＤ２に接続されたＥＳＤ保護素子２８を直列に２段積むことで信号伝達で発生する負のパルス電圧−１ＶではＥＳＤ保護素子２８は動作せずに、２倍の順方向降下電圧（ＶＦ）−１．２Ｖ以下でＥＳＤ保護素子が動作する。このように、ＥＳＤ保護素子２８の順方向降下電圧（ＶＦ）を、受信回路２４側のグラウンド電位以下の受信信号の振幅よりも大きく設定することで、多段接続されたＥＳＤ保護素子２８は、信号伝達で生じる受信回路２４の受信信号では動作せずに、静電気放電で動作する。
実施の形態５では、このように、トランス２２と受信回路２４を別々のチップ構成とし、受信回路２４に備えるＧＮＤ２に接続されたＥＳＤ保護素子を多段に接続することで、静電気放電によるチップの破壊を抑制すると共に受信側インダクタ１１の端子Ｓ２とＲ２に発生する負のパルスを信号伝達に使用できる。

Claims (5)

  1. 第１の電源からの電力で動作し、入力信号から送信信号を生成する送信回路と、
    前記送信回路に接続されたトランスと、
    第２の電源からの電力で動作し、前記送信回路が出力する送信信号を前記トランスを介して受信する受信回路と
    を備え、
    前記トランスは、第１のトランスと第２のトランスの合計２つのトランスを含み、各トランスは送信側インダクタと受信側インダクタとから構成され、
    前記送信回路は、前記入力信号の立ち上がりエッジに同期して、前記第１のトランスの前記送信側インダクタの送信端子に、単数または複数のパルスからなる送信側電圧信号を入力し、前記入力信号の立下りエッジに同期して、前記第２のトランスの前記送信側インダクタの送信端子に、単数または複数のパルスからなる送信側電圧信号を入力し、
    前記第１及び第２のトランスの前記受信側インダクタの２つの端子のうちの一方の各端子は、前記受信回路のグラウンドまたは前記第２の電源に接続され、他方の各端子は、容量を介して前記受信回路に設けられた信号検出回路の入力端子に接続され、
    前記信号検出回路はシングルエンド型シュミットトリガ回路から構成され、
    無信号時の前記第１及び第２のトランスの前記受信側インダクタの前記他方の各端子の電圧が、前記シングルエンド型シュミットトリガ回路の上側しきい値電圧と下側しきい値電圧の間にあり、且つ、前記第１及び前記第２のトランスの前記送信側インダクタの前記送信端子に入力される前記送信側電圧信号の立ち上がりエッジで、前記第１及び第２のトランスの前記受信側インダクタの前記他方の各端子の電圧が、前記シングルエンド型シュミットトリガ回路の前記上側しきい値電圧よりも高くなり、前記第１及び前記第２のトランスの前記送信側インダクタの前記送信端子に入力される前記送信側電圧信号の立ち下がりエッジで、前記第１及び第２のトランスの前記受信側インダクタの前記他方の各端子の電圧が、前記シングルエンド型シュミットトリガ回路の前記下側しきい値電圧よりも低くなるように、前記シングルエンド型シュミットトリガ回路の前記上側及び下側しきい値電圧が設定される、
    信号伝達装置。
  2. 前記シングルエンド型シュミットトリガ回路の前記上側しきい値電圧は、
    前記第１及び第２のトランスのトランス寄生容量と入力コモンモード電圧の許容し得る変化速度とを乗算した値の電流を、前記受信側インダクタの寄生容量と前記受信側インダクタに設けられたＤＣバイアス設定回路のバイアス抵抗とに流した際に発生する電圧よりも高い値に設定される
    請求項１に記載の信号伝達装置。
  3. 前記第１及び第２のトランスと前記受信回路とは、同一チップ上に形成されている
    請求項１に記載の信号伝達装置。
  4. 第１の電源からの電力で動作し、入力信号から送信信号を生成する送信回路と、
    前記送信回路に接続されたトランスと、
    第２の電源からの電力で動作し、前記送信回路が出力する送信信号を前記トランスを介して受信する受信回路と
    を備え、
    前記トランスは、第１のトランスと第２のトランスの合計２つのトランスを含み、各トランスは送信側インダクタと受信側インダクタとから構成され、
    前記送信回路は、前記入力信号の立ち上がりエッジに同期して、前記第１のトランスの前記送信側インダクタの送信端子に、単数または複数のパルスからなる送信側電圧信号を入力し、前記入力信号の立下りエッジに同期して、前記第２のトランスの前記送信側インダクタの送信端子に、単数または複数のパルスからなる送信側電圧信号を入力し、
    前記第１及び第２のトランスの前記受信側インダクタの２つの端子のうちの一方の各端子は、前記受信回路のグラウンドまたは前記第２の電源に接続され、他方の各端子は、容量を介して前記受信回路に設けられた信号検出回路の入力端子に接続され、
    前記信号検出回路はシングルエンド型シュミットトリガ回路から構成され、
    前記第１及び第２のトランスと前記受信回路とは、別々のチップで形成され、
    前記送信回路からの送信信号を受信する前記受信回路の入力端子とグラウンドとの間に直列で多段に接続されたＥＳＤ保護素子を備える、
    信号伝達装置。
  5. 前記多段に接続されたＥＳＤ保護素子の順方向降下電圧は、前記受信回路側のグラウンド電位以下の受信信号の振幅よりも大きく設定され、
    前記多段接続されたＥＳＤ保護素子は、信号伝達で生じる前記受信回路の受信信号では動作せずに、静電気放電で動作する
    請求項４に記載の信号伝達装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855617B2 (en) 2020-07-02 2023-12-26 Kabushiki Kaisha Toshiba Electronic circuit and electronic apparatus

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6753301B2 (ja) * 2016-12-19 2020-09-09 三菱電機株式会社 駆動回路
JP7038511B2 (ja) * 2017-09-25 2022-03-18 三菱電機株式会社 半導体集積回路
US10892591B2 (en) * 2018-04-03 2021-01-12 Fermi Research Alliance, Llc High speed driver for particle beam deflector
CN110572142A (zh) * 2019-08-22 2019-12-13 宜宾市叙芯半导体有限公司 应用于集成磁隔离芯片的边沿转换方法及编解码电路
CN110995239A (zh) * 2019-10-25 2020-04-10 芯创智（北京）微电子有限公司 一种带阻抗匹配的驱动电路以及工作方法
WO2021200443A1 (ja) * 2020-03-30 2021-10-07 三洋電機株式会社 電子回路ユニットと電池パック
US11431166B2 (en) * 2020-04-02 2022-08-30 Infineon Technologies Austria Ag Electrostatic discharge protection in a monolithic gate driver having multiple voltage domains
US20230137936A1 (en) * 2020-04-17 2023-05-04 Murata Manufacturing Co., Ltd. Isolated gate driver
GB2608411A (en) * 2021-06-30 2023-01-04 Quantum Power Transf Limited Isolated gate driver

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494504B2 (ja) 1994-05-31 2004-02-09 株式会社 沖テクノコラージュ 電磁結合形パルス信号再生回路
CN101730918B (zh) * 2007-05-08 2013-03-27 斯卡尼梅特里科斯有限公司 超高速信号传送/接收
US7656687B2 (en) * 2007-12-11 2010-02-02 Cirrus Logic, Inc. Modulated transformer-coupled gate control signaling method and apparatus
US9197423B2 (en) * 2008-02-14 2015-11-24 Akros Silicon, Inc. Electrostatic discharge protection circuit
WO2010095368A1 (ja) 2009-02-20 2010-08-26 日本電気株式会社 受信回路及び信号受信方法
JP5245924B2 (ja) 2009-03-06 2013-07-24 富士電機株式会社 信号伝送回路及び電力変換装置
EP2498460A1 (en) 2009-11-05 2012-09-12 Rohm Co., Ltd. Signal transmission circuit device, semiconductor device, method and apparatus for inspecting semiconductor device, signal transmission device, and motor drive apparatus using signal transmission device
JP5348494B2 (ja) 2009-11-06 2013-11-20 株式会社オートネットワーク技術研究所 電気接続箱
JP5504903B2 (ja) 2010-01-14 2014-05-28 日本電気株式会社 受信回路、受信方法及び信号伝達システム
JP4656263B1 (ja) * 2010-02-01 2011-03-23 トヨタ自動車株式会社 信号伝達装置
IT1399907B1 (it) * 2010-04-28 2013-05-09 St Microelectronics Srl Apparato di protezione contro scariche elettrostatiche per un circuito integrato e relativo circuito integrato.
CN103339857B (zh) * 2011-11-01 2017-02-15 松下知识产权经营株式会社 栅极驱动电路
JP5891100B2 (ja) * 2012-04-26 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置及びデータ送信方法
KR101438910B1 (ko) * 2012-10-04 2014-09-11 엘지이노텍 주식회사 유선-무선 전력 전송 장치 및 그 방법
WO2014103430A1 (ja) * 2012-12-27 2014-07-03 株式会社村田製作所 ワイヤレス電力伝送システム
CN204992789U (zh) * 2013-01-21 2016-01-20 株式会社村田制作所 电力传输系统
JP6163350B2 (ja) * 2013-05-02 2017-07-12 富士通株式会社 伝送回路、及び、信号送受信回路
CN105580259B (zh) * 2013-10-02 2018-05-22 株式会社村田制作所 电源系统以及电源装置
CN203617979U (zh) * 2013-12-24 2014-05-28 国家电网公司 一种高压方波发生器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855617B2 (en) 2020-07-02 2023-12-26 Kabushiki Kaisha Toshiba Electronic circuit and electronic apparatus

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