JP4656263B1 - 信号伝達装置 - Google Patents

Abstract

コモンモード電圧に起因するノイズ電圧の発生を抑制することが可能な信号伝達装置を提供する。
トランジスタＰ１は、送信コイルＬ１の第１端部Ｅ１１と電源電位ＶＤＤＬとの間に接続される。トランジスタＮ１は、第１端部Ｅ１１と接地電位ＧＮＤＬとの間に接続される。トランジスタＰ２は、送信コイルＬ１の第２端部Ｅ１２と電源電位ＶＤＤＬとの間に接続される。トランジスタＮ２は、第２端部Ｅ１２と接地電位ＧＮＤＬとの間に接続される。期間ＰＥ１では、トランジスタＰ１とＮ２をオンにし、Ｐ２とＮ１をオフにすることで、正方向のコイル電流Ｉ１を発生させ、その後Ｐ１をオフにすることに応じてＮ１をオンにする制御が行われる。期間ＰＥ２では、トランジスタＰ１とＮ２をオフにし、Ｐ２とＮ１をオンにすることで、負方向のコイル電流Ｉ１を発生させ、その後Ｐ２をオフにすることに応じてＮ２をオンにする制御が行われる。
【選択図】図６

Description

本願は、送信回路に入力された信号を、その送信回路と電気的に絶縁されている受信回路に伝達する信号伝達装置に関する。

トランス等の分離バリアを介して信号を送受信する非光学アイソレータを、Ｈブリッジで駆動する技術が知られている。従来技術の信号伝達装置１００の例を、図１４に示す。信号伝達装置１００では、入力端子ＩＮに入力された信号が、受信回路１３０へ送信される。送信側の接地電位ＧＮＤＬと、受信側の接地電位ＧＮＤＨは、分離されている。トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２によってＨブリッジが形成されている。トランスＴＲは、送信コイルＬ１と受信コイルＬ２を備えている。入力端子ＩＮに入力された信号に応じて、ＨブリッジのトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２がオン−オフ制御される。これによって、トランスＴＲの送信コイルＬ１に電流が流れ、それによって受信コイルＬ２に電流が流れる。受信回路１３０は、受信コイルＬ２に流れる電流から、入力端子に入力した信号を検出する。なお、図中において、送信コイルＬ１の直列抵抗成分をＲｓ１およびＲｓ２とし、受信コイルＬ２の直列抵抗成分をＲｓ３およびＲｓ４とする。また、送信コイルＬ１と受信コイルＬ２の間の寄生容量をＣｃ１およびＣｃ２とする。また、寄生容量Ｃｃ１、Ｃｃ２の各々の容量値を容量Ｃとし、直列抵抗成分Ｒｓ３、Ｒｓ４の各々の抵抗値を抵抗Ｒとする。また、本願に関連する技術は、特許文献１ないし３に開示されている。

米国特許第６７２０８１６号明細書 特表２００３−５２３１４７号公報 特開２００７−１２３６５０号公報

送信側の接地電位ＧＮＤＬの供給端子と、受信側の接地電位ＧＮＤＨの供給端子の間に、コモンモード電圧ＶＣＭが印加される場合がある。このとき、コモンモード電圧ＶＣＭの電圧変化率が（ｄｖ／ｄｔ）であるとする。すると、寄生容量Ｃｃ１、Ｃｃ２には、変位電流ｉ（＝容量Ｃ×ｄｖ／ｄｔ）が流れる。そして例えば、受信側の接地電位ＧＮＤＨの電位に対して、送信側の接地電位ＧＮＤＬの電位が低い場合に、トランジスタＮ１がオンしている時は、経路ｉ１に変位電流ｉが流れる。経路ｉ１は、受信コイルＬ２の一端から、寄生容量Ｃｃ１、直列抵抗成分Ｒｓ１、トランジスタＮ１を介してグランド接地電位ＧＮＤＬに至る経路である。そして経路ｉ１は、トランスＴＲにとって非対称な電流経路である。一方、受信側の接地電位ＧＮＤＨの電位に対して、送信側の接地電位ＧＮＤＬの電位が低い場合に、トランジスタＮ２がオンしている時は、経路ｉ２に変位電流ｉが流れる。経路ｉ２は、受信コイルＬ２の他端から、寄生容量Ｃｃ２、直列抵抗成分Ｒｓ２、トランジスタＮ２を介して接地電位ＧＮＤＬに至る経路である。そして経路ｉ２も、トランスＴＲにとって非対称な電流経路である。この非対称な経路を流れる変位電流ｉによって、受信コイルＬ２側に信号成分とは無関係のノイズ電圧（＝変位電流ｉ×抵抗Ｒ）が発生する。すると、信号電圧にノイズ電圧が重畳してしまうため、受信回路１３０において、信号を誤って検出してしまう場合がある。

本願に開示される信号伝達装置は、送信コイルと受信コイルを備え、送信コイルと受信コイルとが電気的に絶縁されており、送信コイルから受信コイルへ信号を伝達する装置である。信号伝達装置は、送信コイルの第１端部と高位基準電位の供給端子との間に接続される上側第１スイッチと、送信コイルの第１端部と低位基準電位の供給端子との間に接続される下側第１スイッチを備える。信号伝達装置は、送信コイルの第２端部と高位基準電位の供給端子との間に接続される上側第２スイッチと、送信コイルの第２端部と低位基準電位の供給端子との間に接続される下側第２スイッチを備える。信号伝達装置は、さらに、上側第１スイッチ、下側第１スイッチ、上側第２スイッチ、下側第２スイッチの各々を制御するスイッチ制御部を備える。スイッチ制御部は、上側第１スイッチと下側第２スイッチをオンにし、上側第２スイッチと下側第１スイッチをオフにすることで、送信コイルに第１方向にコイル電流を発生させ、その後上側第１スイッチをオフにすることに応じて下側第１スイッチをオンにする第１制御を行う。また、スイッチ制御部は、上側第１スイッチと下側第２スイッチをオフにし、上側第２スイッチと下側第１スイッチをオンにすることで、送信コイルに第２方向にコイル電流を発生させ、その後上側第２スイッチをオフにすることに応じて下側第２スイッチをオンにする第２制御を行なう

この信号伝達装置では、送信コイルと受信コイルとが電気的に絶縁されており、送信コイルの低位基準電位と受信コイルの低位基準電位は分離されている。送信コイルと受信コイルによって、トランスが形成される。また、送信コイルと受信コイルの間には、寄生容量が存在する。そして、送信コイルの低位基準電位の供給端子と受信コイルの低位基準電位の供給端子との間にコモンモード電圧が印加されると、寄生容量に変位電流が流れる。例えば、受信コイルの低位基準電位に対して送信コイルの低位基準電位が低い状態でコモンモード電圧が印加されると、変位電流が、受信コイルから寄生容量および送信コイルを介して送信回路の低位基準電位へ流れる。受信コイルの両端には、直列抵抗成分が存在するため、変位電流が受信コイルに流れると、直列抵抗成分によってノイズ電圧が発生する。

本願の信号伝達装置では、第１制御時に上側第１スイッチがオフにされることに応じて、下側第１スイッチがオンされる。また、第２制御時に上側第２スイッチがオフにされることに応じて、下側第２スイッチがオンされる。すると、下側第１スイッチおよび下側第２スイッチの両方がオンとされている期間が存在する。この期間では、送信コイルの第１端部および第２端部の両方の電位が低位基準電位とされ、低インピーダンス状態とされる。そして、第１端部および第２端部の両方が低インピーダンス状態とされているため、コモンモード電圧による変位電流は、第１の電流経路（受信コイルの一端から、寄生容量、送信コイルの第１端部、下側第１スイッチを介して送信コイルの低位基準電位に至る経路）と、第２の電流経路（受信コイルの他端から、寄生容量、送信コイルの第２端部、下側第２スイッチを介して送信コイルの低位基準電位に至る経路）との双方の経路で流れる。よって、受信コイルの両端に、互いに逆向きの変位電流が流れるため、変位電流の影響を相殺することができる。これにより、受信コイル側にノイズ電圧が発生することを抑制できるため、受信回路で信号を誤って検出してしまう事態を防ぐことが可能となる。

本願に開示される信号伝達装置では、スイッチ制御部は、入力される信号の立ち上がりエッジを検出して第１パルス信号を出力する第１パルス出力部と、入力される信号の立ち下がりエッジを検出して第２パルス信号を出力する第２パルス出力部と、第１パルス信号を反転させた反転第１パルス信号を生成する第１反転部と、第２パルス信号を反転させた反転第２パルス信号を生成する第２反転部とをさらに備えることができる。また、第１パルス信号が上側第１スイッチに供給され、反転第１パルス信号が下側第１スイッチに供給されていると共に、第２パルス信号が上側第２スイッチに供給され、反転第２パルス信号が下側第２スイッチに供給されているとしてもよい。

上側第１スイッチに第１パルス信号が供給され、下側第１スイッチに反転第１パルス信号が供給される。第１パルス信号と反転第１パルス信号とは相補な信号である。よって、第１制御時において、上側第１スイッチがオフにされることに応じて、下側第１スイッチがオンされる制御を行なうことができる。同様に、上側第２スイッチに第２パルス信号が供給され、下側第２スイッチに反転第２パルス信号が供給される。第２パルス信号と反転第２パルス信号とは相補な信号である。よって、第２制御時において、上側第２スイッチがオフにされることに応じて、下側第２スイッチがオンされる制御を行なうことができる。これにより、下側第１スイッチおよび下側第２スイッチの両方がオンとされている期間が存在するようにスイッチ制御を行なうことが可能となる。

本願に開示される信号伝達装置では、スイッチ制御部は、第１パルス信号、第２パルス信号、反転第１パルス信号、反転第２パルス信号の立ち上がりエッジを所定時間遅延させる遅延回路をさらに備えることができる。また、遅延回路から出力された第１パルス信号および第２パルス信号が上側第１スイッチおよび上側第２スイッチに供給され、遅延回路から出力された反転第１パルス信号および反転第２パルス信号が下側第１スイッチおよび下側第２スイッチに供給されるとしてもよい。

遅延回路によって反転第１パルス信号の立ち上がりエッジが遅延されると、第１パルス信号の立下りエッジと反転第１パルス信号の立ち上がりエッジの間に、第１パルス信号および反転第１パルス信号が共にローレベルとされているデッドタイム期間が発生する。デッドタイム期間では、上側第１スイッチおよび下側第１スイッチの両方がオフとされるため、上側第１スイッチから下側第１スイッチへ貫通電流が流れることを防止することができる。また同様にして、遅延回路によって、第２パルス信号の立下りエッジと反転第２パルス信号の立ち上がりエッジの間にデッドタイム期間を発生させることができる。よって、上側第２スイッチから下側第２スイッチへ貫通電流が流れることを防止することができる。

本願に開示される信号伝達装置は、下側第１スイッチと並列に接続される下側第１電流経路と、下側第２スイッチと並列に接続される下側第２電流経路とをさらに備えることができる。また、下側第１電流経路のインピーダンスは下側第１スイッチのオン時のインピーダンスに比して高くされており、下側第２電流経路のインピーダンスは下側第２スイッチのオン時のインピーダンスに比して高くされているとしてもよい。

下側第１電流経路は、送信コイルの第１端部を常に低位基準電位の供給端子に接続する。また、下側第２電流経路は、送信コイルの第２端部を常に低位基準電位の供給端子に接続する。よって、下側第１スイッチや下側第２スイッチがオフとされる期間においても、送信コイルの第１端部および第２端部の両方を、常に低インピーダンス状態に維持することができる。これにより、信号伝達装置を動作させている全期間に渡って、受信コイル側にコモンモード電圧によるノイズ電圧が発生することを抑制できる。

また、下側第１電流経路のインピーダンスは下側第１スイッチのオン時のインピーダンスに比して高くされており、下側第２電流経路のインピーダンスは下側第２スイッチのオン時のインピーダンスに比して高くされている。よって、上側第１スイッチから下側第１電流経路に流れる貫通電流や、上側第２スイッチから下側第２電流経路に流れる貫通電流の値を、十分に小さくすることができる。

本願に開示される信号伝達装置では、下側第１スイッチ、下側第２スイッチ、下側第１電流経路、下側第２電流経路のそれぞれはＮＭＯＳトランジスタを備えているとしてもよい。下側第１電流経路のＮＭＯＳトランジスタのサイズは下側第１スイッチのＮＭＯＳトランジスタのサイズに比して小さくされていてもよい。下側第２電流経路のＮＭＯＳトランジスタのサイズは下側第２スイッチのＮＭＯＳトランジスタのサイズに比して小さくされていてもよい。また、スイッチ制御部は、下側第１電流経路および下側第２電流経路のＮＭＯＳトランジスタを常時オン状態に制御するとしてもよい。

トランジスタにより下側第１電流経路および下側第２電流経路を形成することができる。よって、別途ハイインピーダンスの電流経路を作成する必要がないため、回路設計や製造工程を簡略化することができる。また、下側第１電流経路のＮＭＯＳトランジスタのオン時のインピーダンスは、下側第１スイッチのＮＭＯＳトランジスタのオン時のインピーダンスに比して高くされている。また、下側第２電流経路のＮＭＯＳトランジスタのオン時のインピーダンスは、下側第２スイッチのＮＭＯＳトランジスタのオン時のインピーダンスに比して高くされている。よって、上側第１スイッチから下側第１電流経路に流れる貫通電流や、上側第２スイッチから下側第２電流経路に流れる貫通電流の値を、十分に小さくすることができる。

本願に開示される信号伝達装置は、下側第１スイッチ、下側第２スイッチ、下側第１電流経路、下側第２電流経路のそれぞれはＮＭＯＳトランジスタを備えているとしてもよい。下側第１電流経路は、ＮＭＯＳトランジスタのドレイン端子に接続される第１抵抗をさらに備えていてもよい。下側第２電流経路は、ＮＭＯＳトランジスタのドレイン端子に接続される第２抵抗をさらに備えていてもよい。また、スイッチ制御部は、下側第１電流経路および下側第２電流経路のＮＭＯＳトランジスタを常時オン状態に制御するとしてもよい。

下側第１電流経路および下側第２電流経路のＮＭＯＳトランジスタのドレイン端子に抵抗を接続することで、これらのトランジスタのオン時のインピーダンスを高くすることができる。よって、上側第１スイッチから下側第１電流経路に流れる貫通電流や、上側第２スイッチから下側第２電流経路に流れる貫通電流の値を、十分に小さくすることができる。

本願に開示される信号伝達装置は、上側第１スイッチと並列に接続されている並列第１スイッチと、上側第２スイッチと並列に接続されている並列第２スイッチとをさらに備えることができる。スイッチ制御部は、第１制御において、上側第１スイッチと並列第１スイッチを同時にオンにし、その後上側第１スイッチと並列第１スイッチを異なるタイミングでオフにする制御を行ってもよい。また、スイッチ制御部は、第２制御において、上側第２スイッチと並列第２スイッチを同時にオンにし、その後上側第２スイッチと並列第２スイッチを異なるタイミングでオフにする制御を行ってもよい。

受信コイル電圧は、送信コイルに流れる電流の時間変化率（ｄｉ／ｄｔ）に比例する。そして、第１制御では、上側第１スイッチおよび並列第１スイッチを、オン時には同時にオンし、オフ時には異なるタイミングでオフするように制御する。また同様に、第２制御では、上側第２スイッチおよび並列第２スイッチを、オン時には同時にオンし、オフ時には異なるタイミングでオフするように制御する。すると、送信コイルに流れる電流の時間変化率を、オン時の増加率に対して、オフ時の減少率が小さくなるようにコントロールすることができる。これにより、スイッチのオン時に対応して受信コイルに発生するパルス電圧の振幅値を、スイッチのオフ時に対応して受信コイルに発生するパルス電圧の振幅値よりも大きくすることができる。よって、受信コイルにおいて、スイッチのオン時を検出しやすくすることができる。

また、送信コイルに流れる電流の時間変化率を、スイッチを緩やかにオフすることでコントロールする場合には、スイッチのオン／オフ電圧の中間電位を用いる必要がある。中間電位はスイッチが不安定な状態であるため、ノイズが発生し、信号が誤って伝達されてしまう場合がある。一方、本願の信号伝達装置は、スイッチを緩やかにオフするという制御を行なう必要がないため、スイッチのオン／オフ電圧の中間電位を用いる必要がない。これにより、送信コイルに流れる電流の時間変化率の制御を、スイッチが安定な状態で実現できるため、ノイズの発生を抑制することができる。

本願に開示される信号伝達装置では、上側第１スイッチ、並列第１スイッチ、上側第２スイッチ、並列第２スイッチのそれぞれは、ＰＭＯＳトランジスタを備えていてもよい。並列第１スイッチのＰＭＯＳトランジスタのサイズは、上側第１スイッチのＰＭＯＳトランジスタのサイズに比して小さくされていてもよい。並列第２スイッチのＰＭＯＳトランジスタのサイズは、上側第２スイッチのＰＭＯＳトランジスタのサイズに比して小さくされていてもよい。また、スイッチ制御部は、第１制御において、並列第１スイッチをオフにした後に上側第１スイッチをオフにする制御を行うとしてもよい。また、第２制御において、並列第２スイッチをオフにした後に上側第２スイッチをオフにする制御を行うとしてもよい。

上側第１スイッチのトランジスタのサイズは、並列第１スイッチのトランジスタのサイズよりも大きくされている。そして、並列第１スイッチが先にオフされ、上側第１スイッチが後にオフされる。同様に、上側第２スイッチのトランジスタのサイズは、並列第２スイッチのトランジスタのサイズよりも大きくされている。そして、並列第２スイッチが先にオフされ、上側第２スイッチが後にオフされる。これにより、送信コイルに流れる電流の時間変化率を、オン時の増加率に対して、オフ時の減少率が小さくなるようにコントロールすることができる。

本願に開示される信号伝達装置では、受信コイルの巻数が送信コイルの巻数よりも大きくされていてもよい。

トランスを小型化すると、結合係数の劣化に伴い信号成分も劣化するため、信号伝達が困難となる。そこで本願の信号伝達装置では、受信コイルの巻数を増やすことにより、受信コイルのインダクタンスを増加させ、信号成分を増加させることができる。よって、トランスの小型化が可能となり、信号伝達装置の低コスト化を図ることが可能となる。なお、受信コイルの巻数を増加させると、直列抵抗成分も増加するため、ノイズ電圧も増加する。しかし、本願の信号伝達装置では、ノイズ電圧の発生自体を抑制できるため、受信コイルの巻数を増加することが可能となる。

本願によれば、送信回路に入力された信号を、その送信回路と電気的に絶縁されている受信回路に伝達する信号伝達装置において、コモンモード電圧に起因するノイズ電圧の発生を抑制することが可能となる。

実施例１のモータ駆動システムの回路図である。 実施例１の信号伝達回路の回路図である。 実施例１の立上り遅延回路の回路図である。 実施例１の立上り遅延回路の動作波形図である。 実施例１の受信回路の回路図である。 実施例１の信号伝達回路の本願の動作方法による動作波形図である。 実施例１の信号伝達回路の一般的な動作方法による動作波形図である。 実施例２の送信回路の回路図である。 実施例３の送信回路の回路図である。 実施例３の立下り遅延回路の回路図である。 実施例３の立下り遅延回路の動作波形図である。 実施例３の送信回路の動作波形図である。 Ｈブリッジ回路の変形例を示す図である。 従来技術の信号伝達装置の回路図である。

以下に実施例の主要な特徴を列記する。
（第１形態）スイッチ制御部によって、上側第１スイッチと下側第２スイッチをオンにし、上側第２スイッチと下側第１スイッチをオフにすることで、送信コイルに第１方向にコイル電流を発生させ、その後下側第２スイッチをオフにすることに応じて上側第２スイッチをオンにする制御を行っても良い。また、上側第１スイッチと下側第２スイッチをオフにし、上側第２スイッチと下側第１スイッチをオンにすることで、送信コイルに第２方向にコイル電流を発生させ、その後下側第１スイッチをオフにすることに応じて上側第１スイッチをオンにする制御を行っても良い。これによっても、送信コイルの両端電位を低インピーダンスにするという目的は達成できる。

本願の実施例１について図面を参照して説明する。図１に、モータ駆動システム５０を示す。モータ駆動システム５０は、低圧系回路６０と高圧系回路７０を備える。低圧系回路６０と高圧系回路７０の間は絶縁されている。低圧系回路６０は、低圧バッテリ６１、マイコン６２を備える。マイコン６２は、制御信号ＣＳを出力する。制御信号ＣＳは、スイッチング回路７２のスイッチ動作を制御するための信号である。

高圧系回路７０は、制御回路７１、スイッチング回路７２、モータ７３、高圧バッテリ７４を備える。制御回路７１は、信号伝達回路１と駆動回路７５を備える。信号伝達回路１は、絶縁信号デバイスを備えた回路である。信号伝達回路１は、絶縁を保った状態で、マイコン６２から出力された制御信号ＣＳを駆動回路７５に伝達する。また、絶縁信号デバイスとして、オンチップ・トランス等の小型デバイスが用いられることで、制御回路７１は一体のＩＣとして形成されている。よって、小型化・低コスト化が図られている。駆動回路７５は、制御信号ＣＳに応じて、スイッチング回路７２を駆動する。これにより、モータ７３の回転が制御される。

図２に、信号伝達回路１の詳細回路図を示す。信号伝達回路１は、入力端子ＩＮ、送信回路１０、トランスＴＲ、受信回路３０、出力端子ＯＵＴを備える。送信回路１０と受信回路３０とは、トランスＴＲによって絶縁されている。また、送信回路１０の接地電位ＧＮＤＬと、トランスＴＲの接地電位ＧＮＤＨとは、分離されている。入力端子ＩＮには入力電圧ＶＩＮが入力され、出力端子ＯＵＴからは出力電圧ＶＯＵＴが出力される。

送信回路１０は、スイッチ制御回路２０、インバータ１５および１６、バッファ１７および１８、Ｈブリッジ回路１９を備える。スイッチ制御回路２０を説明する。スイッチ制御回路２０は、パルス発生器１１および１２、インバータ１３、遅延制御回路１４を備える。パルス発生器１１には入力電圧ＶＩＮが入力され、パルス信号ＰＳ１が出力される。パルス発生器１２にはインバータ１３で反転された入力電圧ＶＩＮが入力され、パルス信号ＰＳ２が出力される。

遅延制御回路１４は、立上り遅延回路２１ないし２４、インバータ２５および２６を備える。立上り遅延回路２１にはパルス信号ＰＳ２が入力され、ゲート制御信号ＳＰ２が出力される。立上り遅延回路２２にはパルス信号ＰＳ１が入力され、ゲート制御信号ＳＰ１が出力される。インバータ２５にはパルス信号ＰＳ１が入力され、反転パルス信号ＰＳ１Ｂが出力される。立上り遅延回路２３には反転パルス信号ＰＳ１Ｂが入力され、ゲート制御信号ＳＮ１が出力される。インバータ２６にはパルス信号ＰＳ２が入力され、反転パルス信号ＰＳ２Ｂが出力される。立上り遅延回路２４には反転パルス信号ＰＳ２Ｂが入力され、ゲート制御信号ＳＮ２が出力される。

図３に、立上り遅延回路２１のブロック図を示す。立上り遅延回路２１は、インバータ４１、キャパシタ４２、シュミットトリガインバータ４３を備える。インバータ４１は、ＰＭＯＳトランジスタであるトランジスタＰ４１と、ＮＭＯＳトランジスタであるトランジスタＮ４１を備える。トランジスタＰ４１のゲート端子とトランジスタＮ４１のゲート端子は共通接続され、入力端子とされる。トランジスタＰ４１のソース端子には電源電位ＶＤＤＬが入力される。トランジスタＮ４１のソース端子には接地電位ＧＮＤＬが入力される。トランジスタＰ４１のドレイン端子とトランジスタＮ４１のドレイン端子は共通接続され、出力端子とされる。また、トランジスタＰ４１のサイズは、トランジスタＮ４１のサイズよりも大きくされている。よって、トランジスタＰ４１のオン時のインピーダンスは、トランジスタＮ４１のオン時のインピーダンスに比して低くされている。

インバータ４１の入力端子には、パルス信号ＰＳ２が入力される。キャパシタ４２の第１端には、インバータ４１の出力端子とシュミットトリガインバータ４３の入力端子が接続される。キャパシタ４２の第２端には、電源電位ＶＤＤＬが入力される。シュミットトリガインバータ４３からは、ゲート制御信号ＳＰ２が出力される。

図４に、立上り遅延回路２１の動作波形図を示す。時刻ｔ４１において、パルス信号ＰＳ２がローレベルからハイレベルへ遷移すると、インバータ４１の出力はハイレベルからローレベルへ遷移する。すると、キャパシタ４２、トランジスタＮ４１、接地電位ＧＮＤＬの電流経路によってキャパシタ４２が放電される。そして、キャパシタ４２の出力電圧がシュミットトリガインバータ４３の閾値電圧を下回ると、時刻ｔ４２において、ゲート制御信号ＳＰ２がローレベルからハイレベルへ遷移する。

同様に、時刻ｔ４３において、パルス信号ＰＳ２がハイレベルからローレベルへ遷移すると、インバータ４１の出力はローレベルからハイレベルへ遷移する。すると、電源電位ＶＤＤＬ、トランジスタＰ４１、キャパシタ４２の電流経路によってキャパシタ４２が充電される。そして、キャパシタ４２の出力電圧がシュミットトリガインバータ４３の閾値電圧を上回ると、時刻ｔ４３において、ゲート制御信号ＳＰ２がハイレベルからローレベルへ遷移する。

そして、トランジスタＰ４１のオン時のインピーダンスは、トランジスタＮ４１のオン時のインピーダンスに比して低くされている。よって、キャパシタ４２の充電時間に比して、放電時間を長くすることができる。これにより、立上り遅延回路２１は、パルス信号ＰＳ２の立上りエッジのみを遅延時間ＤＴ１分だけ遅延させて出力し、立下りエッジは遅延させずに出力するという動作を行うことができる。なお、遅延時間ＤＴ１の長さは、トランジスタＮ４１の抵抗値とキャパシタ４２の容量値を調整することによって、任意の値に設定することができる。なお、立上り遅延回路２２ないし２４の構成も、立上り遅延回路２１と同様であるため、ここでは詳細な説明は省略する。

Ｈブリッジ回路１９（図２）は、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２を備える。トランジスタＰ１およびＰ２はＰＭＯＳトランジスタであり、トランジスタＮ１およびＮ２はＮＭＯＳトランジスタである。トランジスタＰ１のドレイン端子は、トランスＴＲの第１入力端子Ｔ１１に接続される。トランジスタＰ１のソース端子には、電源電位ＶＤＤＬが入力される。トランジスタＰ１のゲート端子には、インバータ１６で反転されたゲート制御信号ＳＰ１が入力される。トランジスタＰ１は、ゲート制御信号ＳＰ１がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。トランジスタＮ１のドレイン端子は、トランスＴＲの第１入力端子Ｔ１１に接続される。トランジスタＮ１のソース端子には、接地電位ＧＮＤＬが入力される。トランジスタＮ１のゲート端子には、バッファ１７を介してゲート制御信号ＳＮ１が入力される。トランジスタＮ１は、ゲート制御信号ＳＮ１がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。

トランジスタＰ２のドレイン端子は、トランスＴＲの第２入力端子Ｔ１２に接続される。トランジスタＰ２のソース端子には、電源電位ＶＤＤＬが入力される。トランジスタＰ２のゲート端子には、インバータ１５で反転されたゲート制御信号ＳＰ２が入力される。トランジスタＰ２は、ゲート制御信号ＳＰ２がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。トランジスタＮ２のドレイン端子は、トランスＴＲの第２入力端子Ｔ１２に接続される。トランジスタＮ２のソース端子には、接地電位ＧＮＤＬが入力される。トランジスタＮ２のゲート端子には、バッファ１８を介してゲート制御信号ＳＮ２が入力される。トランジスタＮ２は、ゲート制御信号ＳＮ２がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、トランジスタＰ１のドレイン端子とトランジスタＮ１のドレイン端子は、ノードＮＤ１で接続される。同様に、トランジスタＰ２のドレイン端子とトランジスタＮ２のドレイン端子は、ノードＮＤ２で接続される。

トランスＴＲについて説明する。図２のトランスＴＲは等価回路である。トランスＴＲは、送信コイルＬ１と受信コイルＬ２を備えている。送信コイルＬ１と受信コイルＬ２とは、電気的に絶縁されている。また、受信コイルＬ２の巻数が、送信コイルＬ１の巻数よりも大きくされている。トランスＴＲの第１入力端子Ｔ１１にはノードＮＤ１が接続され、第２入力端子Ｔ１２にはノードＮＤ２が接続される。また、トランスＴＲの第１出力端子Ｔ２１には、受信回路３０が接続される。また、第２出力端子Ｔ２２には、接地電位ＧＮＤＨが供給される。また、送信コイルＬ１に流れる電流をコイル電流Ｉ１と定義し、受信コイルＬ２に流れる電流をコイル電流Ｉ２と定義する。

送信コイルＬ１の第１端部Ｅ１１と第１入力端子Ｔ１１との接続経路には直列抵抗成分Ｒｓ１が存在する。第２端部Ｅ１２と第２入力端子Ｔ１２との接続経路には直列抵抗成分Ｒｓ２が存在する。同様に、受信コイルＬ２の第１端部Ｅ２１と第１出力端子Ｔ２１との接続経路には直列抵抗成分Ｒｓ３が存在する。第２端部Ｅ２２と第２出力端子Ｔ２２との接続経路には直列抵抗成分Ｒｓ４が存在する。また、送信コイルＬ１の第１端部Ｅ１１と受信コイルＬ２の第１端部Ｅ２１との間に寄生容量Ｃｃ１が存在する。送信コイルＬ１の第２端部Ｅ１２と受信コイルＬ２の第２端部Ｅ２２との間に寄生容量Ｃｃ２が存在する。また、送信コイルＬ１の配線間に分布容量Ｃｓ１が存在し、受信コイルＬ２の配線間に分布容量Ｃｓ２が存在する。ここで、寄生容量Ｃｃ１、Ｃｃ２の各々の容量値を、容量Ｃと定義する。また、直列抵抗成分Ｒｓ３、Ｒｓ４の各々の抵抗値を、抵抗Ｒと定義する。

図５に、受信回路３０を示す。受信回路３０は、ローパスフィルタ３１、ハイパスフィルタ３２、コンパレータｃｍｐ１およびｃｍｐ２、信号処理回路３３、ＲＳフリップフロップ３４を備える。ローパスフィルタ３１の入力端子には、トランスＴＲの第１出力端子Ｔ２１が接続される。ローパスフィルタ３１の出力端子は、ハイパスフィルタ３２の入力端子に接続される。ハイパスフィルタ３２の出力端子からは受信コイル電圧Ｖｄが出力される。コンパレータｃｍｐ１の非反転入力端子には受信コイル電圧Ｖｄが入力され、反転入力端子には閾値Ｖｔｈｐが入力され、出力端子からは出力信号Ｖｃ１が出力される。また、コンパレータｃｍｐ２の非反転入力端子には受信コイル電圧Ｖｄが入力され、反転入力端子には閾値Ｖｔｈｎが入力され、出力端子からは出力信号Ｖｃ２が出力される。

信号処理回路３３には出力信号Ｖｃ１およびＶｃ２が入力され、パルス信号Ｖｓおよびパルス信号Ｖｒが出力される。信号処理回路３３は、入力電圧ＶＩＮの立上りエッジおよび立下りエッジを検出する回路である。具体的には、信号処理回路３３に出力信号Ｖｃ１が先、出力信号Ｖｃ２が後の順番で連続して入力された場合には、正方向（図２、コイル電流Ｉ１の矢印と同一方向）のコイル電流Ｉ１が発生した場合であると判断される。よって、送信回路１０に入力電圧ＶＩＮの立上りエッジが入力された場合であると判断され、信号処理回路３３からパルス信号Ｖｓが出力される。また、信号処理回路３３に出力信号Ｖｃ２が先、出力信号Ｖｃ１が後の順番で連続して入力された場合には、負方向（図２、コイル電流Ｉ１の矢印と反対方向）のコイル電流Ｉ１が発生した場合であると判断される。よって、送信回路１０に入力電圧ＶＩＮの立下りエッジが入力された場合であると判断され、信号処理回路３３からパルス信号Ｖｒが出力される。

ＲＳフリップフロップ３４のセット端子にはパルス信号Ｖｓが入力され、リセット端子にはパルス信号Ｖｒが入力される。ＲＳフリップフロップ３４は、パルス信号Ｖｓが入力されるとハイレベルの出力電圧ＶＯＵＴを出力し、パルス信号Ｖｒが入力されるとローレベルの出力電圧ＶＯＵＴを出力する。

図６の動作波形図を用いて、信号伝達回路１の動作を説明する。期間ＰＥ１は入力電圧ＶＩＮがハイレベルの期間であり、期間ＰＥ２は入力電圧ＶＩＮがローレベルの期間である。

期間ＰＥ１の動作を説明する。時刻ｔ１において、入力電圧ＶＩＮの立上りエッジに応じて、パルス信号ＰＳ１がハイレベルへ遷移する（矢印Ｙ１）。パルス信号ＰＳ１の立上りエッジに応じて、ゲート制御信号ＳＮ１がローレベルに遷移する（矢印Ｙ２）。よって、時刻ｔ１においてトランジスタＮ１はオフとされる。また、パルス信号ＰＳ１の立上りエッジから遅延時間ＤＴ１だけ遅れて、ゲート制御信号ＳＰ１がハイレベルに遷移する（矢印Ｙ３）。よって、時刻ｔ２においてトランジスタＰ１がオンとなる。また時刻ｔ２においては、トランジスタＰ２はオフとされ、トランジスタＮ２はオンとされている。よって、電源電位ＶＤＤＬ、トランジスタＰ１、ノードＮＤ１、送信コイルＬ１、ノードＮＤ２、トランジスタＮ２、接地電位ＧＮＤＬの電流経路が形成され、コイル電流Ｉ１が正方向に増加し始める。すなわち、入力電圧ＶＩＮの立上りエッジに応じて、正方向のコイル電流Ｉ１が流れる。

受信コイルＬ２では、電磁誘導により、コイル電流Ｉ１の増加率（ｄｉ／ｄｔ）に比例した２次電圧が発生する。２次電圧は、ローパスフィルタ３１およびハイパスフィルタ３２に入力され、ノイズが除去される。ハイパスフィルタ３２からは、ノイズ除去後の２次電圧が、受信コイル電圧Ｖｄとして出力される。そして、受信コイル電圧Ｖｄが閾値Ｖｔｈｐを上回る期間の間、コンパレータｃｍｐ１の出力信号Ｖｃ１がハイレベルとなる（矢印Ｙ４）。

時刻ｔ３において、パルス信号ＰＳ１の立下りエッジに応じて、ゲート制御信号ＳＰ１がローレベルへ遷移する（矢印Ｙ５）。よって、時刻ｔ３においてトランジスタＰ１がオフとされ、電流経路が遮断されるため、コイル電流Ｉ１が減少し始める。また、パルス信号ＰＳ１の立下りエッジから遅延時間ＤＴ１だけ遅れて、ゲート制御信号ＳＮ１がハイレベルへ遷移する（矢印Ｙ６）。よって、時刻ｔ４においてトランジスタＮ１がオンとなる。

ハイパスフィルタ３２からは、コイル電流Ｉ１電流の減少率（ｄｉ／ｄｔ）に比例した受信コイル電圧Ｖｄが出力される。そして、受信コイル電圧Ｖｄが閾値Ｖｔｈｎを下回る期間の間、コンパレータｃｍｐ２の出力信号Ｖｃ２がローレベルとなる（矢印Ｙ７）。

受信回路３０の信号処理回路３３(図５)では、出力信号Ｖｃ１のパルスが先、出力信号Ｖｃ２のパルスが後の順番で連続して入力されたことが検出される。よって信号処理回路３３では、送信回路１０に入力電圧ＶＩＮの立上りエッジが入力された場合であると判断され、出力電圧ＶＯＵＴがハイレベルとされる（矢印Ｙ８）。これにより、入力電圧ＶＩＮの時刻ｔ１における立上りエッジが、出力電圧ＶＯＵＴとして復元されることで、信号伝達が行われる。

また、遅延制御回路１４の作用について説明する。遅延制御回路１４によって、時刻ｔ１のゲート制御信号ＳＮ１の立下りエッジと、時刻ｔ２のゲート制御信号ＳＰ１の立ち上がりエッジの間に、遅延時間ＤＴ１のデッドタイムが形成される。また、遅延制御回路１４によって、時刻ｔ３のゲート制御信号ＳＰ１の立下りエッジと、時刻ｔ４のゲート制御信号ＳＮ１の立ち上がりエッジの間に、遅延時間ＤＴ１のデッドタイムが形成される。デッドタイム期間では、トランジスタＰ１およびＮ１の両方がオフとされるため、トランジスタＰ１からトランジスタＮ１へ貫通電流が流れることを防止することができる。

次に、期間ＰＥ２の動作を説明する。時刻ｔ６において、入力電圧ＶＩＮの立下りエッジに応じて、パルス信号ＰＳ２がハイレベルへ遷移する（矢印Ｙ１１）。パルス信号ＰＳ２の立上りエッジに応じて、ゲート制御信号ＳＮ２がローレベルに遷移する（矢印Ｙ１２）。よって、時刻ｔ６においてトランジスタＮ２はオフとされる。また、パルス信号ＰＳ２の立上りエッジから遅延時間ＤＴ１だけ遅れて、ゲート制御信号ＳＰ２がハイレベルに遷移する（矢印Ｙ１３）。よって、時刻ｔ７においてトランジスタＰ２がオンとなる。また時刻ｔ７においては、トランジスタＰ１はオフとされ、トランジスタＮ１はオンとされている。よって、電源電位ＶＤＤＬ、トランジスタＰ２、ノードＮＤ２、送信コイルＬ１、ノードＮＤ１、トランジスタＮ１、接地電位ＧＮＤＬの電流経路が形成され、コイル電流Ｉ１が負方向に増加し始める。すなわち、入力電圧ＶＩＮの立下りエッジに応じて、負方向のコイル電流Ｉ１が流れる。

ハイパスフィルタ３２からは、コイル電流Ｉ１電流の増加率（ｄｉ／ｄｔ）に比例した受信コイル電圧Ｖｄが出力される。そして、受信コイル電圧Ｖｄが閾値Ｖｔｈｎを下回る期間の間、コンパレータｃｍｐ２の出力信号Ｖｃ２がローレベルとなる（矢印Ｙ１４）。

時刻ｔ８において、パルス信号ＰＳ２の立下りエッジに応じて、ゲート制御信号ＳＰ２がローレベルへ遷移する（矢印Ｙ１５）。よって、時刻ｔ８においてトランジスタＰ２がオフとされ、電流経路が遮断されるため、コイル電流Ｉ１が減少し始める。また、パルス信号ＰＳ２の立下りエッジから遅延時間ＤＴ１だけ遅れて、ゲート制御信号ＳＮ２がハイレベルへ遷移する（矢印Ｙ１６）。よって、時刻ｔ９においてトランジスタＮ２がオンとなる。

ハイパスフィルタ３２からは、コイル電流Ｉ１電流の減少率（ｄｉ／ｄｔ）に比例した受信コイル電圧Ｖｄが出力される。そして、受信コイル電圧Ｖｄが閾値Ｖｔｈｐを上回る期間の間、コンパレータｃｍｐ１の出力信号Ｖｃ１がハイレベルとなる（矢印Ｙ１７）。

受信回路３０の信号処理回路３３(図５)では、出力信号Ｖｃ２のパルスが先、出力信号Ｖｃ１のパルスが後の順番で連続して入力されたことが検出される。よって信号処理回路３３では、送信回路１０に入力電圧ＶＩＮの立下りエッジが入力された場合であると判断され、出力電圧ＶＯＵＴがローレベルとされる（矢印Ｙ１８）。これにより、入力電圧ＶＩＮの時刻ｔ６における立下りエッジが、出力電圧ＶＯＵＴとして復元されることで、信号伝達が行われる。

実施例１に係る信号伝達回路１における、第１の効果を説明する。例として、送信側の接地電位ＧＮＤＬの供給端子と、受信側の接地電位ＧＮＤＨの供給端子の間に、コモンモード電圧ＶＣＭが印加される場合を説明する。また、コモンモード電圧ＶＣＭの電圧変化率が（ｄｖ／ｄｔ）である場合を説明する。また、例として、受信側の接地電位ＧＮＤＨの電位に対して、送信側の接地電位ＧＮＤＬの電位が低い場合を説明する。

まず比較のために、一般的な動作方法を説明する。図７は、信号伝達回路１を一般的な方法で動作させた場合の波形図である。一般的な方法では、期間ＰＥ１では、ゲート制御信号ＳＮ１がローレベル、ゲート制御信号ＳＮ２がハイレベルに維持されることで、トランジスタＮ１がオフ状態、トランジスタＮ２がオン状態に維持される。また、期間ＰＥ２では、ゲート制御信号ＳＮ１がハイレベル、ゲート制御信号ＳＮ２がローレベルに維持されることで、トランジスタＮ１がオン状態、トランジスタＮ２がオフ状態に維持される。すなわち、一般的な動作方法では、トランジスタＮ１およびＮ２は同時にオン状態（低インピーダンス状態）とされない。

そして、コモンモード電圧ＶＣＭに起因して、寄生容量Ｃｃ１、Ｃｃ２に変位電流ｉ（＝Ｃ×ｄｖ／ｄｔ）が流れる。期間ＰＥ１では、変位電流ｉが流れる経路は、図２の経路Ｒｉ２となる。経路Ｒｉ２は、受信コイルＬ２の第２端部Ｅ２２から、寄生容量Ｃｃ２、直列抵抗成分Ｒｓ２、第２入力端子Ｔ１２、ノードＮＤ２、トランジスタＮ２を介して接地電位ＧＮＤＬに至る経路である。また、経路Ｒｉ２は、トランスＴＲにとって非対称な経路である。また、期間ＰＥ２では、変位電流ｉが流れる経路は、図２の経路Ｒｉ１となる。経路Ｒｉ１は、受信コイルＬ２の第１端部Ｅ２１から、寄生容量Ｃｃ１、直列抵抗成分Ｒｓ１、第１入力端子Ｔ１１、ノードＮＤ１、トランジスタＮ１を介して接地電位ＧＮＤＬに至る経路である。また、経路Ｒｉ１は、トランスＴＲにとって非対称な経路である。

この非対称な経路を流れる変位電流ｉによって、入力電圧ＶＩＮがハイレベルとローレベルの間で切り替わる際に、ノイズ電圧（＝変位電流ｉ×抵抗Ｒ）が受信コイルＬ２側に発生する。すると、受信コイル電圧Ｖｄにノイズ電圧が重畳してしまう（図７、領域Ａ１１および領域Ａ１２）ため、受信回路３０において、入力電圧ＶＩＮの立上りエッジおよび立下りエッジを誤って検出してしまう場合がある。

一方、本願の動作方法（図６）では、期間ＰＥ１の時刻ｔ４から時刻ｔ６までの期間（領域Ａ１）、および、期間ＰＥ２の時刻ｔ９から時刻ｔ１０までの期間（領域Ａ２）において、ゲート制御信号ＳＮ１およびＳＮ２が共にハイレベルとされ、トランジスタＮ１およびＮ２の両方がオンとされている期間が存在する。この期間では、送信コイルＬ１の第１端部Ｅ１１および第２端部Ｅ１２の両方の電位が、低インピーダンス状態とされている。

そして、第１端部Ｅ１１および第２端部Ｅ１２の両方が低インピーダンス状態とされているため、コモンモード電圧ＶＣＭによる変位電流ｉは、経路Ｒｉ１と経路Ｒｉ２の双方の経路で流れる。すなわち、本願の信号伝達回路１では、図７の一般的な動作方法のように、変位電流の電流経路が経路Ｒｉ２とＲｉ１の何れか一方となることがない。すると、トランスＴＲにとって、変位電流ｉの電流経路を対称にすることができる。よって、受信コイルＬ２の両端に、互いに逆向きの変位電流が流れるため、変位電流の影響を相殺することができる。よって、受信コイルＬ２側にノイズ電圧が発生することを抑制できる（図７、領域Ａ３および領域Ａ４）。これにより、受信コイル電圧Ｖｄにノイズ電圧が重畳してしまうことを抑制できるため、受信回路３０において、入力電圧ＶＩＮの立上りエッジおよび立下りエッジをより正確に検出することが可能となる。

また、実施例１に係る信号伝達回路１における、第２の効果を説明する。トランスＴＲを小型化すると、結合係数の劣化に伴い受信信号成分も劣化するため、信号伝達が困難となる。そこで実施例１の信号伝達回路１では、受信コイルＬ２の巻数を送信コイルＬ１の巻数に比して多くすることにより、受信コイルＬ２のインダクタンスを増加させ、受信信号の強度を高くすることができる。よって、トランスＴＲの小型化が可能となり、信号伝達回路１の低コスト化を図ることが可能となる。なお、受信コイルＬ２の巻数を増加させると、直列抵抗成分Ｒｓ３、Ｒｓ４も増加するため、コモンモード電圧ＶＣＭに起因するノイズ電圧も増加する。しかし、実施例１の信号伝達回路１では、コモンモード電圧ＶＣＭに起因するノイズ電圧の発生自体を抑制できるため、受信コイルＬ２の巻数を増加することが可能となる。

本願の実施例２について図面を参照して説明する。図８に、実施例２に係る送信回路１０ａの詳細回路図を示す。なお、トランスＴＲ、受信回路３０の構成は実施例１（図２）と同様であるため、ここでは詳細な説明を省略する。

送信回路１０ａは、スイッチ制御回路２０ａ、インバータ１５および１６、バッファ１７および１８、Ｈブリッジ回路１９ａを備える。またスイッチ制御回路２０ａは、パルス発生器１１および１２、インバータ１３、遅延制御回路１４ａを備える。遅延制御回路１４ａは、電源電位ＶＤＤＬをゲート制御信号ＳＮ３として出力する。なお、遅延制御回路１４ａのその他の構成は、実施例１の遅延制御回路１４（図２）と同様であるため、ここでは詳細な説明は省略する。

Ｈブリッジ回路１９ａは、トランジスタＰ１およびＰ２、トランジスタＮ１ないしＮ４を備える。トランジスタＰ１およびＰ２はＰＭＯＳトランジスタであり、トランジスタＮ１ないしＮ４はＮＭＯＳトランジスタである。Ｈブリッジ回路１９ａは、実施例１のＨブリッジ回路１９（図２）に対して、トランジスタＮ３、Ｎ４を追加した構成である。

トランジスタＮ３は、トランジスタＮ１と並列に接続される。トランジスタＮ３のドレイン端子は、ノードＮＤ１に接続される。トランジスタＮ３のソース端子には接地電位ＧＮＤＬが入力され、ゲート端子にはゲート制御信号ＳＮ３が入力される。トランジスタＮ３は、常時オン状態にされる。トランジスタＮ４は、トランジスタＮ２と並列に接続される。トランジスタＮ４のドレイン端子は、ノードＮＤ２に接続される。トランジスタＮ４のソース端子には接地電位ＧＮＤＬが入力され、ゲート端子にはゲート制御信号ＳＮ３が入力される。トランジスタＮ４は、常時オン状態にされる。

トランジスタＮ３のサイズは、トランジスタＮ１のサイズに比して小さくされている。よって、トランジスタＮ３のオン時のインピーダンスは、トランジスタＮ１のオン時のインピーダンスに比して高くされている。これにより、トランジスタＰ１がオンとされる期間において、トランジスタＰ１からＮ３へ流れる貫通電流を小さくすることができる。また、トランジスタＮ４のサイズは、トランジスタＮ２のサイズに比して小さくされている。よってトランジスタＮ４のオン時のインピーダンスは、トランジスタＮ２のオン時のインピーダンスに比して高くされている。これにより、トランジスタＰ２がオンとされる期間において、トランジスタＰ２からＮ４へ流れる貫通電流を小さくすることができる。

なお、トランジスタＮ３、Ｎ４のサイズを小さくするほど、貫通電流を小さくすることができるが、後述するノイズ電圧の発生抑制効果が弱くなる。よって、貫通電流の許容値とノイズ電圧の許容値とのバランスをとって、トランジスタＮ３、Ｎ４のサイズを決定する必要がある。例えば、トランジスタＮ１およびＮ２のサイズに対して、トランジスタＮ３およびＮ４のサイズを、１／１０〜１／５０程度にすることが好ましい。なお、その他の構成は実施例１のＨブリッジ回路１９（図２）と同様であるため、ここでは詳細な説明は省略する。

実施例２に係る送信回路１０ａの効果を説明する。トランジスタＰ１とＮ１の駆動には、トランジスタＰ１およびＮ１の両方がオフとされるデッドタイムが必要である。これは、トランジスタＰ１からＮ１へ貫通電流が流れることを防止するためである。しかし、トランジスタＮ３がオフ状態であると、デッドタイム期間では、送信コイルＬ１の第１端部Ｅ１１の電位が、ハイインピーダンス状態となる。すると、デッドタイム期間において発生した変位電流ｉは、経路Ｒｉ２のみに流れる。これはトランスＴＲにとって非対称な電流経路であるため、ノイズ電圧が発生する。同様にして、トランジスタＰ２とＮ２の駆動においても、トランジスタＰ２およびＮ２の両方がオフとされるデッドタイムが必要である。そして、トランジスタＮ４がオフ状態であると、デッドタイム期間において発生した変位電流ｉは、経路Ｒｉ１のみに流れ、ノイズ電圧が発生する。以上より、デッドタイムが長くなるほど、ノイズ電圧の影響を受けやすくなることが分かる。

しかし、実施例２の送信回路１０ａでは、トランジスタＮ３およびＮ４が常時オン状態とされている。よって、送信コイルＬ１の第１端部Ｅ１１および第２端部Ｅ１２の両方を、常に低インピーダンス状態に維持することができる。これにより、コモンモード電圧ＶＣＭによる変位電流ｉは、経路Ｒｉ１ａと経路Ｒｉ２ａ（図８）の双方の経路で流れる。すると、トランスＴＲにとって、変位電流ｉの電流経路が対称となるため、受信コイルＬ２側にノイズ電圧が発生することを抑制できる。これにより、受信回路３０において、コモンモード電圧ＶＣＭに起因するノイズ電圧の発生を常に抑制することができる。よって、デッドタイム期間の長さを自由に設定することが可能となる。

また、送信回路１０ａでは、経路Ｒｉ１ａをトランジスタＮ３により形成し、経路Ｒｉ２ａをトランジスタＮ４により形成している。これにより、トランジスタＮ１やＮ２を作成する工程と同様の工程を用いて、経路Ｒｉ１ａ、Ｒｉ２ａを作成することができる。よって、経路Ｒｉ１ａ、Ｒｉ２ａを形成するための専用の工程などを別途用意する必要がないため、回路設計や製造工程を簡略化することができる。

本願の実施例３について図面を参照して説明する。図９に、実施例３に係る送信回路１０ｂの詳細回路図を示す。なお、トランスＴＲ、受信回路３０の構成は実施例１（図２）と同様であるため、ここでは詳細な説明を省略する。

送信回路１０ｂは、スイッチ制御回路２０ｂ、インバータ１５、１６、５７、５８、バッファ１７、１８、５３ないし５６、Ｈブリッジ回路１９ｂを備える。またスイッチ制御回路２０ｂは、パルス発生器１１および１２、インバータ１３、遅延制御回路１４ｂを備える。

遅延制御回路１４ｂは、立上り遅延回路２１ないし２４、２７および２８、５１および５２、インバータ２５および２６を備える。

立上り遅延回路２７にはパルス信号ＰＳ１が入力され、ゲート制御信号ＳＰ１ｂが出力される。立下り遅延回路５１にはパルス信号ＰＳ１が入力され、遅延パルス信号ＰＳ１Ｄが出力される。立上り遅延回路２２には遅延パルス信号ＰＳ１Ｄが入力され、ゲート制御信号ＳＰ１が出力される。インバータ２５には遅延パルス信号ＰＳ１Ｄが入力され、反転遅延パルス信号ＰＳ１ＤＢが出力される。立上り遅延回路２３には反転遅延パルス信号ＰＳ１ＤＢが入力され、ゲート制御信号ＳＮ１が出力される。

また、立上り遅延回路２８にはパルス信号ＰＳ２が入力され、ゲート制御信号ＳＰ２ｂが出力される。立下り遅延回路５２にはパルス信号ＰＳ２が入力され、遅延パルス信号ＰＳ２Ｄが出力される。立上り遅延回路２１には遅延パルス信号ＰＳ２Ｄが入力され、ゲート制御信号ＳＰ２が出力される。インバータ２６には遅延パルス信号ＰＳ２Ｄが入力され、反転遅延パルス信号ＰＳ２ＤＢが出力される。立上り遅延回路２４には反転遅延パルス信号ＰＳ２ＤＢが入力され、ゲート制御信号ＳＮ２が出力される。

図１０に、立下り遅延回路５１のブロック図を示す。立下り遅延回路５１は、インバータ４５、キャパシタ４６、シュミットトリガインバータ４７を備える。インバータ４５は、ＰＭＯＳトランジスタであるトランジスタＰ４５と、ＮＭＯＳトランジスタであるトランジスタＮ４５を備える。トランジスタＮ４５のサイズは、トランジスタＰ４５のサイズよりも大きくされている。よって、トランジスタＮ４５のオン時のインピーダンスは、トランジスタＰ４５のオン時のインピーダンスに比して低くされている。

インバータ４５の入力端子には、パルス信号ＰＳ１が入力される。キャパシタ４６の第１端には、インバータ４５の出力端子とシュミットトリガインバータ４７の入力端子が接続される。キャパシタ４２の第２端には、接地電位ＧＮＤＬが入力される。シュミットトリガインバータ４７からは、遅延ゲート制御信号ＰＳ１Ｄが出力される。

図１１に、立下り遅延回路５１の動作波形図を示す。時刻ｔ５１において、パルス信号ＰＳ１がローレベルからハイレベルへ遷移すると、キャパシタ４６、トランジスタＮ４５、接地電位ＧＮＤＬの電流経路によってキャパシタ４２が放電される。同様に、時刻ｔ５２において、パルス信号ＰＳ１がハイレベルからローレベルへ遷移すると、電源電位ＶＤＤＬ、トランジスタＰ４５、キャパシタ４６の電流経路によってキャパシタ４６が充電される。

そして、トランジスタＮ４５のオン時のインピーダンスは、トランジスタＰ４５のオン時のインピーダンスに比して低くされている。よって、キャパシタ４６の放電時間に比して、充電時間を長くすることができる。これにより、立下り遅延回路５１は、パルス信号ＰＳ１の立下りエッジのみを遅延時間ＤＴ２分だけ遅延させて出力し、立上りエッジは遅延させずに出力するという動作を行うことができる。また、遅延時間ＤＴ２の長さは、トランジスタＰ４５の抵抗値とキャパシタ４６の容量値を調整することによって、任意の値に設定することができる。なお、立下り遅延回路５２の構成も、立下り遅延回路５１と同様であるため、ここでは詳細な説明は省略する。また、遅延制御回路１４ｂのその他の構成は、実施例１の遅延制御回路１４（図２）と同様であるため、ここでは詳細な説明は省略する。

Ｈブリッジ回路１９ｂ（図９）は、トランジスタＰ１、Ｐ２、Ｐ１ｂ、Ｐ２ｂ、Ｎ１、Ｎ２を備える。トランジスタＰ１ｂ、Ｐ２ｂはＰＭＯＳトランジスタである。Ｈブリッジ回路１９ｂは、実施例１のＨブリッジ回路１９（図２）に比して、トランジスタＰ１ｂ、Ｐ２ｂを追加した構成を有している。

トランジスタＰ１ｂは、トランジスタＰ１と並列に接続される。トランジスタＰ１ｂのドレイン端子は、ノードＮＤ１に接続される。トランジスタＰ１ｂのソース端子には、電源電位ＶＤＤＬが入力される。トランジスタＰ１ｂのゲート端子には、インバータ５７で反転されたゲート制御信号ＳＰ１ｂが、バッファ５３を介して入力される。トランジスタＰ１ｂは、ゲート制御信号ＳＰ１ｂがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。トランジスタＰ２ｂは、トランジスタＰ２と並列に接続される。トランジスタＰ２ｂのドレイン端子は、ノードＮＤ２に接続される。トランジスタＰ２ｂのソース端子には、電源電位ＶＤＤＬが入力される。トランジスタＰ２ｂのゲート端子には、インバータ５８で反転されたゲート制御信号ＳＰ２ｂが、バッファ５５を介して入力される。

トランジスタＰ１ｂのサイズは、トランジスタＰ１のサイズに比して小さくされている。よって、トランジスタＰ１ｂのオン時のインピーダンスは、トランジスタＰ１のオン時のインピーダンスに比して高くされている。同様に、トランジスタＰ２ｂのサイズは、トランジスタＰ２のサイズに比して小さくされている。よって、トランジスタＰ２ｂのオン時のインピーダンスは、トランジスタＰ２のオン時のインピーダンスに比して高くされている。なお、Ｈブリッジ回路１９ｂのその他の構成は、実施例１のＨブリッジ回路１９（図２）と同様であるため、ここでは詳細な説明は省略する。

図１２の動作波形図を用いて、送信回路１０ｂの動作を説明する。期間ＰＥ１は入力電圧ＶＩＮがハイレベルの期間であり、期間ＰＥ２は入力電圧ＶＩＮがローレベルの期間である。なお、遅延制御回路１４ｂの立上り遅延回路２１ないし２４、２７、２８によって、遅延時間ＤＴ１分のデッドタイムが形成される。デッドタイム形成のメカニズムは、実施例１で説明したメカニズムと同様である。したがって、図１２では、説明を分かりやすくするために、デッドタイムについては記載を省略して説明する。

期間ＰＥ１の動作を説明する。時刻ｔ２１において、入力電圧ＶＩＮの立上りエッジに応じて、パルス信号ＰＳ１がハイレベルへ遷移する（矢印Ｙ２０）。パルス信号ＰＳ１の立上りエッジに応じて、ゲート制御信号ＳＰ１およびＳＰ１ｂが同時にハイレベルに遷移する（矢印Ｙ２１）。よって、トランジスタＰ１およびＰ１ｂがオンする。また、パルス信号ＰＳ１の立上りエッジに応じて、ゲート制御信号ＳＮ１がローレベルに遷移する。よって、トランジスタＮ１はオフとされる。これにより、トランジスタＰ１を経由する第１電流経路と、トランジスタＰ１ｂを経由する第２電流経路が形成される。第１電流経路は、電源電位ＶＤＤＬから、トランジスタＰ１、ノードＮＤ１、トランスＴＲ、ノードＮＤ２、トランジスタＮ２を介して接地電位ＧＮＤＬへ至る経路である。また第２電流経路は、電源電位ＶＤＤＬから、トランジスタＰ１ｂ、ノードＮＤ１、トランスＴＲ、ノードＮＤ２、トランジスタＮ２を介して接地電位ＧＮＤＬへ至る経路である。そして、第１電流経路および第２電流経路の両方の経路に、コイル電流Ｉ１が流れる。このとき、２つの経路でコイル電流Ｉ１が流れるため、電流経路の合成インピーダンスは低い状態とされる。よって、コイル電流Ｉ１の増加率（ｄｉ／ｄｔ）は大きくなる。

受信コイルＬ２では、送信コイルＬ１に流れるコイル電流Ｉ１の増加率に比例して、受信コイル電圧Ｖｄが得られる（矢印Ｙ２２）。受信コイル電圧Ｖｄの波形は、図中上側に突出した山形状となり、その振幅は振幅ＡＭ１となる。そして、受信コイル電圧Ｖｄが閾値Ｖｔｈｐを上回ることがｃｍｐ１によって検出されると、正方向（図２、コイル電流Ｉ１の矢印と同一方向）のコイル電流Ｉ１が発生したと受信回路３０において判断される。これにより、送信回路１０に入力電圧ＶＩＮの立上りエッジが入力されたことが検出され、出力電圧ＶＯＵＴがハイレベルとされる（矢印Ｙ２３）。

時刻ｔ２２において、パルス信号ＰＳ１の立下りエッジに応じて、ゲート制御信号ＳＰ１ｂがローレベルへ遷移する（矢印Ｙ２４）。よって、トランジスタＰ１ｂがオフとされ、第２電流経路が遮断されるため、コイル電流Ｉ１の電流経路は第１電流経路の１つのみとされる。すると、電流経路の合成インピーダンスが高い状態とされるため、コイル電流Ｉ１が減少し始める。

また、時刻ｔ２３において、パルス信号ＰＳ１ｂの立下りエッジから遅延時間ＤＴ２だけ遅れて、ゲート制御信号ＳＰ１がローレベルに遷移する。よって、トランジスタＰ１がオフとされ、第１電流経路が遮断される。よって、第１電流経路および第２電流経路の両方が遮断されるため、コイル電流Ｉ１がさらに大きな傾きで減少し始める。また、時刻ｔ２３において、ゲート制御信号ＳＮ１がハイレベルへ遷移することで、トランジスタＮ１がオンとされる。そして時刻ｔ２４において、コイル電流Ｉ１が０となる。

ハイパスフィルタ３２からは、コイル電流Ｉ１の減少率（ｄｉ／ｄｔ）に比例して、受信コイル電圧Ｖｄが得られる（矢印Ｙ２５）。受信コイル電圧Ｖｄの波形は、図中下側に突出した谷形状となり、その振幅は振幅ＡＭ２となる。

そして、時刻ｔ２１からｔ２２までのコイル電流Ｉ１の増加傾きに対して、時刻ｔ２２からｔ２４までのコイル電流Ｉ１の減少傾きの方が小さくされている。よって、受信コイル電圧Ｖｄにおいて、コイル電流Ｉ１の増加時の振幅ＡＭ１よりも、コイル電流Ｉ１減少時の振幅ＡＭ２の方が小さくなる。

なお、トランジスタＰ１のサイズは、トランジスタＰ１ｂのサイズよりも大きくされている。そして、トランジスタＰ１ｂが先にオフされ、トランジスタＰ１が後にオフされる。よって、時刻ｔ２３からｔ２４までのコイル電流Ｉ１の減少率に対して、時刻ｔ２２からｔ２３までのコイル電流Ｉ１の減少率を小さくするようにコントロールすることができる。

なお、期間ＰＥ２においても、期間ＰＥ１と同様の動作が行われる。よって、時刻ｔ２６からｔ２７までのコイル電流Ｉ１の増加傾きに対して、時刻ｔ２７からｔ２９までのコイル電流Ｉ１の減少傾きの方が小さくされている。よって、受信コイル電圧Ｖｄにおいて、コイル電流Ｉ１の増加時の振幅ＡＭ１よりも、コイル電流Ｉ１の減少時の振幅ＡＭ２の方が小さくなる。なお、期間ＰＥ２の動作内容は、期間ＰＥ１の動作内容と同様であるため、ここでは詳細な説明は省略する。

実施例３に係る送信回路１０ａの効果を説明する。受信コイル電圧Ｖｄは、送信コイルＬ１に流れるコイル電流Ｉ１の時間変化率（ｄｉ／ｄｔ）に比例する。そして、期間ＰＥ１では、トランジスタＰ１およびＰ１ｂを、オン時（時刻ｔ２１）には同時にオンし、オフ時には異なるタイミング（時刻ｔ２２、ｔ２３）でオフするように制御する。また同様に、期間ＰＥ２では、トランジスタＰ２およびＰ２ａを、オン時（時刻ｔ２１）には同時にオンし、オフ時には異なるタイミング（時刻ｔ２２、ｔ２３）でオフするように制御する。

すると、送信コイルＬ１に流れるコイル電流Ｉ１の時間変化率を、トランジスタのオン時の増加率に対して、トランジスタのオフ時の減少率が小さくなるようにコントロールすることができる。これにより、トランジスタのオン時に発生する受信コイル電圧Ｖｄの振幅ＡＭ１を、トランジスタのオフ時に発生する受信コイル電圧Ｖｄの振幅ＡＭ２よりも大きくすることができる。よって、入力電圧ＶＩＮの立ち上がり時（時刻ｔ２１）に対応して受信コイル電圧Ｖｄに現れる波形を、大きな振幅を有する山形状（時刻ｔ２１からｔ２２）とすることができる。また、入力電圧ＶＩＮの立ち下がり時（時刻ｔ２６）に対応して受信コイル電圧Ｖｄに現れる波形を、大きな振幅を有する谷形状（時刻ｔ２６からｔ２７）とすることができる。すると、閾値Ｖｔｈｐを持つコンパレータｃｍｐ１によって、受信コイル電圧Ｖｄが閾値Ｖｔｈｐを上回ることを検出することで、入力電圧ＶＩＮの立ち上がり時を検出することができる。また、閾値Ｖｔｈを持つコンパレータｃｍｐ２によって、受信コイル電圧Ｖｄが閾値Ｖｔｈｎを下回ることを検出することで、入力電圧ＶＩＮの立ち下がり時を検出することができる。よって、受信コイルＬ２において、トランジスタのオン時を検出しやすくすることができる。これにより、より確実に出力電圧ＶＯＵＴを復元することが可能となる。

また、送信コイルＬ１に流れるコイル電流Ｉ１の時間変化率を、トランジスタを緩やかにオフすることでコントロールする場合には、一般的には、トランジスタのオン／オフ電圧の中間電位を用いる必要がある。中間電位はトランジスタが不安定な状態であるため、ノイズが発生し、信号が誤って伝達されてしまう場合がある。一方、本願の送信回路１０ｂは、トランジスタを緩やかにオフするという制御を行なう必要がないため、トランジスタのオン／オフ電圧の中間電位を用いる必要がない。これにより、送信コイルＬ１に流れるコイル電流Ｉ１の時間変化率の制御を、トランジスタが安定な状態で実現できるため、ノイズの発生を抑制することができる。

以上、本願の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

実施例２のＨブリッジ回路１９ａでは、トランジスタＮ１と並列に接続されるトランジスタＮ３と、トランジスタＮ２と並列に接続されるトランジスタＮ４を備えるとした。そして、トランジスタＮ３およびＮ４を常時オン状態に制御するとした。ここで、図１３のＨブリッジ回路１９ｃに示すように、トランジスタＮ３、Ｎ４のドレイン端子に抵抗Ｒ３、Ｒ４を追加してもよい。これにより、トランジスタＮ３、Ｎ４のオン時のインピーダンスを高くすることができる。よって、トランジスタＰ１からトランジスタＮ３に流れる貫通電流や、トランジスタＰ２からトランジスタＮ４に流れる貫通電流の値を、十分に小さくすることができる。また、抵抗Ｒ３、Ｒ４によってトランジスタＮ３、Ｎ４のオン時のインピーダンスを調整することができる。よって、トランジスタのサイズ調整により、オン時のインピーダンスを調整する必要がない。これにより、トランジスタＮ３、Ｎ４のサイズを任意に設定することが可能となる。

また、図１３のＨブリッジ回路１９ｃでは、常時オンとされるトランジスタＮ３、Ｎ４を備える場合を説明したが、この形態に限られない。Ｈブリッジ回路１９ｃにおいて、トランジスタＮ３を備えず、抵抗Ｒ３のみによってノードＮＤ１が接地電位ＧＮＤＬに接続される構成としてもよい。また、トランジスタＮ４を備えず、抵抗Ｒ４のみによってノードＮＤ１が接地電位ＧＮＤＬに接続される構成としてもよい。これによっても、送信コイルＬ１の第１端部Ｅ１１および第２端部Ｅ１２の両方を、常に低インピーダンス状態に維持することができる。

また実施例１（図６）では、期間ＰＥ１の時刻ｔ４から時刻ｔ６までの期間（領域Ａ１）、および、期間ＰＥ２の時刻ｔ９から時刻ｔ１０までの期間（領域Ａ２）において、トランジスタＮ１およびＮ２の両方をオンする制御を行う場合を説明したが、この形態に限られない。これらの期間において、トランジスタＰ１およびＰ２の両方をオンする制御を行ってもよい。これによっても、送信コイルＬ１の両端電位を低インピーダンスにするという目的は達成できる。ただし、これらの期間においては、トランジスタＮ１およびＮ２をオンさせる方が、より好ましい。これは、トランジスタＮ１およびＮ２のソース電圧が、接地電位ＧＮＤＬで固定とされているためである。これにより、信号伝達回路１の起動時や立ち下げ時など、電源電位ＶＤＤＬが安定しない状態においても、トランジスタＮ１およびＮ２を確実に動作させることができるため、Ｈブリッジ回路１９の安定した動作が期待できる。

また、実施例２では、送信コイルＬ１の両端の電位を常に接地電位ＧＮＤＬに維持する場合を説明したが、この形態に限られない。送信コイルＬ１の両端の電位を常に電源電位ＶＤＤＬに維持するとしてもよい。これによっても、送信コイルＬ１の両端電位を低インピーダンスにするという目的は達成できる。よって、コモンモード電圧ＶＣＭによるノイズ電圧の発生を抑制する、という本願の効果を得ることができる。

また実施例３では、トランジスタＰ１に１つのトランジスタＰ１ｂを並列に接続し、トランジスタＰ２に１つのトランジスタＰ２ｂを並列に接続する場合を説明したが、この形態に限られない。トランジスタＰ１に２つ以上のトランジスタを並列に接続するとともに、トランジスタＰ２に２つ以上のトランジスタを並列に接続してもよい。そして並列に接続したトランジスタをそれぞれ異なるタイミングでオフするとしてもよい。これにより、コイル電流Ｉ１の時間変化率を緻密に制御することが可能となる。また、トランジスタＰ１およびＰ２に並列に接続されるトランジスタのサイズを各々異ならせれば、コイル電流Ｉ１の時間変化率の制御をより緻密に行うことが可能となる。

また実施例３では、トランジスタＰ１およびＰ１ｂを、オン時には同時にオンし、オフ時には異なるタイミングでオフすることで、オフ時の時間変化率を制御する場合を説明したが、この形態に限られない。トランジスタＰ１およびＰ１ｂを、オン時には異なるタイミングでオンし、オフ時には同時にオフすることで、オン時の時間変化率を制御することも可能である。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１１、１２ パルス発生器
２０ スイッチ制御回路
２１ないし２４、２７、２８ 遅延回路
２５、２６ インバータ
Ｌ１ 送信コイル
Ｌ２ 受信コイル
Ｅ１１ 第１端部
Ｅ１２ 第２端部
ＶＤＤＬ 電源電位
ＧＮＤＬ 接地電位
Ｐ１、Ｐ２、Ｐ１ｂ、Ｐ２ｂ、Ｎ１、Ｎ２ トランジスタ
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧

Claims (9)

1. 送信コイルと受信コイルを備え、送信コイルと受信コイルとが電気的に絶縁されており、送信コイルから受信コイルへ信号を伝達する信号伝達装置において、
   送信コイルの第１端部と高位基準電位の供給端子との間に接続される上側第１スイッチと、
   第１端部と低位基準電位の供給端子との間に接続される下側第１スイッチと、
   送信コイルの第２端部と高位基準電位の供給端子との間に接続される上側第２スイッチと、
   第２端部と低位基準電位の供給端子との間に接続される下側第２スイッチと、
   上側第１スイッチ、下側第１スイッチ、上側第２スイッチ、下側第２スイッチの各々を制御するスイッチ制御部とを備え、
   スイッチ制御部は、上側第１スイッチと下側第２スイッチをオンにし、上側第２スイッチと下側第１スイッチをオフにすることで、送信コイルに第１方向にコイル電流を発生させ、その後上側第１スイッチをオフにすることに応じて下側第１スイッチをオンにする第１制御と、上側第１スイッチと下側第２スイッチをオフにし、上側第２スイッチと下側第１スイッチをオンにすることで、送信コイルに第２方向にコイル電流を発生させ、その後上側第２スイッチをオフにすることに応じて下側第２スイッチをオンにする第２制御とを行なうことを特徴とする信号伝達装置。
2. スイッチ制御部は、
   入力される信号の立ち上がりエッジを検出して第１パルス信号を出力する第１パルス出力部と、
   入力される信号の立ち下がりエッジを検出して第２パルス信号を出力する第２パルス出力部と、
   第１パルス信号を反転させた反転第１パルス信号を生成する第１反転部と、
   第２パルス信号を反転させた反転第２パルス信号を生成する第２反転部と
   をさらに備え、
   第１パルス信号が上側第１スイッチに供給され、反転第１パルス信号が下側第１スイッチに供給されていると共に、
   第２パルス信号が上側第２スイッチに供給され、反転第２パルス信号が下側第２スイッチに供給されていることを特徴とする請求項１に記載の信号伝達装置。
3. スイッチ制御部は、
   第１パルス信号、第２パルス信号、反転第１パルス信号、反転第２パルス信号の立ち上がりエッジを所定時間遅延させる遅延回路をさらに備え、
   遅延回路から出力された第１パルス信号および第２パルス信号が上側第１スイッチおよび上側第２スイッチに供給され、
   遅延回路から出力された反転第１パルス信号および反転第２パルス信号が下側第１スイッチおよび下側第２スイッチに供給されることを特徴とする請求項２に記載の信号伝達装置。
4. 下側第１スイッチと並列に接続される下側第１電流経路と、
   下側第２スイッチと並列に接続される下側第２電流経路とをさらに備え、
   下側第１電流経路のインピーダンスは下側第１スイッチのオン時のインピーダンスに比して高くされており、
   下側第２電流経路のインピーダンスは下側第２スイッチのオン時のインピーダンスに比して高くされていることを特徴とする請求項１ないし３の何れか１項に記載の信号伝達装置。
5. 下側第１スイッチ、下側第２スイッチ、下側第１電流経路、下側第２電流経路のそれぞれはＮＭＯＳトランジスタを備えており、
   下側第１電流経路のＮＭＯＳトランジスタのサイズは下側第１スイッチのＮＭＯＳトランジスタのサイズに比して小さくされており、
   下側第２電流経路のＮＭＯＳトランジスタのサイズは下側第２スイッチのＮＭＯＳトランジスタのサイズに比して小さくされており、
   スイッチ制御部は、下側第１電流経路および下側第２電流経路のＮＭＯＳトランジスタを常時オン状態に制御することを特徴とする請求項４に記載の信号伝達装置。
6. 下側第１スイッチ、下側第２スイッチ、下側第１電流経路、下側第２電流経路のそれぞれはＮＭＯＳトランジスタを備えており、
   下側第１電流経路は、ＮＭＯＳトランジスタのドレイン端子に接続される第１抵抗をさらに備え、
   下側第２電流経路は、ＮＭＯＳトランジスタのドレイン端子に接続される第２抵抗をさらに備え、
   スイッチ制御部は、下側第１電流経路および下側第２電流経路のＮＭＯＳトランジスタを常時オン状態に制御することを特徴とする請求項４または５に記載の信号伝達装置。
7. 上側第１スイッチと並列に接続されている並列第１スイッチと、
   上側第２スイッチと並列に接続されている並列第２スイッチとをさらに備え、
   スイッチ制御部は、
   第１制御において、上側第１スイッチと並列第１スイッチを同時にオンにし、その後上側第１スイッチと並列第１スイッチを異なるタイミングでオフにする制御を行い、
   第２制御において、上側第２スイッチと並列第２スイッチを同時にオンにし、その後上側第２スイッチと並列第２スイッチを異なるタイミングでオフにする制御を行うことを特徴とする請求項１ないし３の何れか１項に記載の信号伝達装置。
8. 上側第１スイッチ、並列第１スイッチ、上側第２スイッチ、並列第２スイッチのそれぞれはＰＭＯＳトランジスタを備えており、
   並列第１スイッチのＰＭＯＳトランジスタのサイズは、上側第１スイッチのＰＭＯＳトランジスタのサイズに比して小さくされており、
   並列第２スイッチのＰＭＯＳトランジスタのサイズは、上側第２スイッチのＰＭＯＳトランジスタのサイズに比して小さくされており、
   前記スイッチ制御部は、
   第１制御において、並列第１スイッチをオフにした後に上側第１スイッチをオフにする制御を行い、
   第２制御において、並列第２スイッチをオフにした後に上側第２スイッチをオフにする制御を行うことを特徴とする請求項７に記載の信号伝達装置。
9. 受信コイルの巻数が送信コイルの巻数よりも大きくされていることを特徴とする請求項１ないし８の何れか１項に記載の信号伝達装置。

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