JP2002523955A - 出力ドライバ回路 - Google Patents
出力ドライバ回路Info
- Publication number
- JP2002523955A JP2002523955A JP2000566950A JP2000566950A JP2002523955A JP 2002523955 A JP2002523955 A JP 2002523955A JP 2000566950 A JP2000566950 A JP 2000566950A JP 2000566950 A JP2000566950 A JP 2000566950A JP 2002523955 A JP2002523955 A JP 2002523955A
- Authority
- JP
- Japan
- Prior art keywords
- driver
- output
- control
- driver circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Amplifiers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
本発明は集積回路の出力ドライバ回路に関し、この出力ドライバ回路は多数のドライバ回路（１，２，３，４）及びドライバ制御部（５，６，７，８）の対ならびに制御装置（９）を有する。ドライバ制御部及びドライバ回路の対の各々（１、５/２、６/３、７/４、８）はドライバ段を形成する。これらのドライバ段は互いに直列に接続されている。制御装置（９）は出力ドライバ回路の入力信号に依存してドライバ段の列を通過する信号伝送方向を切り換え、この結果、出力ドライバ回路のスイッチオンにおいてもスイッチオフにおいてもこれらドライバ段は時間的にずれてスイッチし、これによって給電線路における電流パルス及び誘導性負荷において誘導される妨害電圧が低減される。
Description
【０００１】 本発明は請求項１の上位概念記載の出力ドライバ回路及び請求項８の上位概念
記載の差動出力ドライバ回路に関する。
記載の差動出力ドライバ回路に関する。
【０００２】 出力ドライバ回路は集積回路においてモジュール端子（ピン）のドライブのた
めに使用される。デジタル集積回路の絶えず向上してゆく動作周波数のために、
出力ドライバ回路を制御する制御信号の上昇時間及び降下時間はますます短くな
る。デジタル回路部分の高いスイッチング周波数のために給電線路において高周
波電流パルスが発生する。とりわけ誘導性負荷、抵抗性負荷又は容量性負荷のド
ライブのために高い電流を供給しなくてはならない出力ドライバ回路では、給電
線路におけるこれらの望ましくない電流パルスは相当な値に到達することがあり
、これによって他の回路部分の機能を妨害する。誘導性負荷の場合には、さらに
、電流経過における突然の変化によって大きい電圧振幅が発生され、この大きな
電圧振幅は他の回路部分の機能に望ましくない影響を与えることがありうる。
めに使用される。デジタル集積回路の絶えず向上してゆく動作周波数のために、
出力ドライバ回路を制御する制御信号の上昇時間及び降下時間はますます短くな
る。デジタル回路部分の高いスイッチング周波数のために給電線路において高周
波電流パルスが発生する。とりわけ誘導性負荷、抵抗性負荷又は容量性負荷のド
ライブのために高い電流を供給しなくてはならない出力ドライバ回路では、給電
線路におけるこれらの望ましくない電流パルスは相当な値に到達することがあり
、これによって他の回路部分の機能を妨害する。誘導性負荷の場合には、さらに
、電流経過における突然の変化によって大きい電圧振幅が発生され、この大きな
電圧振幅は他の回路部分の機能に望ましくない影響を与えることがありうる。
【０００３】 このような妨害を低減するために、出力ドライバ回路のスイッチングの際にこ
の出力ドライバ回路の電流経過における突然の変化も給電線路における妨害パル
スも低減することが試みられている。周知のように、このために、所属の制御部
を有する出力ドライバ回路の大きなドライバトランジスタがより小さいドライバ
トランジスタのチェーン、いわゆるドライバ段に分割され、このチェーンの個々
のドライバ段が時間的にずれて制御される。これによって、なるほど出力信号の
上昇時間は長くなりはするが、電流パルス及び誘導された妨害電圧は低減される
。
の出力ドライバ回路の電流経過における突然の変化も給電線路における妨害パル
スも低減することが試みられている。周知のように、このために、所属の制御部
を有する出力ドライバ回路の大きなドライバトランジスタがより小さいドライバ
トランジスタのチェーン、いわゆるドライバ段に分割され、このチェーンの個々
のドライバ段が時間的にずれて制御される。これによって、なるほど出力信号の
上昇時間は長くなりはするが、電流パルス及び誘導された妨害電圧は低減される
。
【０００４】 ＥＰ０３４０７３１Ｂ１には出力ドライバ回路が記述されており、多数のドラ
イバ段は並列に接続され、これらのドライバ段に前置接続されたＲＣ素子によっ
て時間的にずれて制御される。これらのＲＣ素子はドライバトランジスタに前置
接続された抵抗及び個々のドライバトランジスタのゲート・ソースキャパシタン
スによって形成されている。この場合、各ドライバトランジスタには固有の遅延
時間が割り当てられ、この固有の遅延時間はＲ又はＣの異なる値によって設定可
能である。しかし、集積回路に複数の抵抗を実現することは次のような欠点を有
する。すなわち、占有面積が大きく、抵抗の絶対値が調整しにくいのである。
イバ段は並列に接続され、これらのドライバ段に前置接続されたＲＣ素子によっ
て時間的にずれて制御される。これらのＲＣ素子はドライバトランジスタに前置
接続された抵抗及び個々のドライバトランジスタのゲート・ソースキャパシタン
スによって形成されている。この場合、各ドライバトランジスタには固有の遅延
時間が割り当てられ、この固有の遅延時間はＲ又はＣの異なる値によって設定可
能である。しかし、集積回路に複数の抵抗を実現することは次のような欠点を有
する。すなわち、占有面積が大きく、抵抗の絶対値が調整しにくいのである。
【０００５】 ＵＳ４９９２６７６から出力ドライバ回路が公知であり、個々のドライバ段が
接続されて１つのチェーンを形成している。このチェーンの各ドライバ段はこの
場合それぞれ前のドライバ段によって制御される。この場合、遅延はそれぞれ段
の前の段を通過する信号伝送時間によって惹起される。しかし、この出力ドライ
バ回路のスイッチオフは全てのドライバ段に対してパラレルに及び同時に行われ
、これにより電流経過における突然の変化を引き起こし、例えばインダクタンス
が接続されている場合には誘導された妨害電圧を引き起こす。
接続されて１つのチェーンを形成している。このチェーンの各ドライバ段はこの
場合それぞれ前のドライバ段によって制御される。この場合、遅延はそれぞれ段
の前の段を通過する信号伝送時間によって惹起される。しかし、この出力ドライ
バ回路のスイッチオフは全てのドライバ段に対してパラレルに及び同時に行われ
、これにより電流経過における突然の変化を引き起こし、例えばインダクタンス
が接続されている場合には誘導された妨害電圧を引き起こす。
【０００６】 スイッチング過程における電流ピーク及び電圧ピークを低減するためにＲＣ素
子が第１のドライバ段と第２のドライバとの間に設けられているさらに別の出力
ドライバ回路が、ＵＳ５３５５０２９から公知である。しかし、この場合、ドラ
イバトランジスタのスイッチオフは同様にパラレルに及び同時に行われ、これに
よってスイッチオフにおける上述の欠点は除去されない。
子が第１のドライバ段と第２のドライバとの間に設けられているさらに別の出力
ドライバ回路が、ＵＳ５３５５０２９から公知である。しかし、この場合、ドラ
イバトランジスタのスイッチオフは同様にパラレルに及び同時に行われ、これに
よってスイッチオフにおける上述の欠点は除去されない。
【０００７】 従って、本発明の課題は、ドライバトランジスタのスイッチオンにおいてもス
イッチオフにおいてもドライバ段の間で時間遅延が起こる出力ドライバ回路を提
供することである。
イッチオフにおいてもドライバ段の間で時間遅延が起こる出力ドライバ回路を提
供することである。
【０００８】 上記課題は、請求項１の特徴部分記載の構成を有する出力ドライバ回路又は請
求項８の特徴部分記載の構成を有する差動出力ドライバ回路によって解決される
。本発明の有利な実施形態は各従属請求項から得られる。
求項８の特徴部分記載の構成を有する差動出力ドライバ回路によって解決される
。本発明の有利な実施形態は各従属請求項から得られる。
【０００９】 この出力ドライバ回路の実施形態は多数の対となったドライバ回路及びドライ
バ制御部ならびに制御装置を有する。各々の対において、ドライバ制御部はドラ
イバ回路に接続されており、これらのドライバ制御部は直列に接続されており、
この列の最初のドライバ制御部及び最後のドライバ制御部を有する。制御装置は
この出力ドライバ回路の入力信号を評価し、この評価結果に依存してドライバ制
御部の列を通過する信号伝送方向を切り換える。この入力信号はこのために第１
のドライバ制御部にも最後のドライバ制御部にも導かれる。出力ドライバ段のス
イッチオンの際にこの入力信号は第１のドライバ段から最後のドライバ段に導か
れ、スイッチオフの際にこの入力信号は最後のドライバ段から第１のドライバ段
に導かれる。個々のドライバ段を通過する信号伝送時間のために、このスイッチ
ングにおいて遅延が生じる。有利には、これによって、ドライバ段の遅延された
スイッチオンも遅延されたスイッチオフも実現され、誘導性負荷において誘導さ
れる妨害電圧ならびに給電線路における電流パルスが低減される。
バ制御部ならびに制御装置を有する。各々の対において、ドライバ制御部はドラ
イバ回路に接続されており、これらのドライバ制御部は直列に接続されており、
この列の最初のドライバ制御部及び最後のドライバ制御部を有する。制御装置は
この出力ドライバ回路の入力信号を評価し、この評価結果に依存してドライバ制
御部の列を通過する信号伝送方向を切り換える。この入力信号はこのために第１
のドライバ制御部にも最後のドライバ制御部にも導かれる。出力ドライバ段のス
イッチオンの際にこの入力信号は第１のドライバ段から最後のドライバ段に導か
れ、スイッチオフの際にこの入力信号は最後のドライバ段から第１のドライバ段
に導かれる。個々のドライバ段を通過する信号伝送時間のために、このスイッチ
ングにおいて遅延が生じる。有利には、これによって、ドライバ段の遅延された
スイッチオンも遅延されたスイッチオフも実現され、誘導性負荷において誘導さ
れる妨害電圧ならびに給電線路における電流パルスが低減される。
【００１０】 とりわけ有利な実施形態では、ドライバ回路は異なる電流ドライバ性能を有す
る。この場合、例えば第１のドライバ段から最後のドライバ段へと電流ドライバ
性能が高まる。有利には、この場合、第１のドライバ段のドライバ回路は最後の
ドライバ段のドライバ回路よりも小さい電流密度を導く。例えば線路におけるあ
まりにも高すぎる電流密度に基づくエレクトロマイグレーションのような効果は
これによって弱められる。
る。この場合、例えば第１のドライバ段から最後のドライバ段へと電流ドライバ
性能が高まる。有利には、この場合、第１のドライバ段のドライバ回路は最後の
ドライバ段のドライバ回路よりも小さい電流密度を導く。例えば線路におけるあ
まりにも高すぎる電流密度に基づくエレクトロマイグレーションのような効果は
これによって弱められる。
【００１１】 本発明の有利な実施形態では、ドライバ制御部は少なくとも１つのインバータ
回路及び多数のスイッチを有し、さらにデジタル回路技術の構成素子によって簡
単に実現可能である。個々のドライバ制御部における信号遅延のために、少なく
とも１つのコンデンサが設けられ、このコンデンサはインバータ回路と共に信号
遅延のために使用される。有利にはこれらのコンデンサはドライバ制御部を通過
する信号伝送時間を長くし、この結果、電圧経過及び電流経過における上昇時間
及び降下時間が長くなりうる。
回路及び多数のスイッチを有し、さらにデジタル回路技術の構成素子によって簡
単に実現可能である。個々のドライバ制御部における信号遅延のために、少なく
とも１つのコンデンサが設けられ、このコンデンサはインバータ回路と共に信号
遅延のために使用される。有利にはこれらのコンデンサはドライバ制御部を通過
する信号伝送時間を長くし、この結果、電圧経過及び電流経過における上昇時間
及び降下時間が長くなりうる。
【００１２】 とりわけ有利な実施形態ではドライバ制御部のスイッチはトランジスタとして
実現される。
実現される。
【００１３】 出力ドライバ回路のとりわけ有利な実施形態では、この出力ドライバ回路はＣ
ＭＯＳ技術で製造される。とりわけ有利には、この実施形態において、出力ドラ
イバ回路のスイッチは個々のｐ及びｎチャネルＭＯＳトランジスタによって実現
されうる。
ＭＯＳ技術で製造される。とりわけ有利には、この実施形態において、出力ドラ
イバ回路のスイッチは個々のｐ及びｎチャネルＭＯＳトランジスタによって実現
されうる。
【００１４】 本発明の有利な実施形態は差動出力ドライバ回路に関する。この差動出力ドラ
イバ回路は２つの出力ドライバ回路を有し、これらの２つの出力ドライバ回路の
出力側は交差して結合されている。この実施形態は例えばトランスのような誘導
性負荷をドライブするためにとりわけ有利である。なぜなら、誘導される電圧は
出力信号の遅延されたスイッチオン乃至はスイッチオフによって低減され、これ
によってこの差動出力ドライバ回路の出力側端子にかかる負荷が小さくなるから
である。さらに、誘導された電圧ピークによる電磁的妨害が低減される。ドライ
バ回路の遅延されたスイッチオン乃至はスイッチオフのさらに別の利点は、低減
されたコモンモード電圧において得られる。これによって送信器及び受信器の調
整時間が低減される。
イバ回路は２つの出力ドライバ回路を有し、これらの２つの出力ドライバ回路の
出力側は交差して結合されている。この実施形態は例えばトランスのような誘導
性負荷をドライブするためにとりわけ有利である。なぜなら、誘導される電圧は
出力信号の遅延されたスイッチオン乃至はスイッチオフによって低減され、これ
によってこの差動出力ドライバ回路の出力側端子にかかる負荷が小さくなるから
である。さらに、誘導された電圧ピークによる電磁的妨害が低減される。ドライ
バ回路の遅延されたスイッチオン乃至はスイッチオフのさらに別の利点は、低減
されたコモンモード電圧において得られる。これによって送信器及び受信器の調
整時間が低減される。
【００１５】 本発明の他の利点、構成及び適用可能性を以下の記述において図面を参照しつ
つ説明する。
つ説明する。
【００１６】 図１は、出力ドライバ回路の実施例の回路図であり、 図２Ａは、ドライバ制御部の実施例の回路図であり、 図２Ｂは、ドライバ回路の実施例の回路図であり、 図３は、２つの出力ドライバ回路を組み合わせた、デジタル信号伝送のための
出力ドライバ回路の回路図である。
出力ドライバ回路の回路図である。
【００１７】 図１は１つのデジタル入力側ＥＩＮならびに２つの出力側ＡＵＳ０及びＡＵＳ
１を有する出力ドライバ回路を示す。出力側ＡＵＳ０はスイッチオフされるか又
はこの出力ドライバ回路の第２の給電電圧ＶＳＳに接続される。デジタル回路技
術においてＶＳＳはしばしばゼロ電位と一致する。周知のように、このような出
力側はプルダウン出力側とも呼ばれる。出力側ＡＵＳ１も同様にスイッチオフさ
れるか又はこの出力ドライバ回路の第１の給電電圧ＶＤＤに接続される。ＶＤＤ
がデジタル回路技術において高電位に一致する場合、この出力側も周知のように
プルアップ出力側と呼ばれる。
１を有する出力ドライバ回路を示す。出力側ＡＵＳ０はスイッチオフされるか又
はこの出力ドライバ回路の第２の給電電圧ＶＳＳに接続される。デジタル回路技
術においてＶＳＳはしばしばゼロ電位と一致する。周知のように、このような出
力側はプルダウン出力側とも呼ばれる。出力側ＡＵＳ１も同様にスイッチオフさ
れるか又はこの出力ドライバ回路の第１の給電電圧ＶＤＤに接続される。ＶＤＤ
がデジタル回路技術において高電位に一致する場合、この出力側も周知のように
プルアップ出力側と呼ばれる。
【００１８】 この出力ドライバ回路は４つのドライバ回路１、２、３及び４を有し、これら
の４つのドライバ回路１、２、３及び４はそれぞれ２つの入力側１７及び１８な
らびにそれぞれ２つの出力側１９及び２０を有する。各ドライバ回路の出力側１
９は出力側ＡＵＳ１に接続され、出力側２０は出力側ＡＵＳ０に接続されている
。ここに図示された実施例では、各ドライバ回路は２つのスイッチを有し、第１
のスイッチは出力側１９を第１の給電電圧ＶＤＤに接続し、第２のスイッチは出
力側２０を第２の給電電圧ＶＳＳに接続する。第１のスイッチはこのドライバ回
路の入力側１７を介して、第２のスイッチはこのドライバ回路の入力側１８を介
してデジタルに制御され、これら両方のスイッチは論理状態によってスイッチオ
ン乃至はスイッチオフされる。有利には入力側１７における論理０において第１
のスイッチは閉じられ、これに対して第２のスイッチは入力側１８における論理
１によって閉じられる。
の４つのドライバ回路１、２、３及び４はそれぞれ２つの入力側１７及び１８な
らびにそれぞれ２つの出力側１９及び２０を有する。各ドライバ回路の出力側１
９は出力側ＡＵＳ１に接続され、出力側２０は出力側ＡＵＳ０に接続されている
。ここに図示された実施例では、各ドライバ回路は２つのスイッチを有し、第１
のスイッチは出力側１９を第１の給電電圧ＶＤＤに接続し、第２のスイッチは出
力側２０を第２の給電電圧ＶＳＳに接続する。第１のスイッチはこのドライバ回
路の入力側１７を介して、第２のスイッチはこのドライバ回路の入力側１８を介
してデジタルに制御され、これら両方のスイッチは論理状態によってスイッチオ
ン乃至はスイッチオフされる。有利には入力側１７における論理０において第１
のスイッチは閉じられ、これに対して第２のスイッチは入力側１８における論理
１によって閉じられる。
【００１９】 これらのドライバ回路は対としてドライバ制御部５、６、７及び８に接続され
てドライバ段を形成し、それぞれドライバ制御部の出力側１３はドライバ回路の
入力側１７に接続され、ドライバ制御部の出力側１４はドライバ回路の入力側１
８に接続されている。各ドライバ制御部は２つのインバータ回路２２及び２３、
コンデンサ２４及び切り換えスイッチ２１を有する。これらのインバータ回路は
コンデンサ２４と組み合わされてドライバ制御部における信号遅延のために使用
される。この信号遅延は更に別のコンデンサ及びインバータ回路によって増大さ
れうる。インバータ回路の、とりわけドライバ性能の設計仕様は、この場合、そ
れぞれ制御すべきドライバ回路に合わせられている。この結果、制御すべきドラ
イバ回路のスイッチングの際の時間遅延は各ドライバ段毎に同じである。ドライ
バ制御部の切り換え入力側１２を介して制御される切り換えスイッチは、ドライ
バ制御部の入力側１０と入力側１１との間をスイッチする。従って、交互に２つ
の入力側１０及び１１のうちの一方が第１のインバータ２２の入力側に接続され
る。
てドライバ段を形成し、それぞれドライバ制御部の出力側１３はドライバ回路の
入力側１７に接続され、ドライバ制御部の出力側１４はドライバ回路の入力側１
８に接続されている。各ドライバ制御部は２つのインバータ回路２２及び２３、
コンデンサ２４及び切り換えスイッチ２１を有する。これらのインバータ回路は
コンデンサ２４と組み合わされてドライバ制御部における信号遅延のために使用
される。この信号遅延は更に別のコンデンサ及びインバータ回路によって増大さ
れうる。インバータ回路の、とりわけドライバ性能の設計仕様は、この場合、そ
れぞれ制御すべきドライバ回路に合わせられている。この結果、制御すべきドラ
イバ回路のスイッチングの際の時間遅延は各ドライバ段毎に同じである。ドライ
バ制御部の切り換え入力側１２を介して制御される切り換えスイッチは、ドライ
バ制御部の入力側１０と入力側１１との間をスイッチする。従って、交互に２つ
の入力側１０及び１１のうちの一方が第１のインバータ２２の入力側に接続され
る。
【００２０】 ドライバ制御部は直列に接続されており、この列の第１のドライバ制御部５の
第１の入力側１０及び最後のドライバ制御部８の第２の入力側１１は線路１６を
介して制御装置９に接続されている。線路１５を介して各ドライバ制御部の切り
換え入力側１２はこの制御装置に接続されている。付加的に、線路２５乃至は２
６を介して第１のドライバ制御部５乃至は最後のドライバ制御部８の第１の出力
側がこの制御装置に接続されている。第１のドライバ制御部５から出発して、各
ドライバ制御部６〜８はそれぞれ後続のドライバ制御部に接続され、ドライバ制
御部の第１の出力側１３は後続のドライバ制御部の第１の入力側１０に接続され
ている。最後のドライバ制御部８から出発して、各ドライバ制御部の第１の出力
側１３はそれぞれ前のドライバ制御部の第２の入力側１１に接続されている。制
御装置は出力ドライバ回路の入力側ＥＩＮに接続されている。
第１の入力側１０及び最後のドライバ制御部８の第２の入力側１１は線路１６を
介して制御装置９に接続されている。線路１５を介して各ドライバ制御部の切り
換え入力側１２はこの制御装置に接続されている。付加的に、線路２５乃至は２
６を介して第１のドライバ制御部５乃至は最後のドライバ制御部８の第１の出力
側がこの制御装置に接続されている。第１のドライバ制御部５から出発して、各
ドライバ制御部６〜８はそれぞれ後続のドライバ制御部に接続され、ドライバ制
御部の第１の出力側１３は後続のドライバ制御部の第１の入力側１０に接続され
ている。最後のドライバ制御部８から出発して、各ドライバ制御部の第１の出力
側１３はそれぞれ前のドライバ制御部の第２の入力側１１に接続されている。制
御装置は出力ドライバ回路の入力側ＥＩＮに接続されている。
【００２１】 この出力ドライバ回路の機能を次に記述する。デジタル入力側ＥＩＮに論理１
が印加される場合、プルアップ出力側ＡＵＳ１及びプルダウン出力側ＡＵＳ０が
スイッチオンされなければならない。制御装置はこの入力信号ＥＩＮに依存して
ドライバ制御部の列を通過する信号伝送方向を切り換える。両方の出力側ＡＵＳ
１及びＡＵＳ０のスイッチオンの際にはそれぞれ各ドライバ制御部の第１の入力
側にスイッチされ、この結果、この入力信号は第１のドライバ制御部５、第２の
ドライバ制御部６から最後のドライバ制御部８までを通ってこの列の全てのドラ
イバ制御部を通過する。これによって、ドライバ回路は時間的にずれてスイッチ
オンされ、両方の出力側ＡＵＳ１及びＡＵＳ０における電流ドライバ性能はゆっ
くりと段階的に上昇する。従って、本明細書の冒頭に記述された欠点を有する迅
速な電流変化に基づく接続されたインダクタンスにおける電圧ジャンプは、低減
される。入力信号が論理０に切り換えられる場合、両方の出力側ＡＵＳ１及びＡ
ＵＳ０はスイッチオフされなければならない。制御装置はこのためにそれぞれ各
ドライバ制御部の第２の入力側にスイッチし、この結果、まず最初に最後のドラ
イバ制御部８がスイッチし、次にその前のドライバ制御部がスイッチし、最後に
第１のドライバ制御部５がスイッチする。この場合、出力段は時間的にずれてス
イッチオフされ、電流ドライバ性能はこれらの出力側においてゆっくりと降下す
る。
が印加される場合、プルアップ出力側ＡＵＳ１及びプルダウン出力側ＡＵＳ０が
スイッチオンされなければならない。制御装置はこの入力信号ＥＩＮに依存して
ドライバ制御部の列を通過する信号伝送方向を切り換える。両方の出力側ＡＵＳ
１及びＡＵＳ０のスイッチオンの際にはそれぞれ各ドライバ制御部の第１の入力
側にスイッチされ、この結果、この入力信号は第１のドライバ制御部５、第２の
ドライバ制御部６から最後のドライバ制御部８までを通ってこの列の全てのドラ
イバ制御部を通過する。これによって、ドライバ回路は時間的にずれてスイッチ
オンされ、両方の出力側ＡＵＳ１及びＡＵＳ０における電流ドライバ性能はゆっ
くりと段階的に上昇する。従って、本明細書の冒頭に記述された欠点を有する迅
速な電流変化に基づく接続されたインダクタンスにおける電圧ジャンプは、低減
される。入力信号が論理０に切り換えられる場合、両方の出力側ＡＵＳ１及びＡ
ＵＳ０はスイッチオフされなければならない。制御装置はこのためにそれぞれ各
ドライバ制御部の第２の入力側にスイッチし、この結果、まず最初に最後のドラ
イバ制御部８がスイッチし、次にその前のドライバ制御部がスイッチし、最後に
第１のドライバ制御部５がスイッチする。この場合、出力段は時間的にずれてス
イッチオフされ、電流ドライバ性能はこれらの出力側においてゆっくりと降下す
る。
【００２２】 図２ＡにはＣＭＯＳ回路技術におけるドライバ制御部の実施例が図示されてい
る。切り換えスイッチ２１はこの例ではトランジスタＴ１、Ｔ２、Ｔ３及びＴ４
によって実現され、これらのトランジスタＴ１、Ｔ２、Ｔ３及びＴ４は接続され
ていわゆるトランスファー乃至はトランスミッション・ゲートを形成している。
トランジスタＴ１及びＴ２によって形成されたトランスファー・ゲートは第１の
入力側１０をスイッチし、トランジスタＴ３及びＴ４によって形成されたトラン
スファー・ゲートは第２の入力側１１をスイッチする。切り換え入力側１２は、
トランジスタＴ２及びＴ３の制御端子に接続され、さらにインバータ２７を介し
てトランジスタＴ１及びＴ４の制御端子に接続されている。両方のトランスファ
ー・ゲートの出力側は第１のインバータ２２の入力側及びコンデンサ２４に接続
されている。この第１のインバータには第２のインバータ２３が接続されており
、この第２のインバータ２３の出力側はドライバ制御部の第１の非反転出力側１
３を形成する。このドライバ制御部の第２の反転出力側１４は第１のインバータ
２２の出力側に接続されている。コンデンサ２４及び第１及び第２のインバータ
は、出力側１３及び１４を介して制御されるドライバ回路に対する制御信号を遅
延する。コンデンサ及びインバータの選択に応じて、制御信号の伝送時間は、す
なわちドライバ制御部に接続されたドライバ回路のスイッチオン遅延及びスイッ
チオフ遅延は、調整される。
る。切り換えスイッチ２１はこの例ではトランジスタＴ１、Ｔ２、Ｔ３及びＴ４
によって実現され、これらのトランジスタＴ１、Ｔ２、Ｔ３及びＴ４は接続され
ていわゆるトランスファー乃至はトランスミッション・ゲートを形成している。
トランジスタＴ１及びＴ２によって形成されたトランスファー・ゲートは第１の
入力側１０をスイッチし、トランジスタＴ３及びＴ４によって形成されたトラン
スファー・ゲートは第２の入力側１１をスイッチする。切り換え入力側１２は、
トランジスタＴ２及びＴ３の制御端子に接続され、さらにインバータ２７を介し
てトランジスタＴ１及びＴ４の制御端子に接続されている。両方のトランスファ
ー・ゲートの出力側は第１のインバータ２２の入力側及びコンデンサ２４に接続
されている。この第１のインバータには第２のインバータ２３が接続されており
、この第２のインバータ２３の出力側はドライバ制御部の第１の非反転出力側１
３を形成する。このドライバ制御部の第２の反転出力側１４は第１のインバータ
２２の出力側に接続されている。コンデンサ２４及び第１及び第２のインバータ
は、出力側１３及び１４を介して制御されるドライバ回路に対する制御信号を遅
延する。コンデンサ及びインバータの選択に応じて、制御信号の伝送時間は、す
なわちドライバ制御部に接続されたドライバ回路のスイッチオン遅延及びスイッ
チオフ遅延は、調整される。
【００２３】 図２Ｂはドライバ回路の実施例を示し、このドライバ回路はスイッチとしてＣ
ＭＯＳ技術における２つのＭＯＳトランジスタを有する。第１の給電電圧ＶＤＤ
と出力側１９との間のｐチャネルＭＯＳＦＥＴの負荷区間及び第２の給電電圧Ｖ
ＳＳと出力側２０との間のｎチャネルＭＯＳＦＥＴの負荷区間がスイッチされる
。
ＭＯＳ技術における２つのＭＯＳトランジスタを有する。第１の給電電圧ＶＤＤ
と出力側１９との間のｐチャネルＭＯＳＦＥＴの負荷区間及び第２の給電電圧Ｖ
ＳＳと出力側２０との間のｎチャネルＭＯＳＦＥＴの負荷区間がスイッチされる
。
【００２４】 図３は２つの出力ドライバ回路の組み合わせを示し、第１の出力ドライバ回路
は制御装置９１、３つのドライバ制御部５１、６１及び７１及び３つのドライバ
回路１０１、２０１及び３０１を有する。このような装置は例えばＩＳＤＮモジ
ュールにおいて適用される差動出力側を有するＵＰＮ送信器においてトランスの
制御のために使用される。第２の出力ドライバ回路は制御装置９２、３つのドラ
イバ制御部５２、６２及び７２及び３つのドライバ回路１０２、２０２及び３０
２を有する。線路１５１乃至は１５２を介して制御装置９１乃至は９２はドライ
バ制御部５１、６１及び７１乃至は５２、６２及び７２の入力側をスイッチする
。線路１６１乃至は１６２は、第１のドライバ制御部５１乃至は５２の第１の入
力側及び最後のドライバ制御部７１乃至は７２の第２の入力側を制御装置９１乃
至は９２に接続する。第１の出力ドライバ回路のプルアップ出力側ＡＵＳ１１は
第２の出力ドライバ回路のプルダウン出力側ＡＵＳ０２及びトランスＵの端子Ｕ
２に接続されている。第１の出力ドライバ回路のプルダウン出力側ＡＵＳ０１は
第２の出力ドライバ回路のプルアップ出力側ＡＵＳ１２及びトランスＵの端子Ｕ
１に接続されている。このトランスはその２次側において負荷抵抗ＲＬに接続さ
れている。様々な入力側信号コンビネーションを印加することによって、このト
ランスＵはこれら両方の出力ドライバ回路によってドライブされる。この場合、
以下の入力信号コンビネーション（ＥＩＮ０，ＥＩＮ１）はこのトランスの端子
（Ｕ１、Ｕ２）における相応の電圧をもたらす（“aus”は、出力側がスイッチ
オフされておりかつこの出力側における電位が不確定であることを意味する）： （EIN0,EIN1） （AUS01,AUS12） （AUS02,AUS11） （U1,U2） （1,1） （VSS, VDD） （VSS, VDD） 禁止状態 （1,0） （VSS, aus） （aus, VDD） （VSS,VDD） （0,1） （aus, VDD） （VSS, aus） （VDD, VSS） （0,0） （aus, aus） （aus, aus） （aus, aus） 入力信号コンビネーション（１，１）は禁止されている。なぜなら、この場合
全てのスイッチが閉じられ、第１の給電電圧ＶＤＤ及び第２の給電電圧ＶＳＳが
短絡されてしまうからである。この場合、ドライバ回路はスイッチを導通する高
い電流によって損傷をうける可能性がある。入力信号コンビネーション（０，０
）によって出力側は完全にスイッチオフされ、この結果、トランスの端子Ｕ１及
びＵ２における電位が不確定になる。この状態ではドライバ回路を電流が流れな
い。入力信号コンビネーション（１，０）から（０，１）へ乃至は（０，１）か
ら（１，０）への移行の際にはドライバ回路１０１、２０１、３０１及び１０２
、２０２、３０２が時間的にずれてスイッチオン乃至はオフされることによって
、スイッチオンの際にはコモンモードパルスが、スイッチオフの際にはコモンモ
ード電圧がトランスの一次側において明らかに低減される。さらに、これらのド
ライバ回路の時間的にずれたスイッチオフによって、このトランスにおいて誘導
される過剰電圧上昇が低減され、これによって回路の電磁的特性が改善される。
は制御装置９１、３つのドライバ制御部５１、６１及び７１及び３つのドライバ
回路１０１、２０１及び３０１を有する。このような装置は例えばＩＳＤＮモジ
ュールにおいて適用される差動出力側を有するＵＰＮ送信器においてトランスの
制御のために使用される。第２の出力ドライバ回路は制御装置９２、３つのドラ
イバ制御部５２、６２及び７２及び３つのドライバ回路１０２、２０２及び３０
２を有する。線路１５１乃至は１５２を介して制御装置９１乃至は９２はドライ
バ制御部５１、６１及び７１乃至は５２、６２及び７２の入力側をスイッチする
。線路１６１乃至は１６２は、第１のドライバ制御部５１乃至は５２の第１の入
力側及び最後のドライバ制御部７１乃至は７２の第２の入力側を制御装置９１乃
至は９２に接続する。第１の出力ドライバ回路のプルアップ出力側ＡＵＳ１１は
第２の出力ドライバ回路のプルダウン出力側ＡＵＳ０２及びトランスＵの端子Ｕ
２に接続されている。第１の出力ドライバ回路のプルダウン出力側ＡＵＳ０１は
第２の出力ドライバ回路のプルアップ出力側ＡＵＳ１２及びトランスＵの端子Ｕ
１に接続されている。このトランスはその２次側において負荷抵抗ＲＬに接続さ
れている。様々な入力側信号コンビネーションを印加することによって、このト
ランスＵはこれら両方の出力ドライバ回路によってドライブされる。この場合、
以下の入力信号コンビネーション（ＥＩＮ０，ＥＩＮ１）はこのトランスの端子
（Ｕ１、Ｕ２）における相応の電圧をもたらす（“aus”は、出力側がスイッチ
オフされておりかつこの出力側における電位が不確定であることを意味する）： （EIN0,EIN1） （AUS01,AUS12） （AUS02,AUS11） （U1,U2） （1,1） （VSS, VDD） （VSS, VDD） 禁止状態 （1,0） （VSS, aus） （aus, VDD） （VSS,VDD） （0,1） （aus, VDD） （VSS, aus） （VDD, VSS） （0,0） （aus, aus） （aus, aus） （aus, aus） 入力信号コンビネーション（１，１）は禁止されている。なぜなら、この場合
全てのスイッチが閉じられ、第１の給電電圧ＶＤＤ及び第２の給電電圧ＶＳＳが
短絡されてしまうからである。この場合、ドライバ回路はスイッチを導通する高
い電流によって損傷をうける可能性がある。入力信号コンビネーション（０，０
）によって出力側は完全にスイッチオフされ、この結果、トランスの端子Ｕ１及
びＵ２における電位が不確定になる。この状態ではドライバ回路を電流が流れな
い。入力信号コンビネーション（１，０）から（０，１）へ乃至は（０，１）か
ら（１，０）への移行の際にはドライバ回路１０１、２０１、３０１及び１０２
、２０２、３０２が時間的にずれてスイッチオン乃至はオフされることによって
、スイッチオンの際にはコモンモードパルスが、スイッチオフの際にはコモンモ
ード電圧がトランスの一次側において明らかに低減される。さらに、これらのド
ライバ回路の時間的にずれたスイッチオフによって、このトランスにおいて誘導
される過剰電圧上昇が低減され、これによって回路の電磁的特性が改善される。
【００２５】 これらのドライバ回路の電流ドライバ性能は通常は大きさが異なる。この場合
、第１のドライバ制御部５１、５２に接続されたドライバ回路１０１、１０２は
、最後のドライバ制御部７１、７２に接続されたドライバ回路３０１、３０２よ
りも低い電流ドライバ性能を有する。これらのドライバ回路のスイッチオン乃至
はスイッチオフにおいて、この場合、最も弱いドライバ回路１０１、１０２乃至
は最も強いドライバ回路３０１、３０２がまず最初にスイッチオン乃至はスイッ
チオフされる。この手段は付加的にトランスにおいてこれらドライバ回路のスイ
ッチオン乃至はオフの際に誘導される電圧を低減する。さらに、これによって、
第１のドライバ段１０１、１０２がスイッチオンの際に非常に高い電流密度を導
き、これらの第１のドライバ段のドライバ回路のトランジスタ及び線路における
エレクトロマイグレーションを助長することが回避される。
、第１のドライバ制御部５１、５２に接続されたドライバ回路１０１、１０２は
、最後のドライバ制御部７１、７２に接続されたドライバ回路３０１、３０２よ
りも低い電流ドライバ性能を有する。これらのドライバ回路のスイッチオン乃至
はスイッチオフにおいて、この場合、最も弱いドライバ回路１０１、１０２乃至
は最も強いドライバ回路３０１、３０２がまず最初にスイッチオン乃至はスイッ
チオフされる。この手段は付加的にトランスにおいてこれらドライバ回路のスイ
ッチオン乃至はオフの際に誘導される電圧を低減する。さらに、これによって、
第１のドライバ段１０１、１０２がスイッチオンの際に非常に高い電流密度を導
き、これらの第１のドライバ段のドライバ回路のトランジスタ及び線路における
エレクトロマイグレーションを助長することが回避される。
【００２６】 制御装置９１、９２は入力信号を評価するための論理素子を有し、これらの論
理素子が切り換え信号を発生し、この切り換え信号は線路１５１、１５２を介し
てドライブ制御部の列を通過する信号伝送方向を切り換える。上記のテーブルに
記述された入力信号コンビネーションが評価され、この評価からドライバ制御部
の２つの入力側１０及び１１をスイッチするための信号が導出されさえすればよ
い。これは例えば論理ゲートだけから構成される簡単なスイッチング回路によっ
て実施される。
理素子が切り換え信号を発生し、この切り換え信号は線路１５１、１５２を介し
てドライブ制御部の列を通過する信号伝送方向を切り換える。上記のテーブルに
記述された入力信号コンビネーションが評価され、この評価からドライバ制御部
の２つの入力側１０及び１１をスイッチするための信号が導出されさえすればよ
い。これは例えば論理ゲートだけから構成される簡単なスイッチング回路によっ
て実施される。
【図１】 出力ドライバ回路の実施例の回路図である。
【図２】 Ａはドライバ制御部、Ｂはドライバ回路の実施例の回路図である。
【図３】 ２つの出力ドライバ回路を組み合わせた、デジタル信号伝送のための出力ドラ
イバ回路の回路図である。
イバ回路の回路図である。
ＥＩＮ デジタル入力側 ＡＵＳ 出力側 ＶＤＤ 第１の給電電圧 ＶＳＳ 第２の給電電圧 １〜４ ドライバ回路 ５〜８ ドライバ制御部 ９ 制御装置 １０及び１１ 入力側 １２ 切り換え入力側 １３及び１４ 出力側 １５ 線路 １６ 線路 １７及び１８ 入力側 １９及び２０ 出力側 ２１ 切り換えスイッチ ２２及び２３ インバータ回路 ２４ コンデンサ ２５及び２６ 線路 Ｔ１〜Ｔ４ トランジスタ ２７ インバータ ９１ 制御装置 ５１、６１、７１ ドライバ制御部 １０１、２０１、３０１ ドライバ回路 ９２ 制御装置 ５２、６２、７２ ドライバ制御部 １０２、２０２、３０２ ドライバ回路 １５１及び１５２ 線路 １６１及び１６２ 線路 Ｕ トランス Ｕ１及びＵ２ トランスの端子 ＲＬ 負荷抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 25/02 Ｈ０３Ｋ 17/687 Ｆ (72)発明者 ハインツ ヴェルカー ドイツ連邦共和国 フーグルフィング リ ングシュトラーセ 10 Ｆターム(参考） 5J055 AX25 AX55 AX56 BX03 BX16 CX13 CX24 DX13 DX14 DX22 DX56 DX83 EX02 EX07 EY10 EY21 EZ07 EZ13 GX01 5J056 AA04 BB34 BB35 DD13 DD28 DD29 DD51 EE11 EE13 EE15 FF08 GG02 GG13 5K029 AA02 CC01 DD23 DD24 GG07
Claims (8)
- 【請求項１】 集積回路の出力ドライバ回路であって、該出力ドライバ回路
は入力信号を受信するための入力側端子（ＥＩＮ）、出力信号を送出するための
少なくとも１つの出力側端子（ＡＵＳ０，ＡＵＳ１）ならびに多数のドライバ段
（１，５；２，６；３，７；４，８）を有し、各ドライバ段は、ドライバ回路及
びドライバ制御部を有し、さらに該ドライバ制御部の制御信号（１３）は前記ド
ライバ回路を制御する、集積回路の出力ドライバ回路において、 各ドライバ制御部は第１の入力側（１０）及び第２の入力側（１１）を有し、
該第１の入力側又は第２の入力側は切り換え信号に依存して活性化され、 前記ドライバ制御部は互いに直列に接続されており、この列の第１のドライバ
制御部（５）から出発して各ドライバ制御部の制御信号は各々後続のドライバ制
御部の前記第１の入力側に供給され、この列の最後のドライバ制御部（８）から
出発して各ドライバ制御部の制御信号は各々前のドライバ制御部の前記第２の入
力側に供給され、 前記出力ドライバ回路は制御装置（９）を有し、該制御装置（９）は切り換え
線路（１５）を介して前記切り換え信号を各ドライバ制御部に伝送し、 列の前記第１のドライバ制御部の前記第１の入力側及び前記最後のドライバ制
御部の前記第２の入力側は前記制御装置に入力線路（１６）を介して接続されて
おり、該入力線路（１６）は前記入力側端子（ＥＩＮ）に対して遅延された入力
信号を伝送し、 前記制御装置は各ドライバ制御部の前記第１の入力側と前記第２の入力側との
間をスイッチすることを特徴とする、集積回路の出力ドライバ回路。 - 【請求項２】 ドライバ回路は異なる電流ドライバ性能を有することを特徴
とする、請求項１記載の出力ドライバ回路。 - 【請求項３】 各ドライバ制御部は多数の並列に接続されたスイッチ（Ｔ１
、Ｔ２；Ｔ３、Ｔ４）、少なくとも１つのインバータ回路（２２，２３）及び少
なくとも１つのコンデンサ（２４）を有することを特徴とする、請求項１又は２
記載の出力ドライバ回路。 - 【請求項４】 ドライバ制御部にはトランジスタ（Ｔ１、Ｔ２、Ｔ３、Ｔ４
）がスイッチとして設けられていることを特徴とする、請求項１〜３のうちの１
項記載の出力ドライバ回路。 - 【請求項５】 各ドライバ制御部は付加的に反転された制御信号（１４）を
送出することを特徴とする、請求項１〜４のうちの１項記載の出力ドライバ回路
。 - 【請求項６】 各ドライバ回路は制御信号（１３）及び相補的な制御信号（
１４）を受信することを特徴とする、請求項５記載の出力ドライバ回路。 - 【請求項７】 出力ドライバ回路はＣＭＯＳ技術で構成されることを特徴と
する、請求項１〜６のうちの１項記載の出力ドライバ回路。 - 【請求項８】 第１の出力ドライバ回路の出力側（ＡＵＳ０１，ＡＵＳ１１
）は、第２の出力ドライバ回路の出力側（ＡＵＳ０２，ＡＵＳ１２）に交差して
結合されている、請求項１〜７のうちの１項記載の第１の及び第２の出力ドライ
バ回路を特徴とする差動出力ドライバ回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19837394.5 | 1998-08-18 | ||
| DE19837394 | 1998-08-18 | ||
| PCT/DE1999/002389 WO2000011787A1 (de) | 1998-08-18 | 1999-08-02 | Ausgangstreiberschaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002523955A true JP2002523955A (ja) | 2002-07-30 |
Family
ID=7877884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000566950A Withdrawn JP2002523955A (ja) | 1998-08-18 | 1999-08-02 | 出力ドライバ回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6362667B2 (ja) |
| EP (1) | EP1110320B1 (ja) |
| JP (1) | JP2002523955A (ja) |
| KR (1) | KR20010072676A (ja) |
| CN (1) | CN1160859C (ja) |
| AT (1) | ATE253784T1 (ja) |
| DE (1) | DE59907654D1 (ja) |
| WO (1) | WO2000011787A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021013143A (ja) * | 2019-07-09 | 2021-02-04 | ローム株式会社 | 差動信号送信回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2280383C (en) * | 1999-04-30 | 2009-12-22 | S&C Electric Company | Control arrangement and method for power electronic system |
| JP4205969B2 (ja) | 2003-02-18 | 2009-01-07 | パナソニック株式会社 | 電流ドライバ回路 |
| US7224180B2 (en) * | 2004-11-18 | 2007-05-29 | Seiko Epson Corporation | Methods and systems for rise-time improvements in differential signal outputs |
| CN101388865B (zh) * | 2008-10-29 | 2011-08-03 | 四川和芯微电子股份有限公司 | 一种优化高速数据接口输出波形的电流分段电路 |
| US8410828B2 (en) * | 2010-12-28 | 2013-04-02 | Stmicroelectronics Pvt Ltd. | Area efficient EMI reduction technique for H-bridge current mode transmitter |
| US8891681B2 (en) | 2012-03-20 | 2014-11-18 | Intel Mobile Communications GmbH | Transmitters and methods |
| US9495317B2 (en) | 2013-12-18 | 2016-11-15 | Infineon Technologies Ag | Bus driver circuit with improved transition speed |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250855A (en) * | 1992-03-20 | 1993-10-05 | Vlsi Technology, Inc. | Fast logic circuits |
| US5424653A (en) * | 1993-10-06 | 1995-06-13 | Advanced Micro Devices, Inc. | Gradual on output buffer circuit including a reverse turn-off apparatus |
| JP2859234B2 (ja) * | 1996-12-26 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| US5825219A (en) * | 1997-02-21 | 1998-10-20 | Silicon Integrated System Corp. | Fast edge rate signal driver |
| US6278306B1 (en) * | 1999-06-07 | 2001-08-21 | Sun Microsystems, Inc. | Method for an output driver with improved slew rate control |
-
1999
- 1999-08-02 WO PCT/DE1999/002389 patent/WO2000011787A1/de not_active Application Discontinuation
- 1999-08-02 KR KR1020017001963A patent/KR20010072676A/ko not_active Application Discontinuation
- 1999-08-02 CN CNB998098108A patent/CN1160859C/zh not_active Expired - Fee Related
- 1999-08-02 AT AT99950496T patent/ATE253784T1/de not_active IP Right Cessation
- 1999-08-02 JP JP2000566950A patent/JP2002523955A/ja not_active Withdrawn
- 1999-08-02 DE DE59907654T patent/DE59907654D1/de not_active Expired - Lifetime
- 1999-08-02 EP EP99950496A patent/EP1110320B1/de not_active Expired - Lifetime
-
2001
- 2001-02-20 US US09/789,981 patent/US6362667B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021013143A (ja) * | 2019-07-09 | 2021-02-04 | ローム株式会社 | 差動信号送信回路 |
| JP7329378B2 (ja) | 2019-07-09 | 2023-08-18 | ローム株式会社 | 差動信号送信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59907654D1 (de) | 2003-12-11 |
| ATE253784T1 (de) | 2003-11-15 |
| EP1110320B1 (de) | 2003-11-05 |
| US20010024133A1 (en) | 2001-09-27 |
| WO2000011787A1 (de) | 2000-03-02 |
| CN1160859C (zh) | 2004-08-04 |
| CN1314027A (zh) | 2001-09-19 |
| US6362667B2 (en) | 2002-03-26 |
| KR20010072676A (ko) | 2001-07-31 |
| EP1110320A1 (de) | 2001-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5726583A (en) | Programmable dynamic line-termination circuit | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US6281715B1 (en) | Low voltage differential signaling driver with pre-emphasis circuit | |
| EP0717334B1 (en) | Circuit for providing a compensated bias voltage | |
| US7378878B2 (en) | Driver circuit having programmable slew rate | |
| US6133749A (en) | Variable impedance output driver circuit using analog biases to match driver output impedance to load input impedance | |
| US6084434A (en) | Adjustable output driver circuit | |
| US7019551B1 (en) | Output buffer with slew rate control and a selection circuit | |
| US5124579A (en) | Cmos output buffer circuit with improved ground bounce | |
| JP4059387B2 (ja) | 集積回路のノードにおけるディジタル信号の遷移エッジのスルー・レートを変化させる装置 | |
| EP0303341B1 (en) | Output buffer circuits | |
| US5428303A (en) | Bias generator for low ground bounce output driver | |
| US5155379A (en) | Clocked driver circuit stabilized against changes due to fluctuations in r.c. time constant | |
| JP2783183B2 (ja) | 出力回路 | |
| US5355029A (en) | Staged CMOS output buffer | |
| GB2237945A (en) | Output buffers | |
| US6188244B1 (en) | Hysteresis input buffer | |
| US6297677B1 (en) | Method for a dynamic termination logic driver with improved slew rate control | |
| US5598107A (en) | Current switching circuit having reduced current noise operation | |
| US4973861A (en) | Integrated circuit comprising logic circuits and at least one push-pull stage | |
| JP2002523955A (ja) | 出力ドライバ回路 | |
| US6525569B1 (en) | Driver circuit having shapable transition waveforms | |
| JPH09238068A (ja) | 単一スルーレート抵抗を持った出力ドライバ回路 | |
| US6359484B1 (en) | Slew-rate-control structure for high-frequency operation | |
| US6873196B2 (en) | Slew rate control of output drivers using FETs with different threshold voltages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |