CN1160859C

CN1160859C - 输出驱动电路

Info

Publication number: CN1160859C
Application number: CNB998098108A
Authority: CN
Inventors: D; D·基拉特; I; O·哈尔瑟; H·维尔克
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 1998-08-18
Filing date: 1999-08-02
Publication date: 2004-08-04
Anticipated expiration: 2019-08-02
Also published as: EP1110320B1; KR20010072676A; CN1314027A; JP2002523955A; EP1110320A1; DE59907654D1; US20010024133A1; US6362667B2; ATE253784T1; WO2000011787A1

Abstract

本发明涉及一种集成电路的输出驱动电路，该电路包含有多个成对的驱动电路(1、2、3、4)和驱动控制器(5、6、7、8)、以及一个控制装置(9)。每对驱动控制器和驱动电路(1、5/2、6/3、7/4、8)构成一个驱动级。驱动级相互串联连接。控制装置(9)根据输出驱动电路的输入信号来转换通过驱动级串的信号传输方向，使得在输出驱动电路导通和关断时，各驱动级时间错开地进行开关，由此减小了电源线上的电流脉冲和感性负载里感应出来的干扰电压。

Description

输出驱动电路

技术领域

本发明涉及输出驱动电路和差动输出驱动电路。

背景技术

在集成电路中，输出驱动电路被用来驱动元件的接线端(管脚)。由于数字集成电路的运行频率不断提高，控制输出驱动电路的控制信号的上升和下降时间便变得越来越短。由于数字电路部分的高开关频率，在电源线上将产生高频电流脉冲。尤其在必须提供大电流来驱动感性、阻性或容性负载的输出驱动电路中，电源线上的这种不理想的电流脉冲可能达到相当大的值，并由此干扰其它电路部分的功能。此外，在感性负载情况下，由于电流变化过程中的突然改变会生成大的电压振幅，这可能对其它电路部分的功能造成不理想的电磁干扰。

为了减小这种干扰，尝试在对输出驱动电路进行开关时，不但减小输出驱动电路的电流变化过程的突然改变，而且还减小电源线上的电流脉冲。为此，输出驱动电路的大驱动晶体管同所属的控制器一起以已知的方式被划分成由较小驱动晶体管组成的链，亦即所谓的驱动级，并对所述链的各个驱动级进行时间错开地控制。所以，虽然输出信号的上升时间延长了，但是电流脉冲和感应干扰电压减小了。

在欧洲专利EP 0 340 731 B1中讲述过一种输出驱动电路，其中多个驱动级并行联接，并通过串联在驱动级上的RC网络来进行时间错开地控制。RC网络由串联在驱动晶体管上的电阻和单个驱动晶体管的门极-源极电容构成。其中每个驱动晶体管都具有一个特定的延迟时间，该时间可由不同的R或C值来进行调节。然而，在集成电路上实现电阻具有如下缺点，即对面积的需要较大，而且电阻的绝对值难以调整。

在美国专利US 4,992,676中曾公开一种输出驱动电路，其中单个的驱动级错接成一条链。其中，所述链的每个驱动级均由前面的驱动级来控制。其中延迟由通过前面各级的信号时延来决定。然而输出驱动电路的关断对于所有的驱动级来说都是并行而且同时进行的，从而导致电流变化过程的突然改变，并且譬如在所联接的电感中导致感应干扰电压。

在美国专利US 5,355,029中公开过另外一种输出驱动电路，其中为了减小开关过程中的电流和电压尖峰，在第一和第二驱动级之间设置了RC网络。然而，这里驱动晶体管的关断同样是并行而且同时进行的，从而没有排除上述关断中的缺点。

发明内容

因此，本发明的任务在于，提供一种输出驱动电路，该电路不仅在驱动晶体管导通时，而且在其关断时均在驱动级之间设置了延时。

该任务由本发明的输出驱动电路或本发明的差动输出驱动电路来解决。

输出驱动电路的一种实施方案具有多个成对的驱动控制器和驱动电路、以及一个控制装置。在每一对中，驱动控制器与驱动电路相联接，并且驱动控制器串联连接，串中有开头驱动控制器和结尾驱动控制器。控制装置分析输出驱动电路的输入信号，并根据分析结果来转换通过驱动控制器串的信号传输方向。此外，输入信号不仅传输到第一个而且传输到最末一个驱动控制器。在输出驱动级的导通过程中，输入信号从第一个传输至最末一个驱动级，而在关断过程中它从最末一个传输至第一个驱动级。由于经过单个驱动级的信号传输时间而在开关过程中产生了延时。从而不但有利地实现了驱动级的延时导通，还实现了其延时关断，并且减小了感性负载中的感应干扰电压以及电源线上的电流脉冲。

有一个尤其优选的实施方案，其中驱动电路具有不同的电流驱动能力。在此，譬如电流驱动能力可以从第一个向最末一个驱动级递增。于是，第一个驱动级的驱动电路所传输的电流密度优选地比最末一个驱动级的驱动电路小。因此，诸如由于导线中达到较高的电流密度而产生的电迁移效应得到减弱。

在本发明的一个优选的实施方案中，驱动控制器具有至少一个反相电路和多个开关，并可以用数字电路技术的元件来简单地实现。为了在单个驱动控制器中产生信号延时，至少设置了一个电容器，该电容器辅助反相电路产生信号延时。电容器有利地延长了通过驱动控制器的信号传输时间，使得能够在电压和电流变化过程中延长上升和下降时间。

在一个尤其优选的实施方案中，驱动控制器的开关是作为晶体管来实现的。

在输出驱动电路的一个尤其优选的实施方案中，该电路是用CMOS技术来制造的。在这种实施方案中尤其有利的是，输出驱动电路的开关可以由单个的p沟道和n沟道MOS晶体管来实现。

本发明的一种优的实施方案涉及到一种差动输出驱动电路，该电路具有其输出交叉耦合的两个输出驱动电路。已经证明，该实施方案尤其适合于驱动诸如变压器等感性负载，原因是感应电压由于输出信号的延迟导通或关断而减小，由此，差动输出驱动电路的输出接点的负荷变小。此外，由于感应电压尖峰而产生的电磁干扰减小了。驱动电路延时导通和关断的另一个优点在于同步电压的减小。从而减少了发送器和接收器的调整时间。

附图说明

结合附图，本发明的其它优点、特征和应用可能性由下面的实施例说明给出。在附图中，

图1示出了输出驱动电路的一种实施例的电路图；

图2A示出了驱动控制器的一种实施例的电路图；

图2B示出了驱动电路的一种实施例的电路图；

图3示出了把两个输出驱动电路组合成一个用于数字信号传输的输出驱动电路。

具体实施方式

附图1示出了具有一个数字输入EIN以及两个输出AUS0和AUS1的输出驱动电路。输出AUS0可以被关断或接通至输出驱动电路的第二电源电压VSS。在数字电路技术中，VSS常常与零电位相一致。这种输出也公开地被称为下拉式输出。输出AUS1同样也可以被关断或接通至输出驱动电路的第一电源电压VDD。如果VDD与数字电路技术中的高电位相一致，那么该输出也公开地称为上拉式输出。

输出驱动电路包含有四个驱动电路1、2、3及4，该驱动电路均具有两个输入17和18以及两个输出19和20。每个驱动电路的输出19与输出AUS1相联接，而输出20与输出端AUS0相联接。在所描绘的实施例中，每个驱动电路包含有两个开关，其中第一个开关把输出19与第一电源电压VDD联接起来，而第二个开关把输出20与第二电源电压VSS联接起来。第一开关通过驱动电路的输入17来进行数字控制，而第二开关通过驱动电路的输出18来进行数字控制，其中这两个开关通过逻辑状态被导通或关断。在输入17上有逻辑零时，第一开关优选地接通，与此相反，第二开关通过输入18上的逻辑1而导通。

驱动电路成对地与驱动控制器5、6、7和8相联接以形成一个驱动级，其中驱动控制器的输出13均与驱动电路的输入17相联接，而驱动控制器的输出14均与驱动电路的输入18相联接。每个驱动控制器包含有两个反相电路22和23、一个电容24和一个转换开关21。反相电路连同电容24用于实现驱动控制器中的信号延迟，其中信号延迟可以通过其它的电容和反相电路来增大。反相电路的选择，尤其是驱动能力的选择在此是根据各个待控制的驱动电路来调整的，使得待控制的驱动电路在开关过程中的时间延迟对于各个驱动级相等。通过驱动控制器的转换输入端12而控制的转换开关在驱动控制器的输入10和输入11之间进行切换。从而两个输入10和11之一交替地与第一反相器22的输入端相联。

驱动控制器串联地联接，其中，第一驱动控制器5的第一输入10和所述串中最末一个驱动器8的第二输入通过导线16与控制装置9相联接。通过导线15，各驱动控制器的转换输入端12与控制装置相联接。另外，通过导线25或26，第一驱动控制器5或最末一个驱动控制器8的第一输出与控制装置相联接。从第一驱动控制器5开始，各驱动控制器6～8与后面各驱动控制器如此地联接，即驱动控制器的第一输出13与后面的驱动控制器的第一输入10相联接。从最末一个驱动控制器8开始，各驱动控制器的第一输出13与各个前面的驱动控制器的第二输入11相联接。控制装置与输出驱动电路的输入EIN相联接。

下面来讲述输出驱动电路的功能。如果在数字输入EIN上加有逻辑1，那么上拉输出AUS1和下拉输出AUS0就应导通。控制装置根据输入信号EIN来转换通过驱动控制器串的信号传输方向。在两个输出AUS0和AUS1导通时，均切换到各驱动控制器的第一输入上，使得输入信号经第一驱动控制器5、第二驱动控制器6直至最末一个驱动器8而流经串中所有的驱动控制器。由此，驱动电路时间错开地导通，并且电流驱动能力在输出AUS0和AUS1上逐级慢慢上升。在所联接的电感中，由于快速电流变化而产生的具有本文开头所述缺点的电压尖峰从而得到减小。这时如果输入信号接到逻辑零，那么两个输出AUS0和AUS1被关断。对此，控制装置均切换到各驱动控制器的第二输入上，使得最末的驱动控制器8首先导通，然后倒数第二个驱动控制器7导通，最后是第一驱动控制器5。从而输出级被时间错开地关断，并且电流驱动能力在输出端上慢慢下降。

在附图2A中描绘了以CMOS电路技术实现的驱动控制器的实施例。在该例中，转换开关21是由错接成所谓的转接门或传输门的晶体管T1、T2、T3和T4来实现的。由晶体管T1和T2构成的转接门对第一输入10进行开关操作，而由晶体管T3和T4构成的转接门对第二输入11进行开关操作。转换输入端12与晶体管T2和T3的控制接点相联，并通过反相器27与晶体管T1和T4的控制接点相联。两个转接门的输出与第一反相器22的输入和电容24相联。第二反相器23与第一反相器相联，而反相器23的输出构成了驱动控制器的第一非反相的输出13。驱动控制器的第二反相输出14与第一反相器22的输出相联。电容器23和第一第二反相器对用于驱动电路的控制信号进行延迟，而驱动电路是通过输出13和14来控制的。控制信号的时延以及由此与驱动控制器相联的驱动电路的导通和关断延迟可以通过选择电容及反相器来进行调整。

图2B示出了包含有用作开关的两个CMOS技术MOS晶体管的驱动电路的实施例，其中p沟道MOSFET的负载段联接在第一电源电压VDD和输出19之间，而n沟道MOSFET的负载段联接在第二电源电压VSS和输出20之间。

图3示出了两个输出驱动电路的一种组合，其中第一输出驱动电路包含有一个控制装置91，三个驱动控制器51、61和71以及三个驱动电路101、201和301。该种装置譬如在应用于ISDN元件的、具有差动输出的UPN发送器中用于传输控制。第二输出驱动电路包含有一个控制装置92，三个驱动电路52、62和72以及三个驱动电路102、202和302。通过导线151或152，控制装置91或92对驱动控制器51、61、71或52、62、72的输入进行切换。导线161或162再次把第一驱动控制器51或51的第一输入和最末驱动控制器71或72的第二输入同控制装置91或92联接起来。第一输出驱动电路的上拉输出AUS11同第二输出驱动电路的下拉输出AUS02及变压器的接点U2联接起来。而第一输出驱动电路的下拉输出AUS01同第二输出驱动电路的上拉输出AUS12及变压器的接点U1相联。变压器在其次级与负载电阻R1相联。通过施加不同的输入信号组合就可以由两个输出驱动电路来驱动变压器。从而下列的输入信号组合(EIN0、EIN1)在变压器的接点(U1、U2)上产生相应的电压(“关断”表示输出被关断，且该输出上的电位不确定)：

(EIN0，EIN1) (AUS01，AUS12) (AUS02，AUS11) (U1，U2)

(1，1) (VSS，VDD) (VSS，VDD) 禁止状态

(1，0) (VSS，关断) (关断，VDD) (VSS，VDD)

(0，1) (关断，VDD) (VSS，关断) (VDD，VSS)

(0，0) (关断，关断) (关断，关断) (关断，关断)

输入信号组合(1、1)被禁止，原因是其中所有的开关导通，且第一电源电压VDD和第二电源电压VSS短路。期间流经开关的大电流可能损坏驱动电路。输入信号组合为(0、0)时，输出完全关断，使得变压器的接点U1和U2上的电位不确定。在这种状态下没有电流流过驱动电路。在输入信号组合(1、0)转变至(0、1)或从(0、1)转变至(1、0)时，驱动电路101、201、301和102、202、302被时间错开地导通或关断，由此在变压器的一次侧，导通时的同步脉冲和关断时的同步电压明显减小。此外，由于驱动电路的时间错开地关断，减小了变压器中感应的过高电压，并由此改善了电路的电磁特性。

驱动电路的电流驱动能力大小通常是不同的。其中，与第一驱动控制器51、52相联的驱动电路101、102所具有的电流驱动能力比与最末驱动控制器71、72相联的驱动电路301、302要低。在驱动电路导通或关断时，最弱的驱动电路101、102或最强的301、302就首先导通或关断。该措施还减小了当驱动电路导通或关断时在变压器中所感应的电压。另外，由此避免了第一驱动级101、102在导通时所产生的非常大的电流密度，而该电流密度可能促进第一驱动级的驱动电路的晶体管和导线中的电迁移。

控制装置91、92包含有用于分析输入信号、并生成转换信号的逻辑元件，该元件通过导线151、152来转换通过驱动控制器串的信号方向。只须分析前文表格中所描述的输入组合，并由此导出信号来切换驱动控制器的两个输入10和11。这可以譬如通过仅由逻辑门电路组成的简单开关网络来实现。

Claims

1.集成电路的输出驱动电路，该电路包含有一个用于接收输入信号的输入接点(EIN)、至少一个用于给出输出信号的输出接点(AUS0、AUS1)以及多个驱动级(1、5；2、6；3、7；4、8)，其中，各驱动级包含有驱动电路和驱动控制器，并且由所述驱动控制器的控制信号(13)来控制所述的驱动电路，

其特征在于：

-各驱动控制器包含有第一输入(10)和第二输入(11)，其中根据转换信号来激活第一或第二输入；

-所述的驱动控制器相互串联，其中，从串中第一驱动控制器(5)出发，各驱动控制器的控制信号被传输给后面各驱动控制器的第一输入，并且从串中最末驱动控制器(8)出发，各驱动控制器的控制信号被传输给前面各驱动控制器的第二输入；

-所述输出驱动电路包含有控制装置(9)，该装置通过转换导线(15)把转换信号传输至各驱动控制器；

-所述第一驱动控制器的第一输入及串中最末驱动控制器的第二输入通过导线(16)同所述控制装置相联，该导线传输的输入信号延迟于输入接点(EIN)；

-所述控制装置使各驱动控制器在第一和第二输入之间进行切换；并且

-所述驱动电路具有不同的电流驱动能力。

2.根据权利要求1所述的输出驱动电路，

其特征在于：

各驱动控制器具有多个并联连接的开关(T1、T2；T3、T4)、至少一个反相电路(22、23)和至少一个电容(24)。

3.根据前述权利要求1所述的输出驱动电路，

其特征在于：

在所述的驱动控制器中设置有开关形式的晶体管(T1、T2、T3、T4) 。

4.根据前述权利要求1所述的输出驱动电路，

其特征在于：

各驱动控制器另外还输出反相控制信号(14)。

5.根据权利要求1所述的输出驱动电路，

其特征在于：

各驱动电路接收控制信号(13)和互补控制信号(14)。

6.根据前述权利要求1所述的输出驱动电路，

其特征在于：

所述输出驱动电路是用CMOS技术来实施的。

7.一种差动输出驱动电路，其特征在于包括如权利要求1至6之一所述的第一输出驱动电路和如权利要求1至6之一所述的第二输出驱动电路，其中，所述第一输出驱动电路的输出(AUS01、AUS11)与第二输出驱动电路的输出(AUS02、AUS12)交叉耦合。