CN1116682C - 半导体存贮器装置的数据输出缓冲电路 - Google Patents

半导体存贮器装置的数据输出缓冲电路 Download PDF

Info

Publication number
CN1116682C
CN1116682C CN95119488A CN95119488A CN1116682C CN 1116682 C CN1116682 C CN 1116682C CN 95119488 A CN95119488 A CN 95119488A CN 95119488 A CN95119488 A CN 95119488A CN 1116682 C CN1116682 C CN 1116682C
Authority
CN
China
Prior art keywords
voltage
output
node
data
switchgear
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95119488A
Other languages
English (en)
Other versions
CN1147136A (zh
Inventor
柳承汶
柳济焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1147136A publication Critical patent/CN1147136A/zh
Application granted granted Critical
Publication of CN1116682C publication Critical patent/CN1116682C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种共享数据输入/输出线的半导体存贮器装置的数据输出缓冲电路，它包括：第一输入结点；第二输入结点；一输出结点；一正偏单元连接在第一电压和该输出结点之间，其栅极端连接到第一输入结点；一负偏单元连接在该输出结点和第二电压之间，其栅极端连接到第二输入结点；一电压检测单元连接在第一电压和输出结点之间，以及一开关单元连接在第一输入结点和第二电压之间，其控制端连接到电压检测单元的输出端。

Description

半导体存贮器装置的 数据输出缓冲电路
本发明涉及一种半导体存贮的装置，特别涉及一种具有一负电压保护电路的数据输出缓冲电路。
通常，半导体存贮器装置包括一个将内部数据输出到其外部的数据输出缓冲电路以及一个从其外部输入数据的数据输入缓冲电路。图1表示该半导体存贮器装置的数据输出缓冲电路的结构，而图2表示说明如图1中所示的该数据输出缓冲电路的工作特性的波形，在此产生信号φTRST(下面称作为输出复位信号φTRST)以便使数据输出端DQ能从浮动状态(即高阻状态)变化到可输出状态。即假定如图2的21所示那样产生输出复位信号φTRST，输出到数据输出线DB的数据如22所示那样地被输出，而输出到反相数据输出线/DB的数据如23所示那样地被输出。当如图2的21所示的那样，输出复位信号φTRST作为一逻辑″低″状态输出时，与非门11和12输出逻辑″高″状态信号，而反相器13和14分别反相并输出从与非门11和12输出的信号。因此，NMOS晶体管15和16分别截止。由此，如图2所示，图1数据输出端DQ变成为高阻状态(通常，对于晶体管逻辑TTL情况，处于1.4VTRI的状态)。
如果输出复位信号φTRST由于外部条件而变成逻辑″高″状态信号，则与非门11和12的逻辑状态根据数据输出线DB和/DB的输出来确定。因此，如果如图2的22所示那样数据线DB接收了逻辑＂高＂状态的信号，以及如图2的23所示那样数据线/DB接收了逻辑＂低＂状态的信号，则与非门11输出逻辑＂低＂状态信号，而与非门12输出逻辑＂高＂状态信号。这样，起输出装置作用的NMOS晶体管15通过反相器13在其栅极上输入该逻辑＂高＂状态信号而被导通，而NMOS晶体管16通过反相器14在其栅极上输入该＂低＂逻辑状态信号而被截止。由此，如图2的24所示，逻辑＂高＂状态信号在输出端DQ产生。此外，如果相应数据线DB接收了逻辑＂低＂状态信号，以及对应数据线/DB接收了逻辑＂高＂状态信号，则与非门11输出逻辑＂高＂状态信号，与非门12输出逻辑＂低＂状态信号。这样，起输出装置作用的NMOS晶体管15通过反相器13在其栅极上输入该逻辑＂低＂状态信号而被截止，而NMOS晶体管16通过反相器14在其栅极上输入该＂高＂逻辑状态信号而被导通。由此，如图2的24所示那样，在输出端DQ产生逻辑＂低＂状态信号。
如上所述结构的数据输出缓冲电路的输出端DQ通常被连接到另外的存贮器部件。例如，在典型的动态随机存取存贮器DRAM中，在X1的情况(即数据输出的数量是一的情况)，该数据输入/输出线彼此隔离，而对于X4的情况(即数据输出的数量是四的情况)，该数据输入/输出线被共享。图3表示数据输入/输出线彼此共享情况下的数据输出端DQ的联结状态。因此，本发明的数据输出端DQ对数据的输出/输出具有一条公共线。通常，公共数据线的数据输入和输出是按照相对于是输出允许(/OE：输出允许)端的附加引线产生的信号的逻辑状态来加以区别的。即如果对于输出允许端输入逻辑＂低＂状态信号，则数据输入/输出线(DQ线)被用作数据输入线。同时，控制数据输出缓冲电路的输出复位信号φTRST变为逻辑＂高＂状态，由此，根据内部数据线DB和/DB的状态确定上述数据输出端DQ的逻辑状态。相反地，如果该逻辑＂高＂状态信号输入到该输出允许端，输出复位信号φTRST变为逻辑＂低＂状态信号，由此使数据输出缓冲电路的状态改变成高阻状态(浮动状态)，而数据输入/输出线(DQ线)被用作为数据输入线。在此情况下，公共地连接到数据输入/输出线的数据输入缓冲电路被启动，由此输入输入给在该半导体存贮器装置内的数据输入/输出线的数据。图3表示两个数据输出缓冲电路被连接到数据输入/输出线(DQ线)的情况，但是，应当指出图3并未表示数据输入缓冲电路的连接情况。此外，如上所述，该数据输入/输出线被连到外部装置，而按照数据传输方法该外部装置可以配置GTL，LVTTL或TTL方法的接口结构。该数据输入/输出线可以连接到这些类型的接口结构，并输出从该半导体存贮器装置内部存取的数据，或者提供将数据输入线的数据输入到该半导体存贮器装置内部的通道。
此时，对于在连接到该数据输入/输出线的外部装置中使用负电压的情况，按图1所示结构的数据输出缓冲电路中的电流消耗明显增加。图4表示按图1所示结构的数据输出缓冲电路的输出端，在这里电路处于高阻状态。即输出恢复信号φTRST在逻辑＂低＂状态被输入，因此NMOS晶体管都截止。这意味着，当许多数据输出缓冲的共享单根数据输入/输出线时，不选择相应的数据输出缓冲电路，或者该数据输入/输出线被选用来执行一种输入功能。对于这种状态，如果对该数据输出端DQ产生了不希望有的负电压，则可能产生下面的问题。即，当同使用负电压的外部装置相接口，而该负电压提供到该数据输入/输出线时，数据输出缓冲电路构成不必要的电流通道。例如，如果-2V的负电压加到数据输出端DQ，0V的地电位VSS电平加到NMOS晶体管15的栅极，但其栅-源电压Vgs由于连接到数据输出端DQ的源极电位而达到2V。因此，如果该负电压加到数据输出端，数据输出缓冲电路的NMOS晶体管被导通到高阻抗，并形成如图4所示的电流通道。此时假定NMOS晶体管15的阈值电压VT为1V以及电源电压Vcc为5V，Vgs-VT小于漏—源电压Vds，这样NMOS晶体管15工作在饱和范围。
如果数据输出缓冲电路工作在高阻状态，电流就不必要地消耗了，与此同时，数据输出缓冲电路可以对各种工作电源产生不利的影响。图5表示当输入负电压到数据输出端DQ时NMOS晶体管15的工作状态。在图5中，一阴影区域的通道在源极侧形成，而在区域＂C＂中无通道形成，电流借助漂移流动。此时，如果负电压被施加到数据输出端DQ，漏极和源极之间的电压差增加，因此，在未形成通道的区域，产生碰拉电离，使基片电流显著增加。结果，基片电压VBB的电平增加，而由于工作电源的电平变化，在该半导体存贮器装置中可以产生不正常的工作情况。
此外，图6表示用于克服这些问题的普通数据输出缓冲电路的另外的实施例。它被详细公开在授予MITAKE的美国专利4,678,950中。在如图6所示结构的数据输出缓冲电路中，DT是加到起上拉晶体管作用的NMOS晶体管64的第一输出数据，而DTB是加到起下拉作用的NMOS晶体管66的第二输出数据。这里，第一输出数据DT是由数据线DB输入，而第二输出数据DTB是由反相数据线/DB输入。因此，它们彼此具有相反的逻辑。φS是一个控制信号，使数据输出缓冲电路为高阻状态。NMOS晶体管64连接到在其栅极处输入第一输出数据DT的结点N1。NMOS晶体管66连接在数据输出端DQ和地电位Vss之间，并且连接到在其栅极处输入第二输出数据DTB的结点N2。NMOS晶体管61连接到结点N1，还连接到在其栅极处的输出控制信号φS。NM晶体管62连接在NMOS晶体管61的源极和地电位Vss之间，还连接到在其栅极处的数据输出端DQ。NMOS晶体管63连接在结点N1和数据输出端DQ之间，并且还连接到在其栅极处的地电位Vss。NMOS晶体管65连接在N2和地电位Vss之间，还连接到在其栅极处的输出控制信号φS。
首先，如果输出控制信号φS在逻辑＂高＂状态输入，NMOS晶体管61和65就导通，从而降低了结点N1和N2对地电位电平的电位。由此，逻辑＂低＂状态信号加到NMOS晶体管64和66的栅极。即如果结点N1的电位的先前情况，处在逻辑＂高＂状态，数据输出端DQ到达逻辑＂高＂状态。在该状态下，如果输出控制信号φS在该逻辑＂高＂信号状态输入，NMOS晶体管61导通，再由于数据输出端DQ的逻辑＂高＂电平的电位，NMOS晶体管62导通。因此，结点N1的电位低于NMOS晶体管的阈值电压。此外，如果结点N2的电位的先前状态是逻辑＂高＂电平，由于NMOS晶体管65在接收到输出控制信号φS时被导通，结点N2的电位改变到低于NMOS晶体管66阈值电压的电位。这样NMOS晶体管64和66导通，并因此该数据输出端DQ的电位下降到逻辑＂低＂状态。此时，上述数据输出缓冲电路变成高阻状态。对于上述高阻抗状态，如果负电压加到数据输出端DQ，由于NMOS晶体管64的电压Vgs因该负电压而增加，NMOS晶体管64导通。此时，连接到结点N1和数据输出端DQ、还连接到在其栅极处的地电位Vss的NMOS晶体管63导通，这样，结点N1的电位改变到数据输出端DQ的电位。因此，结点N1的电位等于输出端DQ的电位，而NMOS晶体管64的电压Vgs达到0V，由此截止了NMOS晶体管64。即，由于结点N1和数据输出端DQ利用NMOS晶体管63的亚阈值区域彼此链路，NMOS晶体管63的电压Vgs变为0V。此外，由于由NMOS晶体管63的形成的电流通道被截止，能够防止由于如图5所示在NMOS晶体管64中产生的碰撞电离引起的非正常工作。
但是，在使用如上所述的具有负电压保护单元的数据输出缓冲电路的情况中，如图7所示存在着一个问题，即不必要的电流通道由共同连接到数据输入/输出线的存贮器形成。参照图8的工作波形来说明上述问题。假定图7中的一第一存贮器和一第二存贮器分别包括如图6所示结构的数据输出缓冲电路，共享系统的数据输入/输出线，然后按交错方法输出数据，当数据从第一存贮器的数据输出缓冲电路输出时，第二存贮器已处于高阻抗状态，而当数据从第二存贮器的数据输出缓冲电路输出时，第一存贮器的数据输出缓冲电路已处于高阻抗状态。这里，在图8工作波形中，/RASA，/CASA，/OEA和φSA代表用于控制第一存贮器的信号，而/RASB，/CASB，/OEB以及φSB代表用于控制该第二存贮器的信号。
首先，假定存取第一存贮器，下面将说明这样的工作情况，即第一输出数据DT作为逻辑＂低＂状态被输入，然后再改变到逻辑＂高＂状态数据。如果如图8的80所示的/RASA，82所示的/CASA以及84所示的/OEA有效，由此存取了第一存贮器，第一输出数据DT作为逻辑＂低＂状态数据被输入，NMOS晶体管64截止，而NMOS晶体管66导通，则如图8的88的LD1部分所示那样，在数据输出端DQ产生逻辑＂低＂状态的信号。在该状态中，第一输出数据DT作为逻辑＂高＂状态数据被输入，NMOS晶体管64导通，而NMOS晶体管66截止，因此数据输出端DQA的电压如图8的88的HD1部分所示的那样开始增加。在该状态中，如果第一存贮器的存取操作停止，并接着执行第二存贮器的存取操作，/RASA，/CASA和/OEA无效，而φSA改变到逻辑″高″状态的信号。与此同时，/RASB，/CASB和/OEB有效，φSB改变到逻辑″低″状态的信号。在这种种变化的状态中，电压电压VCC的逻辑″高″电位施加到第一存贮器的结点NA1，数据输出端DQA的电压如在图8的88的HD1部分所示那样开始增加。此外，第一存贮器的数据输出端DQA的电位如图8的88所示那样再次降低。此时，第一存贮器被信号φSA改变到高阻抗状态，该高阻抗是通过反馈输入数据输出端DQA的输出的晶体管61和62完成的。这样，对于数据输出端DQA的电位如在图8的88的HD1部分中所示那样未被充分提高的情况，由于晶体管61和62未充分放掉结点NA1的电压，则如由图7虚线所示那样，根据第二存贮器的状态，有可能形成电流通道。即在第一存贮器的数据输出端DQA的电压在如图8的88所示那样高于地电位Vss而低于NMOS晶体管62的阈值电压的情况下，由于结点NA1的放电通道未在第一存贮器中形成，NMOS晶体管62截止或不完全截止。此时，由于逻辑″高″电平电压已经在结点NA1处由第一输出数据DT产生，NMOS晶体管64保持导通状态。在上述状态下，在逻辑″低″状态信号被输出第二存贮器的数据输出端DQB的情况下，形成通过第一存贮器的SMOS晶体管64以及第二存贮器的NMOS晶体管76的电流通道。因此，按这种方式形成的电流通道保持到逻辑″高″状态的数据被输出到第二存贮器的数据输出端DQB。即使第一存贮器的结点NA1已被充分放电，在逻辑″低″状态的数据通过第二存贮器的数据输出端DQB输出的情况下，结点NA1变成浮动状态。由于结点NA1因耦合和漏电流而改变，因此非正常工作能够发生。
因此，本发明的目的在于提供在半导体存贮器装置中的一种数据输出缓冲电路，它能防止因输入到输出端的一负电压而引起的非正常工作。
本发明的另一目的是在于提供在半导体存贮器装置中的一种数据输出缓冲电路，它能通过检测输出电压的电平，稳定输出端的状态于高阻抗状态。
本发明的再一目的在于提供一种电路，它能通过检测在共享数据输入/输出线的半导体存贮装置的数据输出缓冲电路中的数据输出端的电压电平，稳定地保持备用状态的输出状态。
为达到这些和其他目的，这里所提供的一种数据输出缓冲电路包括：第一输入结点，用于输入第一输出数据；第二输入结点，用于输入第二输出数据；一输出结点，用于输出数据；第一开关单元，连接在第一电压和输出结点之间，还连接到在其控制端的第一输入结点；第二开关单元，连接在输出结点和第二电压之间，还连接到在其控制端的第二输入结点；第三开关单元，连接在第一输入结点和输出结点之间，还连接到在其控制端的第二电压；电压检测单元，用于输入输出结点的输出，并检测输出电压的电平；以及第四开关单元，连接在第一结点和第二电压之间，并连接到电压检测单元的输出以及其控制端的输出控制信号。
结合附图参照以下详细说明将能更好地理解本发明更充分的评价以及表现出的明显的许多优点，在附图中，相同的符号表示相同的或类似的元件，其中：
图1是说明普通数据输出缓冲电路结构的电路图；
图2表示说明普通数据输出缓冲电路工作特性的波形；
图3是说明一种半导体存贮器装置的输出端的结构的电路图；
图4是说明依据图1所示结构的数据输出缓冲电路中一负电压的电流通道的图；
图5是说明在图4NMOS晶体管中形成电流通道特性的图；
图6是说明另外一种用于克服图1所示数据输出缓冲电路缺陷的普通数据缓冲电路的结构的电路图；
图7是说明在图6所示数据输出缓冲电路中形成电流通道的电路图；
图8表示说明在图7中形成电流通道状况下的工作特性的波形；
图9是一电路图，说明按本发明原理实施的数据输出缓冲电路的第一实施例；以及
图10是一电路图，说明按本发明原理实施的数据输出缓冲电路的第二实施例。
用语＂输出控制信号φS＂在本发明中表示提供数据输出缓冲电路高阻抗状态的一个信号。用语＂第一输出数据DT＂和＂第二输出数据DTB＂分别表示从数据线DL和/DL输出的数据。在高电阻状态下，数据输出缓冲电路的一输出端是浮动的，表示一个很高的阻抗。
现在参照图9，第一输出数据DT是从数据线DB输入的数据，而第二数据DTB是从数据线/DB输入的数据，它们彼此具有相反的逻辑。φS是用于使数据缓冲电路成为高阻抗的一个控制信号。NMOS晶体管96连接在电源电压Vcc和数据输出端DQ之间，并连接到在其栅极上的输入第一输出数据DT的第一结点N1。NMOS晶体管96是用于执行使数据输出端DQ的电压上拉功能的一个开关单元。NMOS晶体管98连接在数据输出端DQ和地电位Vss之间，并连接到输入第二输出数据DTB的第二输入结点N2。NMOS晶体管98是用于执行使数据输出端DQ的电压下拉功能的一个开关单元。NMOS晶体管95连接在第一输入结点和数据输出端DQ之间，其栅极连接到地电压Vss。NMOS晶体管95是第三开关单元当一负电压输入到数据输出端DQ时，用于执行截止通过NMOS管96形成的电流通道的功能。一PMOS晶体管91连接在电源电压Vcc和第一连接结点N3之间，其栅极连接到第二连接结点N4。一NMOS晶体管92连接在第一连接结点N3和数据输出端DQ之间，其栅极连接到第二连接结点N4。一反相器99连接在第一连接结点N3和第二连结结点N4之间，并且根据数据输出端DQ在第一连接结点N3上确定的电压电平而被切断，由此控制第二连接结点N4的电压电平。PMOS晶体管91，NMOS晶体管92和反相器99是检测数据输出端DQ的电压电平的并由此输出检测结果到第一连接结点N4的电压检测单元。NMOS晶体管93连接到第一输入结点N1，栅极连接到第一连接结点N3。NMOS晶体管94连接在NMOS晶体管93的源极和电源电压Vss之间，其栅极连接到输出控制信号φS。NMOS晶体管93和94是根据在处高阻状态下数据输出端DQ上判定的电平截止NMOS晶体管96的电流通道的第四开关单元。NMOS晶体管97连结在第二输入结点N2和地电位Vss之间，还连接到输出控制信号φS。
首先，如果输出控制信号φS作为逻辑＂高＂状态信号输入，NMOS晶体管94和97导通。此时，由于第一连接结点N3在初始状态被预先充到电源电压Vcc，NMOS晶体管93导通，而因此第一输入结点N1和第二输入结点N2的电位电平低于地电位电平。结果，逻辑＂低＂状态信号施加到NMOS晶体管96和98的栅极。因此，在正常状态下，数据输出DQ保持地电位Vss电位。因而地电位Vss施加到数据输出端DQ，于是连接结点N3的电压连续地保持到逻辑＂高＂电平上。之后，反相器99使连接结点N3的电源反相，并将已被反相的电源加到第二连接结点N4。从而使PMOS晶体管91保持导通状态，而NMOS晶体管92保持截止状态，至使第一输入结点N1的电压保持到逻辑＂低＂电平上。
其次，对在如上所述的施加负电压到处高阻状态的数据输出端DQ的情况，第一输入结点N1和第二连接点N4保持地电位Vss，于是所有NMOS晶体管96，95和92导通。如果NMOS晶体管92导通，连接结点N3的电位因该负电压而降低。结果，如果反相器99的电压降低到低于截断电压，反相器99输出逻辑＂高＂状态信号。之后，PMOS晶体管91被反相器99的输出截止。由此截止了由PMOS晶体管91和NMOS晶体管92形成的电流通道。结果，连接结点N3的电位达逻辑＂低＂状态，而NMOS晶体管93完全截止。此时，NMOS晶体管95执行先前描述的运转。这样，由于NMOS晶体管93，94和95电阻值，第一输入结点N1的电压保持在NMOS晶体管96的阈值电压之下。于是，当负电压加到输出端DQ时，通过晶体管96形成的电流通道截止。
第三，在共享数据输入/输出线的数据输出缓冲电路中，以下将描述这样一个过程，即第一输出数据DT作为逻辑＂高＂状态的数据输出，而在数据输出端DQ电压增加的时刻变化到高阻抗状态。对图8的88产生的HD1的情况，数据输出端DQ的电压作为高电压，其电压电平高于地电压Vss，而低于阈值电压。此时，由于连接结点N3已经预充到电源电压Vcc电平，NMOS晶体管93变成导通状态。接着NMOS晶体管94由输出控制信号φS导通。因此，在第一输入结点N1上逻辑＂高＂电平的第一输出数据DT的电流通过NMOS晶体管93和94流动。因此，该第一输入结点N1的电压快速地变化到地电位Vss电平。于是NMOS晶体管96截止，而因此电流通道不通过NMOS晶体管96来形成。结果，数据输出缓冲电路不受共同连接到数据输入/输出线的其他存贮器的状态的影响。
因此，在先前描述的数据输出缓冲电路中，当数据输出端DQ的电压为地电压Vss电平，或者被形成高阻抗状态的正电压，则输入结点N1的电压能经常保持在地电位电平。当数据输出端DQ的电压为负电压时，通过控制输入结点N1的电压等于该数据输出端DQ的电压，则在高阻抗状态不形成不必要的电流通道，并因此能防止电流消耗。此外，通过控制输入结点N1使其不成为浮动状态，能防止非正常操作。
图10表示按本发明原理构成的数据输出缓冲电路的另一实施例。在图10中，除输出电压检测单元外，其他部分的结构与图9所示相同。输出电压检测单元由PMOS晶体管101和NMOS晶体管102实现。PMOS晶体管101连接在电源电压Vcc和连接结点N3之间，其栅极连接到地电位Vss。NMOS晶体管102连接在连接结点N3和数据输出终端DQ之间，其栅极连接到地电位Vss。
以下给出在高阻抗状态下检测数据输出端DQ的输出电压的工作说明。如果数据输出端DQ的电压电平是地电位Vss电平。PMOS晶体管101保持导通状态，从而使输入结点N1的电压电平保持在地电位Vss电平。此外，甚至当数据输出端DQ的输出电压被形成正电压时，连接结点N3的电压保持在逻辑＂高＂电平，由此使第一输入结点N1保持在地电平。在负电压被施加到数据输出端DQ的情况下，NMOS晶体管102导通，而因此连接结点N3的电压电平改变到DQ电平。之后，NMOS晶本管93截止，而因此第一输入结点N1的电压电平由于NMOS晶体管95等于数据输出端DQ的电压电平。因此，图10的数据输出缓冲电路的工作情况和图9的数据输出缓冲电路的相同。

Claims (12)

1.一种共享数据输入/输出线的半导体存贮器装置的数据输出缓冲电路，所述电路包括
第一输入结点，用于输入第一输出数据
第二输入结点，用于输入第二输出数据
一输出结点，用于输出数据
上拉装置，连接在第一电压和所说输出结点之间，还在所述电路的栅极端连接到所述第一输入结点
下拉装置，连接在所述输出结点和第二电压之间，还在所述电路的栅极端连接到所述第二输入结点
电压检测装置，连接在所述第一电压和输出结点之间，用于输入所说输出结点的输出，并检测所说输出电压的电平；以及
第一开关装置，连接在所述第一输入结点和第二电压之间，并在所述电路的控制端连接到所述电压检测装置。
2.根据权利要求1的数据输出缓冲电路，其中，所述电压检测装置包括：
第一MOS晶体管，连接在所说第一电压和第一连接结点之间，还在所述电路的栅极处连接到第二连接结点；
第二MOS晶体管，连接在所说第一连接结点和所说输出结点之间，其栅极连接到所说第二连接结点，以便由此输出所说电压检测信号到所说第一连接结点；以及
控制装置，连接在所说第一和第二连接结点之间，并根据在所说第一连接结点上检测的所说输出电压的电平而截断，以便由此控制所说第二连接结点的电平。
3.根据权利要求2的数据输出缓冲电路，还包括第二开关装置，连接在所说第一输入结点和所说第一开关装置之间，其控制端连接到所说输出控制信号。
4.根据权利要求3的数据输出缓冲电路，其中所说上拉装置，下拉装置以及所述开关装置都是NMOS晶体管，所说第一电压是电源电压，而所说第二电压是地电位。
5.一种共享数据输入/输出线的半导体存贮器装置的数据输出缓冲电路，所说电路包括：
第一输入结点，用于输入第一输出数据；
第二输入结点，用于输入第二输出数据；
一输出结点，用于输出数据；
第一开关装置，连接在第一电压和所说输出结点之间，其控制端连接到所说第一输入结点；
第二开关装置，连接在所说输出结点和第二电压之间，其控制端连接到所说第二输入结点；
第三开关装置，连接在所说第一输入结点和输出结点之间，其控制端连接到第三电压；
电压检测装置包括：第一MOS晶体管，连接在所说第一电压和第二连接结点之间，其栅极连接到第二连接结点；第二MOS晶体管，连接在所说第一连接结点和所说输出结点之间，其栅极连接到所说第二连接结点；以及一个反相器，连接在所说第一连接结点和第二连接结点之间，并且根据在所说第一连接结点上检测到的所说输出电压的电平而截断，以便由此控制所说第二连接结点的电平，并之后检测所说输出电压的电平；以及
第四开关装置，连接在所说第一结点和第二电压之间，其控制端连接到所说电压检测装置的一输出端和一输出控制信号，其中所说电压检测装置根据检测一负电压通过所说第三开关装置和第四开关装置来控制所说第一开关装置的一个电流通道，还根据检测低于第三电压电平通过控制所说第三和第四开关装置以及根据检测高于所说第三电压电平通过控制所说第三开关装置来控制所说第一开关装置的所说电流通道。
6.根据权利要求5的数据输出缓冲电路还包括连接在所说第二输入结点和所说第二电压之间，其控制端连接到所说输出控制信号的开关装置。
7.根据权利要求6的数据输出缓冲电路，其中所说开关装置都是NMOS晶体管，所说第一电压是电源电压，而所说第二电压是地电位。
8.一种共享数据输入/输出线的半导体存贮器装置的数据输出缓冲电路，所说电路包括：
第一输入结点，用于输入第一输出数据；
第二输入结点，用于输入第二输出数据；
一输出结点，用于输出数据；
第一开关装置，连接在第一电压和所说输出结点之间，其控制端连接到所说第一输入结点；
第二开关装置，连接在所说结点和第二电压之间，其控制端连接到所说第二输入结点；
第三开关装置，连接在所说第一输入结点和输出结点之间，其控制端连接到第三电压；
电压检测装置包括：第一MOS晶体管，连接在所说第一电压和第一连接结点之间，其栅极连接到第二连接结点；第二MOS晶体管连接在所说连接结点和所说输出结点之间，其栅极连接到所说第三电压，用于检测所说输出电压的电平；以及
第四开关装置，连接在所说第一结点和第二电压之间，其控制端连接到所说电压检测装置的一输出端和一输出控制信号，其中所说电压检测装置根据检测一负电压通过所说第三开关装置和第四开关装置来控制所说第一开关装置的一个电流通道，还根据检测低于第三电压电平通过控制所说第三和第四开关装置以及根据检测高于所说第三电压电平通过控制所说第三开关装置来控制所说第一开关装置的所说电流通道。
9.根据权利要求8的数据输出缓冲电路，还包括连接在所说第二输入结点和所说第二电压之间，其控制端连接到所说输出控制信号的开关装置。
10.根据权利要求8的数据输出缓冲电路，其中所说开管装置都是NMOS晶体管，所说第一电压是电源电压，而所说第二电压是地电位。
11.根据权利要求8的数据缓冲电路，其中所说第三电压电平是地电位电平。
12.根据权利要求8的数据输出缓冲电路，其中所说第三电压电平是任意参考电压电平。
CN95119488A 1994-12-29 1995-12-29 半导体存贮器装置的数据输出缓冲电路 Expired - Fee Related CN1116682C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR38507/94 1994-12-29
KR1019940038507A KR0124141B1 (ko) 1994-12-29 1994-12-29 반도체 메모리장치의 데이타 출력 버퍼회로
KR38507/1994 1994-12-29

Publications (2)

Publication Number Publication Date
CN1147136A CN1147136A (zh) 1997-04-09
CN1116682C true CN1116682C (zh) 2003-07-30

Family

ID=19404731

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95119488A Expired - Fee Related CN1116682C (zh) 1994-12-29 1995-12-29 半导体存贮器装置的数据输出缓冲电路

Country Status (8)

Country Link
US (1) US5703811A (zh)
JP (1) JP2837122B2 (zh)
KR (1) KR0124141B1 (zh)
CN (1) CN1116682C (zh)
DE (1) DE19548936C2 (zh)
FR (1) FR2728999B1 (zh)
GB (1) GB2296590B (zh)
TW (1) TW283778B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606275A (en) * 1995-09-05 1997-02-25 Motorola, Inc. Buffer circuit having variable output impedance
US5802009A (en) * 1997-04-28 1998-09-01 Micron Technology, Inc. Voltage compensating output driver circuit
KR100298182B1 (ko) * 1997-06-24 2001-08-07 박종섭 반도체메모리소자의출력버퍼
US6218863B1 (en) 1999-04-12 2001-04-17 Intel Corporation Dual mode input/output interface circuit
US5986945A (en) * 1999-04-20 1999-11-16 Winbond Electronics Corporation Memory device output circuit having multiple operating modes
JP2001126483A (ja) * 1999-10-28 2001-05-11 Mitsubishi Electric Corp データ出力回路およびそれを備える半導体記憶装置
FR2853475B1 (fr) * 2003-04-01 2005-07-08 Atmel Nantes Sa Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant
CN102624370B (zh) * 2012-03-29 2014-11-05 广州市广晟微电子有限公司 一种实现电压检测的装置和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678950A (en) * 1983-05-13 1987-07-07 Nec Corporation Output circuit having an improved protecting circuit
US5268600A (en) * 1992-02-14 1993-12-07 Samsung Electronics Co., Ltd. Boosting clamping circuit and output buffer circuit using the same
EP0614279A2 (en) * 1993-03-02 1994-09-07 National Semiconductor Corporation Overvoltage tolerant output buffer circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612457A (en) * 1983-06-27 1986-09-16 Texas Instruments Incorporated Current limiting output buffer for integrated circuit
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
EP0384673B1 (en) * 1989-02-18 1995-05-24 Sony Corporation Memory devices
US5331228A (en) * 1992-07-31 1994-07-19 Sgs-Thomson Microelectronics, Inc. Output driver circuit
KR0119886B1 (ko) * 1994-07-27 1997-10-17 김광호 반도체 메모리 장치의 모드설정회로 및 그 방법
KR970005574B1 (ko) * 1994-08-24 1997-04-17 현대전자산업 주식회사 노이즈 감쇠 출력 버퍼

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678950A (en) * 1983-05-13 1987-07-07 Nec Corporation Output circuit having an improved protecting circuit
US5268600A (en) * 1992-02-14 1993-12-07 Samsung Electronics Co., Ltd. Boosting clamping circuit and output buffer circuit using the same
EP0614279A2 (en) * 1993-03-02 1994-09-07 National Semiconductor Corporation Overvoltage tolerant output buffer circuit

Also Published As

Publication number Publication date
KR960027317A (ko) 1996-07-22
DE19548936C2 (de) 1999-04-29
JP2837122B2 (ja) 1998-12-14
GB2296590B (en) 1997-04-09
FR2728999B1 (fr) 1998-07-03
GB9526662D0 (en) 1996-02-28
GB2296590A (en) 1996-07-03
TW283778B (zh) 1996-08-21
US5703811A (en) 1997-12-30
FR2728999A1 (fr) 1996-07-05
CN1147136A (zh) 1997-04-09
JPH08242162A (ja) 1996-09-17
DE19548936A1 (de) 1996-07-11
KR0124141B1 (ko) 1998-10-01

Similar Documents

Publication Publication Date Title
US4959563A (en) Adjustable low noise output circuit
US4877978A (en) Output buffer tri-state noise reduction circuit
KR970000290B1 (ko) 제어된 출력레벨을 가지는 출력 버퍼
US20020149392A1 (en) Level adjustment circuit and data output circuit thereof
US5668483A (en) CMOS buffer having stable threshold voltage
US6949967B2 (en) Dynamically adjustable decoupling capacitance to reduce gate leakage current
JPS63234622A (ja) デ−タ出力回路
US5973484A (en) Voltage regulator circuit for semiconductor memory device
CN1116682C (zh) 半导体存贮器装置的数据输出缓冲电路
KR950002084B1 (ko) 고전압 노이즈 감소용 데이타 출력 버퍼회로
US5889420A (en) OCD with low output capacitance
KR100259070B1 (ko) 데이터 출력 버퍼 회로
US6621329B2 (en) Semiconductor device
KR20000046216A (ko) 반도체 소자의 제어 신호 입력 회로
US20030210090A1 (en) Internal power voltage generating circuit of semiconductor memory device and internal power voltage controlling method thereof
US6414521B1 (en) Sense amplifier systems and methods
US6005406A (en) Test device and method facilitating aggressive circuit design
CN1096749C (zh) 能容许5伏的输入/输出电路
US20030164722A1 (en) System and method for compensating for the effects of process, voltage, and temperature variations in a circuit
KR20080011974A (ko) 반도체 메모리 장치의 출력 구동회로 및 출력 구동방법
KR19990086201A (ko) 반도체 메모리 장치의 인터페이스
US5920223A (en) Method and apparatus to improve immunity to common-mode noise
CN114039577B (zh) 一种抗噪声干扰的自适应复位窄脉冲产生电路
US20050083766A1 (en) Random access memory having self-adjusting off-chip driver
CN113760802B (zh) 片上终端电路及存储器设备

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee