KR100317317B1 - 반도체입력장치의셋업/홀드타임제어회로 - Google Patents

반도체입력장치의셋업/홀드타임제어회로 Download PDF

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Abstract

본 발명은 클럭 래치 동작에서 셋업/홀드 타임의 마진을 충분히 확보할 수 있도록한 반도체 입력 장치의 셋업/홀드 타임 제어 회로에 관한 것으로, 셋업/홀드 온 신호를 출력하는 셋업/홀드 온 신호 발생 블록; 상기 셋업/홀드 온 신호 발생 블록에서 출력되는 셋업 온 신호와 홀드 온 신호의 펄스 넓이 차이를 커패시터(cap1)의 양단 전압 차이로 변환시키어 셋업/홀드 타임 비교 신호를 출력하는 셋업/홀드 타임 비교 신호 출력부; 상기 셋업/홀드 타임 비교 신호 출력부에서 출력되는 비교 신호를 센싱 증폭하는 비교 신호 검출부; 비교 신호 검출부의 검출 신호의 레벨에 따라 클럭 딜레이 경로를 선택하기 위한 선택 신호를 출력하는 클럭 지연 경로 선택신호 발생부; 그리고 패드를 통하여 입력되는 입력 클럭 신호(clock_pad)를 버퍼링하는 버퍼에 직렬 연결되어 신호를 순차 지연하는 n개의 지연소자들, 최초 버퍼링 신호와 각각의 지연 신호들을 게이트에 입력되는 클럭 지연 경로 선택신호에 의해 각각 선택적으로 출력하는 n개의 NMOS 트랜지스터들; 선택적으로 출력되는 지연 신호를 최종 버퍼링하여 내부 클럭 신호(clock_i)를 출력하는 클럭 드라이버로 구성되는 입력 클럭 신호 처리 블록; 직렬 연결되어 순차적으로 용량이 커지는 명령 신호 처리 버퍼들로 구성되어 내부 명령 신호(command_i)를 출력하는 입력 명령 신호 처리 블록을 포함하여 구성된다.

Description

반도체 입력 장치의 셋업/홀드 타임 제어 회로{Circuit for inputing control signal of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 클럭 래치 동작에서 셋업/홀드 타임의 마진을 충분히 확보할 수 있도록한 반도체 입력 장치의 셋업/홀드 타임 제어 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 클럭 동기 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 제어 신호 입력 회로를 나타낸 구성도이고, 도 2는 종래 기술의 제어 신호 입력 회로의 이상적인 동작 파형도이다.
반도체 장치의 외부에서 패드를 통하여 clock_pad와 여러가지 command_pad 신호가 입력되며 각각의 신호는 인버터 등의 n개(도 1에서는 4단 버퍼)의 버퍼를 통하여 내부 클럭(clock_i)과 내부 명령(command_i)이 생성되도록 구성된다.
내부 클럭을 생성하기 위하여 버퍼(a1)(a2)(a3)(a4)가 직렬 연결 구성되고, 내부 명령을 생성하기 위하여 버퍼(b1)(b2)(b3)(b4)가 직렬 연결 구성된다.
여기서, 내부 클럭은 반도체 장치 내부에서 사용되는 부분이 많아 부하(load)가 크게 걸려 있다. 그러므로 최종 버퍼(a4)는 구동 능력이 큰 버퍼를 사용하여 구성한다.
도 1에서는 버퍼의 크기를 버퍼 용량에 따라 구분하여 도시하였다.
이에 비하여 내부 명령을 입력하는 버퍼들은 큰 용량을 필요로하지 않는다.
이때, 내부 클럭(clock_i)과 내부 명령(command_i)을 입력하는 패드에 직렬 연결 구성되는 버퍼단의 지연 타임을 맞추어 내부 클럭(clock_i)과 내부명령(command_i) 신호간의 180°위상 차이를 유지하여 셋업/홀드 타임이 대칭이되도록 한다.
이와 같이 구성된 종래 기술의 제어 신호 입력 회로는 패드에 인가되는 클럭 신호(clock_pad),명령 신호(command_pad)가 입력되면 이들 신호를 반도체 장치의 내부에서 사용하기 위하여 버퍼링을 하게 된다.
버퍼를 통과한 클럭 신호(clock_pad),명령 신호(command_pad)는 각각 클럭 버퍼 딜레이(clock buffer delay)와 명령 버퍼 딜레이(command buffer delay)가 지난후 내부 클럭(clock_i)과 내부 명령(command_i)이 생성된다.
각각의 버퍼 딜레이가 정상적인 상태에서 같게 설계되어 외부에서 입력되는 신호가 180°의 위상을 가지고 있다면 데이터를 래치하는 내부 클럭(clock_i)의 하강(falling) 또는 상승(rising)시에 내부 명령(command_i)의 센터와 맞게되어 셋업 타임(tSETUP),홀드 타임(tHOLD)모두의 마진이 같아지도록 한다.
즉, 도 2에서와같이, 외부에서의 입력 신호가 클럭과 클럭에 의해 래치되는 명령 신호로 이루어진 구조에서 명령 신호와 클럭간의 센터링이 맞추어져 셋업/홀드 타임의 마진이 충분히 확보되어야 한다.
이와 같은 종래기술의 반도체 소자의 제어 신호 입력 회로는 다음과 같은 문제가 있다.
회로 구성에 있어서 클럭 버퍼 딜레이와 명령 버퍼 딜레이가 정상적인 조건에서 동일하도록 구성되나 공정의 변화에 의한 PMOS 트랜지스터/NMOS 트랜지스터의특성 변화,온도 변화등 여러 가지 변화에 의하여 도 3a에서와 같이 클럭 버퍼 딜레이와 명령 버퍼 딜레이가 맞지 않아 셋업 타임(tSETUP)이나 홀드 타임(tHOLD)중 하나의 마진이 부족하게 될 수 있다.
도 3a는 특성 변화로 인하여 클럭 버퍼 딜레이가 명령 버퍼 딜레이보다 커지는 경우를 나타낸 것이다.
또한, 도 3b는 클럭 버퍼 딜레이와 명령 버퍼 딜레이가 같더라도 반도체 장치의 외부에서 입력되는 입력 클럭 신호(clock_pad)와 입력 명령 신호(command_pad)가 180°의 위상을 맞추지 못하였을 경우 내부 신호인 내부 클럭(clock_i)과 내부 명령(command_i) 역시 셋업/홀드 타임이 부족하게 된다.
즉, 도 3b는 반도체 장치의 외부 신호(clock_pad, command_pad)의 셋업/홀드 타임(setup_pad/hold_pad time)이 틀어졌을 경우 내부 신호(clock_i,command_pad) 역시 맞지 않는다는 것을 나타낸 것으로, tSETUP_pad < tHOLD_pad의 경우 이것이 내부 신호에서 그대로 나타나는 것을 보여준다.
본 발명은 이와 같은 종래 기술의 제어 신호 입력 회로의 문제를 해결하기 위하여 안출한 것으로, 클럭 래치 동작에서 셋업/홀드 타임의 마진을 충분히 확보할 수 있도록한 반도체 입력 장치의 셋업/홀드 타임 제어 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 제어 신호 입력 회로를 나타낸 구성도
도 2는 종래 기술의 제어 신호 입력 회로의 이상적인 동작 파형도
도 3a와 도 3b는 종래 기술의 제어 신호 입력 회로의 실제 동작 파형도
도 4a는 본 발명에 따른 클럭 지연경로 선택신호 출력회로의 구성 블록도
도 4b는 본 발명에 따른 제어 신호 입력 회로부의 구성 블록도
도 5a와 도 5b는 본 발명에 따른 반도체 입력 장치의 셋업/홀드 타임 제어 회로의 동작 파형도
도면의 주요부분에 대한 부호의 설명
41a.셋업 온 신호 발생 블록 41b. 홀드 온 신호 발생 블록
42. 셋업/홀드 타임 비교 신호 출력부 43. 비교 신호 검출부
44. 클럭 지연 경로 선택신호 발생부 45. 버퍼
46a.46b.46c.46d. 지연블록 47. 클럭 드라이버
48a.48b.48c.48d. 명령 신호 처리 버퍼
클럭 래치 동작에서 셋업/홀드 타임의 마진을 충분히 확보할 수 있도록한 본 발명에 따른 반도체 입력 장치의 셋업/홀드 타임 제어 회로는 셋업/홀드 온 신호를출력하는 셋업/홀드 온 신호 발생 블록; 상기 셋업/홀드 온 신호 발생 블록에서 출력되는 셋업 온 신호와 홀드 온 신호의 펄스 넓이 차이를 커패시터(cap1)의 양단 전압 차이로 변환시키어 셋업/홀드 타임 비교 신호를 출력하는 셋업/홀드 타임 비교 신호 출력부; 상기 셋업/홀드 타임 비교 신호 출력부에서 출력되는 비교 신호를 센싱 증폭하는 비교 신호 검출부; 비교 신호 검출부의 검출 신호의 레벨에 따라 클럭 딜레이 경로를 선택하기 위한 선택 신호를 출력하는 클럭 지연 경로 선택신호 발생부; 그리고 패드를 통하여 입력되는 입력 클럭 신호(clock_pad)를 버퍼링하는 버퍼에 직렬 연결되어 신호를 순차 지연하는 n개의 지연소자들, 최초 버퍼링 신호와 각각의 지연 신호들을 게이트에 입력되는 클럭 지연 경로 선택신호에 의해 각각 선택적으로 출력하는 n개의 NMOS 트랜지스터들; 선택적으로 출력되는 지연 신호를 최종 버퍼링하여 내부 클럭 신호(clock_i)를 출력하는 클럭 드라이버로 구성되는 입력 클럭 신호 처리 블록; 직렬 연결되어 순차적으로 용량이 커지는 명령 신호 처리 버퍼들로 구성되어 내부 명령 신호(command_i)를 출력하는 입력 명령 신호 처리 블록을 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 입력 장치의 셋업/홀드 타임 제어 회로에 관하여 상세히 설명하면 다음과 같다.
도 4a는 본 발명에 따른 클럭 지연경로 선택신호 출력회로의 구성 블록도이고, 도 4b는 본 발명에 따른 제어 신호 입력 회로부의 구성 블록도이다.
그리고 도 5a와 도 5b는 본 발명에 따른 반도체 입력 장치의 셋업/홀드 타임 제어 회로의 동작 파형도이다.
본 발명에 따른 반도체 입력 장치의 셋업/홀드 타임 제어 회로는 클럭 지연경로 선택신호 출력회로와 제어신호 입력 회로부로 크게 나눌 수 있다.
클럭 지연경로 선택신호 출력회로는 먼저, 외부 클럭이 내부로 입력되면 이 클럭의 지연 경로를 선택적으로 달리하기 위하여, 칩 내부의 인에이블신호(enable)와 내부 명령 신호(command_i) 그리고 내부 클럭 신호(clock_i)를 논리 연산하여 셋 업 온 신호를 출력하는 셋업 온 신호 발생 블록(41a)과, 칩 내부의 인에이블신호(enable)와 내부 명령 신호(command_i) 그리고 /내부 클럭 신호(/clock_i)를 논리 연산하여 홀드 온 신호를 출력하는 홀드 온 신호 발생 블록(41b)과, 상기 셋업 온 신호 발생 블록(41a)과 홀드 온 신호 발생 블록(41b)에서 출력되는 셋업 온 신호와 홀드 온 신호가 각각 게이트로 입력되는 제 1,2 NMOS 트랜지스터(N1)(N2), 게이트에는 /인에이블 신호가 입력되고 한쪽 전극이 기준 전압(Vref)입력 단자와 셋업/홀드 타임의 차이에 따라 충전되는 전압이 달라지는 커패시터(cap1)의 한쪽 전극에 공통으로 연결되고 다른쪽 전극이 커패시터의 다른쪽 전극과 제 1,2 NMOS 트랜지스터(N1)(N2)의 연결 노드에 공통으로 연결되는 제 3 NMOS 트랜지스터(N3)으로 구성되는 셋업/홀드 타임 비교 신호 출력부(42)와, 상기 셋업/홀드 타임 비교 신호 출력부(42)에서 출력되는 비교 신호를 센싱 증폭하는 비교 신호 검출부(43)와, 비교 신호 검출부(43)의 검출 신호의 레벨에 따라 클럭 딜레이 경로를 선택하기 위한 선택 신호를 출력하는 클럭 지연 경로 선택신호 발생부(44)로 구성된다.
여기서, 셋업/홀드 타임 비교 신호 출력부(42)의 제 1 NMOS 트랜지스터(N1)의 소오스에는 전압 전압(Vdd)이 인가되고, 제 2 NMOS 트랜지스터(N2)의 소오스에는 접지 전압(Vss)이 인가된다.
그리고 비교 신호 검출부(43)는 셋업/홀드 타임 비교 신호 출력부(42)에서 출력되는 비교 신호가 게이트에 입력되는 제 4 NMOS 트랜지스터(N4), 게이트에 기준 전압(Vref)이 인가되고 드레인은 출력 단자(node 1)에 연결되는 제 5 NMOS 트랜지스터(N5), 게이트에 인에이블 신호가 인가되고 제 4,5 NMOS 트랜지스터(N4)(N5)의 소오스에 공통으로 한쪽 전극이 연결되고 다른쪽 전극에 접지 전압(Vss)이 인가되는 제 6 NMOS 트랜지스터(N6) 그리고 게이트가 공통으로 제 4 NMOS 트랜지스터(N4)의 드레인에 연결되고 소오스가 전원 전압(Vdd)단자에 연결되는 제 1,2 PMOS 트랜지스터(P1)(P2)로 구성된다.
여기서, 제 1 PMOS 트랜지스터(P1)의 드레인은 제 4 NMOS 트랜지스터(N4)의 드레인에 연결되고, 제 2 PMOS 트랜지스터(P2)의 드레인은 출력 단자(node 1)에 연결된다.
제어신호 입력 회로부는 입력 클럭 처리 블록과 입력 명령 처리 블록으로 구성된다.
도 4b에서와 같이, 먼저, 입력 클럭 처리 블록은 패드를 통하여 입력되는 입력 클럭 신호(clock_pad)를 버퍼링하는 버퍼(45)와, 직렬 연결되어 버퍼(45)의 출력 신호를 순차 지연하는 n개의 지연소자들(46a)(46b)(46c)(46d)과, 최초 버퍼링 신호와 각각의 지연 소자들에서 출력되는 지연 신호들을 게이트에 입력되는 클럭 지연 경로 선택신호(d(1),d(2),d(3),d(4),...d(n))에 의해 각각 선택적으로 출력하는 n개의 NMOS 트랜지스터들과, 각각의 NMOS 트랜지스터들에 의해 선택적으로 출력되는 지연 신호를 버퍼링하여 출력하는 클럭 드라이버(47)로 구성되고, 입력 명령 처리 블록은 직렬 연결되어 순차적으로 용량이 커지는 명령 신호 처리 버퍼(48a)(48b)(48c)(48d)로 구성되어 패드를 통하여 입력되는 입력 명령 신호를 순차버퍼링하여 내부 명령 신호(command_i)를 출력한다.
이와같이 구성된 본 발명에 따른 제어 신호 입력 회로는 셋업 타임동안 커패시터(cap1)에 충전을 하기 위하여 셋업 온 신호(setup_on)를 생성하여 제 1 NMOS트랜지스터(N1)과 홀드 타임동안 방전하기 위하여 홀드 온 신호(hold_on)를 발생시켜 제 2 NMOS 트랜지스터(N2)를 on시킨다.
이때, 제 1,2 NMOS트랜지스터(N1)(N2)의 소오스/드레인에는 커패시터(cap1)이 연결되어 있기 때문에 셋업 타임 = 홀드 타임인 경우에는 충전과 방전의 전하량이 같도록 제 1,2 NMOS 트랜지스터(N1)(N2)의 사이즈를 결정하고, 공정 변화따른 영향을 받자 않도록 NMOS 트랜지스터로 구성한다.
그리고 tSETUP > tHOLD일 때, 노드1에는 High, tSETUP < tHOLD일 때 노드1은 Low 레벨의 신호가 출력된다.
노드 1의 전압이 High이면, tSETUP > tHOLD이므로 클럭이 느리므로 클럭 딜레이 경로를 줄인다.
그리고 노드 1의 전압이 Low이면, 클럭 딜레이 경로를 증가시킨다.
클럭 딜레이 보정을 위한 인에이블 신호가 액티브 상태가 되어 있는 상태에서 tSETUP동안 커패시터(cap1)에 제 1 NMOS 트랜지스터(N1)를 통하여 충전하고 tHOLD동안 제 2 NMOS 트랜지스터(N2)를 통하여 디스차지한다.
tSETUP = tHOLD이면 커패시터(cap1)의 양단 전압차 △V가 0 volt가 되나, tSETUP과 tHOLD가 같지 않으면 △V가 + 혹은 -가 된다.
이것을 차동 증폭 회로로 구성된 비교 신호 검출부(43)에서 검출하면 클럭이 빠르거나 느린 것을 알 수 있다.
즉, 도 5a와 도 5b에서와 같이, 한 번의 검출이 끝나면 클럭 지연 경로 선택신호 발생부(44)에서 클럭의 딜레이를 조절하기 위하여 d(i)를 d(i+1) 또는 d(i-1)로 i의 값을 증가시키거나 감소시킨다.
이렇게 하므로써 내부 클럭(clock_i)의 딜레이를 조절할 수 있고 외부 상황 변화에 따라 이를 적용할 수 있다.
이와 같은 본 발명에 따른 반도체 입력 장치의 셋업/홀드 타임 제어 회로는 다음과 같은 효과가 있다.
내부 클럭 신호와 내부 명령 신호가 공정에 의한 특성 변화, 외부에서 패드로 들어오는 신호간의 관계 변화등으로 인하여 90°의 위상을 유지하지 못하는 경우를 막을 수 있도록 내부 명령 신호에 대해 내부 클럭를 액티브하게 딜레이 보상하여 여러 변수와 무관하게 90°위상을 유지할 수 있어 tSETUP,tHOLD의 마진을 충분히 확보할 수 있다.

Claims (8)

  1. 외부 제어 신호가 칩 내부로 입력되면 이를 버퍼링하여 내부 제어 신호를 출력하는 제어 신호 입력 회로에 있어서,
    셋업/홀드 온 신호를 출력하는 셋업/홀드 온 신호 발생 블록;
    상기 셋업/홀드 온 신호 발생 블록에서 출력되는 셋업 온 신호와 홀드 온 신호의 펄스 넓이 차이를 커패시터(cap1)의 양단 전압 차이로 변환시키어 셋업/홀드 타임 비교 신호를 출력하는 셋업/홀드 타임 비교 신호 출력부;
    상기 셋업/홀드 타임 비교 신호 출력부에서 출력되는 비교 신호를 센싱 증폭하는 비교 신호 검출부;
    비교 신호 검출부의 검출 신호의 레벨에 따라 클럭 딜레이 경로를 선택하기 위한 선택 신호를 출력하는 클럭 지연 경로 선택신호 발생부;
    그리고 패드를 통하여 입력되는 입력 클럭 신호(clock_pad)를 버퍼링하는 버퍼에 직렬 연결되어 신호를 순차 지연하는 n개의 지연소자들, 최초 버퍼링 신호와 각각의 지연 신호들을 게이트에 입력되는 클럭 지연 경로 선택신호에 의해 각각 선택적으로 출력하는 n개의 NMOS 트랜지스터들; 선택적으로 출력되는 지연 신호를 최종 버퍼링하여 내부 클럭 신호(clock_i)를 출력하는 클럭 드라이버로 구성되는 입력 클럭 신호 처리 블록 및 직렬 연결되어 순차적으로 용량이 커지는 명령 신호 처리 버퍼들로 구성되어 내부 명령 신호(command_i)를 출력하는 입력 명령 신호 처리 블록을 포함하는 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
  2. 제 1 항에 있어서, 셋업 온 신호 발생 블록은 칩 내부의 인에이블신호(enable)와 내부 명령 신호(command_i) 그리고 내부 클럭 신호(clock_i)를 논리 연산하여 출력하는 AND 연산 블록으로 구성된 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
  3. 제 1 항에 있어서, 홀드 온 신호 발생 블록은 칩 내부의 인에이블신호(enable)와 내부 명령 신호(command_i) 그리고 /내부 클럭 신호(/clock_i)를 논리 연산하여 출력하는 AND 연산블록으로 구성된 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
  4. 제 1 항에 있어서, 셋업/홀드 타임 비교 신호 출력부는 셋업 온 신호와 홀드 온 신호가 각각 게이트로 입력되는 제 1,2 NMOS 트랜지스터(N1)(N2),
    게이트에는 /인에이블 신호가 입력되고 한쪽 전극이 기준 전압(Vref)입력 단자와 셋업/홀드 타임의 차이에 따라 충전되는 전압이 달라지는 커패시터(cap1)의 한쪽 전극에 공통으로 연결되고 다른쪽 전극이 커패시터의 다른쪽 전극과 제 1,2 NMOS 트랜지스터(N1)(N2)의 연결 노드에 공통으로 연결되는 제 3 NMOS 트랜지스터(N3)으로 구성되는 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
  5. 제 4 항에 있어서, 셋업/홀드 타임 비교 신호 출력부의 제 1 NMOS 트랜지스터(N1)의 소오스에는 전압 전압(Vdd)이 인가되고, 제 2 NMOS 트랜지스터(N2)의 소오스에는 접지 전압(Vss)이 인가되는 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
  6. 제 1 항에 있어서, 비교 신호 검출부는 셋업/홀드 타임 비교 신호 출력부에서 출력되는 비교 신호가 게이트에 입력되는 제 4 NMOS 트랜지스터(N4),
    게이트에 기준 전압(Vref)이 인가되고 드레인은 출력 단자(node 1)에 연결되는 제 5 NMOS 트랜지스터(N5),
    게이트에 인에이블 신호가 인가되고 제 4,5 NMOS 트랜지스터(N4)(N5)의소오스에공통으로 한쪽 전극이 연결되고 다른쪽 전극에 접지 전압(Vss)이 인가되는 제 6 NMOS 트랜지스터(N6),
    그리고 게이트가 공통으로 제 4 NMOS 트랜지스터(N4)의 드레인에 연결되고 소오스가 전원 전압(Vdd)단자에 연결되는 제 1,2 PMOS 트랜지스터(P1)(P2)로 구성되는 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
  7. 제 6 항에 있어서, 제 1 PMOS 트랜지스터(P1)의 드레인은 제 4 NMOS 트랜지스터(N4)의 드레인에 연결되고, 제 2 PMOS 트랜지스터(P2)의 드레인은 출력 단자(node 1)에 연결되는 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임제어 회로.
  8. 제 1 항 또는 제 6 항에 있어서, tSETUP > tHOLD일 때, 노드1에는 High, tSETUP < tHOLD일 때 노드1에는 Low 레벨의 신호가 출력되고, 노드 1의 전압이 High이면 입력 클럭이 느리므로 클럭 딜레이 경로를 줄이고, 노드 1의 전압이 Low이면, 클럭 딜레이 경로를 증가시키는 것을 특징으로 하는 반도체 입력 장치의 셋업/홀드 타임 제어 회로.
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