JPH11250408A

JPH11250408A - 遅延量校正回路及び方法

Info

Publication number: JPH11250408A
Application number: JP10046610A
Authority: JP
Inventors: Hisakado Hirasaka; 久門平坂
Original assignee: Hewlett Packard Japan Inc
Current assignee: Hewlett Packard Japan Inc
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17
Also published as: US6127869A

Abstract

(57)【要約】【課題】 NLTS補正回路におけるNLTS補正量の校正精度
を高める。【解決手段】本発明の一実施例によるNLTS補正量校正
回路１８０６は、NLTS補正回路１８０４が出力する記録
信号を受信し、この信号のデューティ・サイクルを電圧
に変換するデューティ・サイクル−電圧（DV）変換器１
８０１と、変換されて得られた電圧をAD変換するAD変換
器１８０２と、得られたディジタル値に応答して各遅延
線１８０５を制御する遅延線制御装置１８０３を備え
る。基準となる２つの信号をNLTS補正量校正回路に与
え、DV変換器によって得られる２つの基準電圧値から、
補間によって遅延線間の任意の遅延量差に対する校正目
標の電圧値を求める。遅延線制御装置は、所望の遅延量
差になるように設定した２つの遅延線によって補正され
た信号のDV変換値が校正目標電圧値になるように、遅延
線の遅延量を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はNLTS補正回路におけ
る補正量の校正の高精度化に関する。より詳細には、NL
TS補正回路に用いられる各遅延線の遅延量を校正するた
めの回路及びその方法に関する。

【０００２】

【従来の技術およびその問題点】一般にハード・ディス
ク・ドライブ（以下、ＨＤＤと称する）などの磁気記録
装置の試験は、図１に示すように、記録信号を記録アン
プ１０１及び記録ヘッド１０２を介して試験対象のディ
スク１０３に書き込み、その書き込まれた情報を再生ヘ
ッド１０４及び再生アンプ１０５を介して再生信号とし
て読み取り、これを記録信号と比較することによって行
われる。しかし、ＨＤＤなどの磁気記録装置において
は、その電磁変換系が有する非線形性によってその再生
信号のピーク位置が記録信号の極性遷移点(トランジェ
ント)からずれる現象（つまり、NLTS）が起こるため、
その現象を相殺するために記録信号を補正しなければな
らない。

【０００３】この現象は特にＨＤＤをはじめとする磁気
記録装置の高記録密度化を妨げる深刻な要因として注目
されてきた。例えば、図２は図１に示されるＨＤＤの記
録再生系における記録信号の波形と再生信号の波形を示
したものであるが、トランジェントC-D間では記録信号
の極性遷移間隔が比較的狭いので隣接するトランジェン
ト同士が干渉し、NLTSが生じる。この例では再生信号の
ピーク間が広くなっている。一方、トランジェントA-B
間では記録信号の極性遷移間隔が比較的広いので、隣接
するトランジェント同士の干渉が少なく、NLTSはほとん
ど生じていない。

【０００４】この問題を解決するための手段として、予
測されるNLTSを信号の記録時に補正しキャンセルするNL
TS補正回路が従来から知られている。このNLTS補正回路
は、あらかじめ計測して作成された記録データ・パター
ン−NLTS補正量変換テーブルに従って設計された、トラ
ンジェントC-D間で生じるNLTSの量と方向を推定する記
録データ・パターン解析装置を備える。このNLTS補正回
路は、図３の下段に示したトランジェントC,Dのように
記録信号を予め補正しておき、再生時には所望のピーク
間隔が得られるように動作する。

【０００５】ここで、記録データ・パターン−NLTS補正
量変換テーブルについて説明する。一般にHDDにおいて
は、記録データを記録する前に一旦中間記録データに変
換して、そのデータを基にNLTS補正を行う。この変換に
は様々な方式があるが、ここでは、ある記録信号ビット
値が１つ前のビット値から論理変化のあった場合に１、
変化のなかった場合に０となるような中間記録データを
例に挙げて説明する。つまり、中間記録データの論理が
１である時に記録信号が反転する。例えば、一連の中間
記録データの一部分が”10100110”であった場合、図２
に示すようにその記録データは”11000100”となる。ト
ランジェント・シフトは、中間記録データの論理１が隣
接する時に記録データが互いに干渉し合う場合に生じる
ものであるから、図２中のトランジェントC及びトラン
ジェントDにNLTSが起こりやすいことがわかる。それと
は反対に、２つのトランジェントが互いに離れてゆくに
つれてこれらの干渉量は少なくなってゆく。従って、干
渉の影響が無視できない範囲を例えばあるトランジェン
トの前後２ビットとすると、前記の原理により、今まさ
に記録するデータとその前後２ビットを合わせて5ビッ
トを１つのデータ・パターンとして扱い、考えられる各
データ・パターン夫々に対してNLTS補正量を対応づけ
て、表１に示すような記録データ・パターン−NLTS補正
量テーブルを作成することができる。このような方式を
採用することにより、真ん中のビットが１であるデータ
・パターンのみを考えればよいので、テーブルの行数は
半分で済み、効率がよい。各NLTS補正量は、測定対象で
ある記録媒体の特性によって異なり、再生信号に生じる
NLTSをHDD測定装置で測定することによって決定され
る。さらに、各NLTS補正量に対して選択されるべき遅延
線の番号を定義づけるNLTS補正量−遅延線番号テーブル
（表２）を用意することによって、各データ・パターン
に対して選択されるべき遅延線の番号が一義的に決ま
る。このようにして作成された記録データ・パターン−
NLTS補正量テーブル及びNLTS補正量−遅延線番号テーブ
ルに従って、記録データ・パターン解析装置が動作す
る。

【０００６】

【表１】

【０００７】

【表２】

【０００８】一般に、データ記録装置は、図４のように
ホスト・コンピュータからの非同期の記録データ信号を
記録チャネルのデータ・レートの信号に変換するための
データ・バッファ・メモリ４０１を有する。データ・バ
ッファ・メモリ４０１に一旦記憶されたデータはチャネ
ル・クロックにより所定のチャネル・データ・レートで
読み出され、記録アンプ１０１を介して記録ヘッド１０
２によって媒体へ記録される。図５には、これらデータ
・バッファ・メモリ４０１と記録アンプ１０１との間に
設けられる、従来技術によるNLTS補正回路５００の例が
示されている。

【０００９】図５に示すように、従来のNLTS補正回路５
００は、各々が異なる遅延時間を有する、並列に設けら
れた複数個の遅延線DL₀〜DL₂と、遅延線の出力を選択的
に切り替えるセレクタ５０２と、セレクタ５０２を制御
する記録データ・パターン解析装置５０３を有する。記
録データ・パターン解析装置５０３の解析結果に基づい
て、今まさに記録しようとする記録データに遅延を施す
ための遅延線が選択され、NLTS補正がなされる。ここで
言う記録データ・パターンは、一連の中間記録データの
一部分を切り取った数列のことを意味する。また、記録
データの中間記録データへの変換は、HDDや測定器によ
って様々であるが、ここでは便宜のため、記録データ
は、記録データ・パターン解析装置においてシフトレジ
スタに入力される前に記録データ−中間記録データ変換
回路５０８によって中間記録データ５０６に変換される
ものとする。また、図５中に参照番号５０９で示される
Ｄ型フリップ・フロップは、記録データと中間記録デー
タのタイミングを合わせるためのものである。

【００１０】具体的には、この記録データ・パターン解
析装置５０３は図５のように所定のチャネル・クロック
毎に中間記録データ５０６をシフトするシフト・レジス
タ５０４と、該シフト・レジスタ５０４の出力を復号す
る復号器５０７とを備えている。シフト・レジスタ５０
４はＤ型フリップ・フロップ５０５で構成され、その段
数は、中間記録データの過去と未来の何ビット分をパタ
ーン解析の対象とするかによって決定される。図５にお
いては５ビットを解析対象としており、フリップ・フロ
ップは４段設けられている。復号器５０７は、入力され
る記録データ・パターンに応じて、予め決められた論理
（記録データ・パターン−NLTS補正量変換テーブル）に
従ってセレクタ制御信号を生成し、これをセレクタに送
信する。このセレクタ制御信号によって、今まさに記録
しようとしている記録データ信号が最適な遅延量で補正
されるように、遅延線が選択される。

【００１１】ここで、記録データを補正する従来の方法
について、図５に従って簡単な例を挙げて具体的に説明
する。

【００１２】フリップ・フロップ５０５を４つ備えたシ
フトレジスタ５０４において、中間記録データがチャネ
ル・クロックに従って順にシフトされる。シフトレジス
タ内の各フリップ・フロップの論理出力値をF(-2),..,F
(2)と名づける（但し、F(2)は初段のフリップ・フロッ
プの入力における論理値）。F(0)が現在データ、つま
り、今まさに記録しようとしている記録データに対する
中間記録データを表している。従ってシフトレジスタ５
０４は、現在を中心に過去２ビット（フリップ・フロッ
プの論理値 F(-2),F(-1)）、未来２ビット（フリップ・
フロップの論理値F(1),F(2)）のデータが存在するよう
に構成されている。

【００１３】復号器５０７には論理値 F(-2),..,F(2)が
並列に入力されており、復号器は、今まさに記録しよう
としている記録データ D(k)の補正の必要／不必要およ
び補正方向(遅れ／進み及び補正量)を、F(-2)〜F(2)の
信号を監視することにより判断し、その補正量に応じ
て、今まさに記録しようとしている D(k)信号が通る遅
延線を選択するように、セレクタ制御信号をセレクタに
送信する。今、記録しようとしている記録信号D(k)とそ
の前後のデータ列について、補正前と補正後の様子を図
６に示す。このデータ列で補正が必要なのはD(k),D(k+
1)の先頭トランジェントだけであり（D(k）の先頭トラ
ンジェントを遅らせ、D(k+1)の先頭トランジェントを進
ませる）、その他は補正が不必要である。補正が不必要
な場合は、遅延量が中間であるDL₁がセレクトされるよ
うに、復号器はスイッチS1を活性化する。

【００１４】最初の補正を行う場面であるD(k)の先頭ト
ランジェントでは、 {F(-2),..,F(2)}={ID(k-2),ID(k-1),ID(k),ID(k+1),ID
(k+2)}={0,0,1,1,0} の値が復号器に入力される。復号器が、データ・パター
ン”00110”が入力された場合にS2を活性化するような
論理を有しているとすると、D(k)は、その先頭トランジ
ェントがより遅延時間が長いDL₂を通り、遅れ補正がな
されたデータD(k)'として記録される。次に、２番目の
補正を行う場面であるD(k+1)の先頭トランジェントで
は、 {F(-2),..,F(2)}={ID(k-1),ID(k),ID(k+1),ID(k+2),ID
(k+3)}={0,1,1,0,0} の値が復号器に入力される。復号器が、データ・パター
ン”01100”が入力された場合にスイッチS0を活性化す
るような論理を有しているとすると、D(k+1)は、その先
頭トランジェントが遅延時間が短いDL₀を通り、進み補
正がなされたデータD(k+1)'として記録される。このよ
うにして、今まさに記録しようとしている信号は、その
隣接する過去と未来の数ビットのデータの論理値によっ
て選択される遅延量でそのトランジェントが補正され
る。

【００１５】さて、記録データ・パターン解析手段５０
３は上述のように作用するわけであるが、シフト・レジ
スタ５０４の段数及び復号器５０７は、次の場合に論理
変更を余儀なくされる。ヘッドや記録媒体の特性が変った場合記録密度を変えた場合ヘッドや記録媒体の特性変動に応じて変換テーブルを
動的に変えたい場合

【００１６】一般に媒体の記録密度が小さくなるとNLTS
補正量も小さくなる。例えば、記録媒体がディスク媒体
の場合は、現状の技術ではチャネル・クロック周波数が
一定であるので、ディスクの外周側の記録密度は内側よ
りも小さくなり、それに合わせて論理変更が必要とな
る。また、ヘッドや記録媒体の特性変動についてである
が、この特性変動は、ヘッドに関してはその経時劣化
が、記録媒体に関しては、異なった種類の記録媒体に切
換えての試験や、性能にばらつきのある記録媒体の試験
における最高記録密度の変化がその原因となり、その変
動に応じて変換テーブルを動的に変える必要がある。特
に記録媒体がテープの場合はヘッドと媒体が接触して走
行するので、ヘッドが摩耗し経時劣化する。フロッピー
・ディスク・ドライブのように媒体が交換される場合
は、その媒体に依存してNLTS特性が変化する。

【００１７】また、シフト・レジスタ及び復号器は、チ
ャネル・クロック周期で駆動されるため、高速すぎてＣ
ＰＵでは応答できないので、専らハードウエアで作られ
る。よって、論理変更が困難になってしまう。ＰＬＤ
（Programable Logic Device：プログラム可能論理素
子）を用いて復号器論理を変更する手段があるが、ＰＬ
Ｄを高速データ・レートで駆動するには、その動作速度
の問題から、論理回路の動作速度シミュレーションを行
う必要があり、手軽な論理変更は事実上困難である。

【００１８】次に、従来技術におけるNLTS補正精度の問
題に関して、まず、NLTS補正回路に要求されるNLTS補正
精度がどのくらい実現困難なものであるかを説明する。

【００１９】ＨＤＤの場合、限界まで記録密度を高めた
場合のNLTS補正量はチャネル周期の２０％以下と考えて
良い。これは、これ以上のNLTS補正量を要する高記録密
度下では再生誤り率(エラー・レート)が悪化し、実用化
が困難であることに起因する。一方、転送レートについ
ては高速化が進展し、チャネル・レートが500Mbpsとい
う水準が開発の視野に入ってきている。ゆえに、所望の
NLTS補正量の精度と分解能は以下に示す表３のように試
算される。

【００２０】

【表３】

【００２１】従って、NLTS補正精度に関する問題点は以
下の通りである。最大遅延量400ps、分解能20psで精度が±10psという
高精度遅延線の実現が困難である。半導体製の遅延線を用いる場合は、半導体の温度特性
によって遅延量が±10％程度変動するのは避けられな
い。パッシブ遅延線を用いる場合は、温度変化の面では半
導体製のものよりもはるかに安定性に優れるが、400p
s、380ps、360ps、.....、40ps、20psという20ps刻みの
遅延線を得るのは困難である。上記、が解決されたとしても、(n+1) to 1 セレ
クタ（図５中の参照番号５０２に示す）は物理的位置が
異なるn+1本の入力配線を有するので、プリント・パタ
ーンの配線長差はもとより、セレクタ内部の配線長差に
よっても数10psの遅延誤差が生じるのは避けられない。 20psの分解能をデジタル・カウンタで作る場合、カウ
ンタ・クロックは50GHzと計算され（1/20ps=50GHz）、
実現困難な周波数である。

【００２２】NLTS計測においては、これらの問題がとり
わけ深刻である。それは、NLTS計測には様々なパターン
解析アルゴリズムへの柔軟な対応力、高いNLTS補正精度
が要求されるからである。

【００２３】従って、本発明は、NLTS補正回路に用いら
れる各遅延線の遅延量を高精度に校正するための回路及
びその方法を実現することを目的とする。

【００２４】

【発明の概要】

【００２５】上記のNLTS補正回路に、本発明による遅延
線校正回路を用いたNLTS補正量校正回路をさらに設ける
ことにより、NLTS補正回路の高精度化を実現することが
できる。本発明によるNLTS補正量校正回路は、NLTS補正
回路の記録アンプへの出力信号を入力し、そのデューテ
ィ・サイクルを電圧値に変換して出力するデューティ・
サイクル−電圧変換器と、前記デューティ・サイクル−
電圧変換器の出力をアナログ値からデジタル値に変換し
て出力するAD変換器と、前記AD変換器の出力に応じて、
各遅延線の遅延量を制御するための遅延線制御装置とを
備えている。本NLTS補正量校正回路を設ける場合は、遅
延線の遅延量が遅延線制御装置によって制御可能である
ことが必要になる。また、記録アンプから出力される信
号の周波数スペクトルを解析する周波数スペクトル解析
装置を設けることによって記録アンプを含めたNLTS補正
量を校正することもできる。

【００２６】以下において、現在のところ最良と思われ
る実施例を図面に従って説明する。なお、図面において
同一番号を付された構成要素は全図を通して同一の機能
を有するものとする。

【００２７】

【実施例】図７はNLTS補正回路の一実施例である。本実
施例によるNLTS補正回路７０３においては、測定器から
送られてくる記録データは記録データ・パターン解析装
置７０１に取り込まれる。実際には、記録データは記録
データ・パターン解析を行うために、一旦中間記録デー
タに変換された形で記録データ・パターン解析装置７０
１に取り込まれるが、以降の各実施例においては説明の
便宜上、中間記録データも単に「記録データ」と呼称し
て説明を進める。従って、各実施例において記録データ
・パターン解析装置７０１が解析するのは中間記録デー
タに変換された「記録データ」である。この記録データ
・パターン解析装置７０１によって記録データが解析さ
れ、セレクタ制御信号が生成される。生成された信号
は、セレクタ制御信号バッファ・メモリ７０２へ出力さ
れる。該セレクタ制御信号バッファ・メモリ７０２は、
チャネル・クロックによってデータ・バッファ・メモリ
の出力と同期しながら、セレクタ信号をセレクタ５０２
へ出力する。このことは、その他の実施例においても同
様である。この記録データ・パターン解析装置７０１
は、セレクタ制御信号を算出するようにプログラムされ
たＣＰＵで実現することができる。または、その代替と
して、例えばNLTS補正回路７０３の外に設けられたコン
ピュータによってセレクタ制御信号を算出するようにす
ることもできる。このような構成にすることにより、パ
ターン解析をソフトウエアで処理することができるの
で、解析アルゴリズムの変更を容易に行うことができ
る。

【００２８】さて、記録データ・パターン解析装置７０
１に組み込まれる解析プログラムのアルゴリズムについ
て、図３１に従って説明する。図３１はNLTS補正回路に
含まれる記録データ・パターン解析装置７０１に組み込
まれた解析プログラムの流れ図である。

【００２９】まず、一連の記録データから所定の解析ビ
ット数でデータを切り取る（３１０１）。例えば、表１
に示した記録データ・パターン−NLTS補正量テーブルに
あるデータ・パターンのように前後２ビットで解析する
場合には、５ビット分のデータを切り取る。以下も同様
に５ビットで解析する場合について説明する。次に、切
り取った真ん中のビットが０であるかどうかを評価する
（３１０２）。真ん中のビットが０であればトランジェ
ントは発生しないので、補正の必要はない。真ん中のビ
ットが０でなければ、表１の記録データ・パターン−NL
TS補正量テーブルから一致するデータ・パターンを見つ
け（３１０３）、これに対応するNLTS補正量を求める
（３１０４）。次に、求められたこのNLTS補正量に対応
する遅延線番号データを表２のNLTS補正量−遅延線番号
テーブルから求め（３１０５）、この遅延線番号データ
をセレクタ制御信号バッファ・メモリ７０２へ出力する
（３１０６）。セレクタ制御信号バッファ・メモリ７０
２がチャネル・クロックに従って出力するこの遅延線番
号データによってセレクタ５０２が制御され、各遅延線
DL₀〜DL_nが選択される。次に、記録データを１ビットだ
けシフトし（３１０７）、記録が終了するまで上記の手
順を繰り返す。

【００３０】図７に示す実施例の場合、各遅延線の出力
のタイミング・チャートは、図８のようになる。セレク
タはチャネル周期毎にDL₀からDL_nの遅延線のいずれかを
選択するが、その動作タイミングは、遅延線の遅延が最
小のトランジェント時刻から遅延が最大のトランジェン
ト時刻の間の期間を避ける必要がある（以降、この遅延
線の切換え動作を禁止する期間をタイミング・ハザード
と称する）。なぜなら、この範囲ではいずれかの遅延線
の出力が変化中であるからである。

【００３１】図８は、各遅延線の遅延量の関係を、 DL₀ < DL₁ < .... < DL_i < ..... < DL_n-1 < DL_n と仮定した例で、遅延線出力波形とセレクタ可動タイミ
ングを示す。図８中の黒で塗りつぶされた部分が遅延線
の遅延が最小のトランジェント時刻から遅延が最大のト
ランジェント時刻の間の期間を示している。第１の実施
例の場合のセレクタの可動タイミングは、この範囲（タ
イミング・ハザード）を避けるために、図８中の斜線部
で示した部分のように狭くなってしまう。つまりこのこ
とは、ＮＬＴＳ補正量を大きくしチャネル周期Ｔに近付
けると、セレクタの切換えのタイミングが狭まるという
ことを意味している。

【００３２】図９は、第１の実施例におけるセレクタの
切換えのタイミングに余裕を持たせることのできる、Ｎ
ＬＴＳ補正回路の第２の実施例を示した図であり、図１
０はその動作タイミングを説明するための図である。ト
ランジェント・パルス発生装置９０１はデータ・バッフ
ァ・メモリ４０１からの出力を受け、そのトランジェン
トが発生した時点でトランジェント・パルスを発生す
る。該トランジェント・パルスは後述するタイミング・
ハザードに直接影響するため、できるだけ幅の狭いパル
スが望ましい。本実施例においては、パルス幅が400ps
のトランジェント・パルスを用いており、これは高速タ
イプのＥＣＬロジック素子によって実現可能である。改
善されたセレクタ９０２は、トランジェント・パルス発
生装置９０１が発生したトランジェント・パルスをDL₀
からDL_nのいずれかに入力する。選択されなかった遅延
線には、非トランジェント信号として論理ロー（０）が
入力される。その後、全ての遅延線の出力が論理和回路
９０３によって論理和され、さらに２分周器９０４で２
分周されて、NLTS補正された記録信号パターンが得られ
る。このNLTS補正された記録信号パターンは、図１０に
示すように、トランジェント・パルスの立ち上がり毎に
論理極性が反転した波形となる。

【００３３】この実施例においては、セレクタ９０２が
遅延線５０１の前に設けられているため、そのタイミン
グ・ハザードは図１０における黒で塗りつぶされた部分
で示した期間となり、トランジェント・パルスの幅と等
しくなる。従って、トランジェント・パルスの幅がチャ
ネル周期Ｔに比べ十分に狭ければ、タイミング・ハザー
ドはそれだけ縮小することになり、第１の実施例に比べ
て大幅に改善される。

【００３４】第２の実施例においては、トランジェント
・パルスは正の極性のものであったが、これは、負極性
のトランジェント・パルスによっても同様の効果が得ら
れる。図１１にその代替実施例（第３実施例）を例示す
る。但しこの場合セレクタ１１０２は、選択されなかっ
た遅延線には非トランジェント信号として論理ハイ
（１）が入力されるように構成される。また、論理和回
路９０３の代わりに論理積回路１１０３を設け、全ての
遅延線の出力の論理積を２分周器９０４に入力するよう
に構成される。それ以外の動作に関しては第２の実施例
と同様である。

【００３５】上記３つの実施例においては、セレクタの
タイミング・ハザードが少なからず存在するが、図１２
に示す第４の実施例においては、そのタイミング・ハザ
ードを完全に解消することができる。図１２に示すよう
に、上記実施例の構成からセレクタ制御信号バッファ・
メモリ７０２とセレクタを削除し、データ・バッファ・
メモリ１２０２とトランジェント・パルス発生装置１２
０３を遅延線５０１と同数だけ設け、それぞれを互いに
一対一に対応させる。また、各データ・バッファ・メモ
リは同一のチャネル・クロックを受けて駆動される。さ
らにこの実施例の場合は、図１３に示すようにトランジ
ェント・パルス発生装置１２０３と遅延線５０１の位置
を入れ替えても同じ結果が得られる。

【００３６】図１４〜図１６を参照しながら、本実施例
における動作を以下に詳細に説明する。

【００３７】図１６に示した例における条件は以下の通
りである。・記録データ・パターン：10010 ・最初の"1"を元のデータ・パターンよりもΔｔ=DL₂-DL
₁だけ幅を広くする・２番目の"1"を元のデータ・パターンよりもΔｔ=DL₁-
DL₀だけ幅を狭くする・DL₀ < DL₁ < DL₂ 上記条件から、各トランジェントとそこにおいて選択さ
れるべき遅延線との対応は図１４に示した様になる。

【００３８】本実施例においては、データ・バッファ・
メモリ１２０２の夫々が、後続の遅延線５０１の状態を
活性化または不活性化の状態に切換えるスイッチの役割
を担う。つまり、各遅延線とトランジェント・パルス発
生装置を介して出力された信号が夫々、結果的に所望の
遅延が施されたトランジェント・パルスを有する信号に
なるように、各データ・バッファ・メモリ１２０２から
出力されるべきデータ・パターンがそれぞれ記録データ
・パターン解析装置１２０１によって決定され、各デー
タ・バッファ・メモリ１２０２に格納される。よって、
上記条件においては、記録信号における各トランジェン
トと各メモリに格納されるデータ・パターンの設定は図
１５に示す様になる。

【００３９】つまり、本実施例において記録データ・パ
ターン解析装置１２０１は、記録信号として図１４に示
すようなトランジェントを有する信号を出力できるよう
に遅延量が補正されたトランジェント・パルスを生成す
るためのデータ・パターンを各遅延線毎に生成し、それ
ぞれを各データ・バッファ・メモリ１２０２に供給する
ようにプログラムされている。

【００４０】図１６は、上記の条件下で生成されたデー
タ・バッファ・メモリ０〜２の出力波形、トランジェン
ト・パルス、及び各段の出力波形を示している。トラン
ジェント・パルスは後続の遅延線により遅延され、論理
和回路９０３によって一つに束ねられ、２分周されてNL
TS補正された記録信号「10010」として出力される。図
１６に示すように、この補正された記録信号は、補正前
の記録信号に比べて最初の「１」がΔｔ=DL₂-DL₁だけ広
くなり、２番目の「１」がΔｔ=(DL₁-DL₀)だけ狭くなっ
ていることが分かる。この方法を用いると、セレクタの
タイミング・ハザードは生じない。

【００４１】従って、本実施例の動作の流れは以下のよ
うになる。所望の記録データから、予め決められたプログラムに
よって一義的に決まる複数のデータ・パターンを選択す
る。選択した複数のデータ・パターンを夫々データ・バッ
ファ・メモリに格納する。格納された各データ・パターンを複数のデータ・バッ
ファ・メモリから同期して出力する。同期して出力された信号を夫々、対応する遅延量だけ
遅延させ、かつそれぞれの信号においてトランジェント
が発生した時点でパルスが発生するパルス信号に変換す
る。変換された複数のパルス信号を論理和し、それをさら
に２分周する。

【００４２】上記は遅延線をデータ・バッファ・メモリ
から下流に設けた例であるが、代わりに、図１７に示す
ように、遅延線を各データ・バッファ・メモリに供給さ
れるチャネル・クロックを遅延させるように設けること
も可能である。このような構成にすることによっても、
図１３及び図１４に示す実施例と同じ遅延量のトランジ
ェント・パルスが得られることは、当業者にとっては明
らかなことであろう。

【００４３】次に、上記実施例のNLTS補正回路に付加す
ることができる、本発明によるNLTS補正量校正回路１８
０６について説明する。図１８はそのNLTS補正量校正回
路１８０６が付加されたNLTS補正回路のブロック図であ
る。本発明によるNLTS補正量校正回路は、トランジェン
ト時刻を記録信号のデューティ・サイクルで検出するこ
とを特徴としている。これは、トランジェント時刻が変
化すればデューティ・サイクルも変化することに着目す
ることによって実現した。

【００４４】図１８に示すように、本発明によるNLTS補
正量校正回路は、デューティ・サイクル−電圧変換器１
８０１（以下、D/V変換器と称する）とA/D変換器１８０
２、及び、遅延線制御装置１８０３を備える。遅延線制
御装置１８０３は例えばCPUと復号器から構成され、各
遅延線の遅延量を制御するために用いられる。該CPU
は、記録データ・パターン解析装置７０１に使用される
CPUと兼用とすることもできる。また、本実施例におい
ては、各遅延線DL₀〜DL_nの遅延量が、遅延線制御装置１
８０３からの信号によって制御可能でなければならな
い。例えば、図３２に示すような半導体遅延線３２００
を使用することができる。該半導体遅延線の内部には複
数の遅延セル３２０１が直列に配置されている。遅延線
内部のセレクタ３２０２が遅延線制御値入力を受けて、
接続する遅延セルの数を選択するようにしてその遅延量
が設定される。例えば図３２に示す例では、20psの遅延
セルが１００個直列に配置されており、20ps〜2000psの
範囲で20ps毎に遅延量を設定できるようになっている。
本発明においては、この遅延線内部セレクタ３２０２が
NLTS補正量校正プロセスの中で遅延線制御装置１８０３
によって制御される。

【００４５】D/V変換器１８０１は、NLTS補正回路１８
０４の出力から帰還される記録信号のデューティ・サイ
クルを電圧値に変換するために用いられる。該D/V変換
器１８０１は、従来技術による任意のものを使用するこ
とができるが、本発明においては、その直線性の改善の
ため、例えば図３３に示すブロック図のような回路によ
って実現されている。本発明におけるD/V変換器１８０
１は、ダイオード対によるダイオード・コンパレータ３
３０１、基準電流源３３０２、ロー・パス・フィルタ３
３０３、及び電流電圧変換回路３３０４によって構成さ
れる。ダイオードは、Vthをしきい値としたコンパレー
タ兼スイッチとして動作する。すると、基準電流I₀は入
力信号がVthよりも大きい場合に限りロー・パス・フィ
ルタ３３０３を流れる（Irect）。このロー・パス・フ
ィルタを流れる電流Irectの波形は図３４に示すような
波形となる。Irectはロー・パス・フィルタ３３０３に
よって平滑され、以下の式で表される電流Iaveを生成す
る。 Iave=I₀×ｄ（ｄは入力信号のデューティ・サイク
ル）これが電流電圧変換回路３３０４によって以下の式で表
される電圧V(d)に変換される。 V(d)=-Iave×R =-I₀×R×ｄ符号の反転は次段に利得が−１の反転増幅器を設けるこ
とで解決することができる。またV(d)は、入力信号の周
期とデューティ・サイクルｄとの関係からトランジェン
ト時刻ｔの関数V(t)に容易に換算することができる。

【００４６】ちなみに、ダイオード対３３０１は高速の
ショットキー・ダイオードを用いるのが好ましい。これ
により、IrectのON/OFFの切換え速度が極めて高くする
ことができ、従って、D/V変換器の精度を高くすること
ができる。また、A/D変換器１８０２は、D/V変換器１８
０１によって生成される電圧値を、遅延線制御装置１８
０３において処理できるようにデジタル信号に変換す
る。

【００４７】以下に説明する校正アルゴリズムに従っ
て、各遅延線間の補正量の差（遅延時間の差）の校正目
標値τに対応する校正目標値電圧V(τ)を求め、各遅延
線間の補正量の差が校正目標値になるように、各遅延線
が遅延線制御装置１８０３によって制御される。

【００４８】本校正回路の校正アルゴリズムを、T（チ
ャネル・クロックの周期）=2000psで、校正用信号とし
て2T-2T信号と3T-1T信号を用いて遅延線DL₀とDL₁の遅延
量の差を校正する場合を例にして、図１９〜図２２を参
照しながら以下に説明する。また、その流れ図を図３５
に示す。但し2T-2T信号とは、チャネル・クロック２周
期毎にトランジェントを繰り返す信号のことであり、図
１９中の2T-2T信号がそれである。同様に、3T-1T信号と
は、チャネル・クロック３周期毎にダウン・トランジェ
ントを、１周期毎にアップ・トランジェントをそれぞれ
繰り返す信号のことであり、図１９中の3T-1T信号がそ
れである。本発明においては、上記信号に限定するわけ
ではなく、代替例として2T-2T信号をnT-nT信号（nは自
然数）、3T-1T信号を(n+m)T-(n-m)T信号（mは自然数、
但し、n>m）とすることもできる。

【００４９】（手順１）本NLTS補正回路に補正を行わな
い2T-2T信号を発生させる（３５０１）。この2T-2T信号
は記録チャネル・クロックに基づいて測定器が発生す
る”1100”信号で、遅延線の切り替えが行われずにある
１つの遅延線（例えばDL₀）のみを通過する。つまり、
波形全体がその通過した遅延線の遅延量だけ遅延される
だけで、デューティ比には変化が及ばない。この時のD/
V変換器１８０１の出力をAD変換器１８０２によって計
測し、これをΔt=0の基準信号とみなし、V(0)として記
憶する（３５０２）。

【００５０】一般に記録チャネル・クロックは水晶発振
器で発生するので、数10ppmの非常に高い周波数確度を
持っているものと期待できる。本例ではT=2000psecであ
るから、 2000psec×数10÷100万≒０．１ｐｓｅｃであり、目標精度の１０ｐｓｅｃよりも２桁も優れた精
度である。したがって、この2T-2T信号は必要十分な精
度のデューティ・サイクル50％の基準だとみなすことが
できるので、このときのD/V変換器出力をV(0)とする
（３５０２）ことができる。

【００５１】ここで、2T-2T信号をΔt=0の基準信号とみ
なすことができる理由を図２０を参照して説明する。NL
TS補正量Δtがゼロということは、NLTS補正回路がトラ
ンジェント間隔を一切変化させないことであるから、図
２０のようなDL₁=DL₀に校正された状態がそれに相当
し、NLTS補正入出力は相似形となる(DL₀だけ全体が遅延
される)。ゆえに、2T-2T信号はΔt=0の場合のNLTS補正
回路出力の一種だとみなすことができるので、Δt=0の
基準信号として利用できる。

【００５２】（手順２）Δt=Tの基準信号として、図１
９に示すような3T-1T信号を2T-2T信号の場合と同様に補
正を行わずに発生させる（３５０３）。この信号の時間
精度も手順１の場合と同様の理由で高精度である。この
ときのD/V変換器１８０１の出力をAD変換器１８０２に
よって計測し、これをV(T)として記憶する（３５０
４）。

【００５３】ここで、3T-1T信号をΔt=Tの基準信号とみ
なすことができる理由を図２１を参照して説明する。図
２１は、DL₁=DL₀+Tに校正された状態を表している。す
なわちこれは、NLTS補正回路入力が2T-2T信号であるに
もかかわらず、 Δt=DL₁-DL₀=(DL₀+T)-DL₀=T に設定されたためNLTS補正回路出力が3T-1T信号と相似
形になった状態である。ゆえに、3T-1T信号はΔt=Tの場
合のNLTS補正回路出力の一種だとみなすことができ、Δ
t=Tの基準信号として利用できる。

【００５４】（手順３）上記手順１及び手順２によって
得られた基準電圧値V(0)とV(T)を使って、図２２に示す
ように直線のV(0)〜V(T)間を補間し、任意の目標校正値
Δｔ＝τ[sec]に対する出力電圧値V(τ)を以下の式（式
１）によって算出する（３５０５）。 V(τ)=[(V(T)-V(0))/T]×τ + V(0) （１）

【００５５】（手順４）DL₀出力信号によりアップ・ト
ランジェント時刻が、DL₁の出力信号によりダウン・ト
ランジェント時刻が規定される2T-2T信号を発生する
（３５０６）。

【００５６】（手順５）任意の校正目標値Δt=τ[sec]
に対して、D/V変換器の出力電圧が、式（１）で算出さ
れる値V(τ)になるようにDL₁を調整する（３５０７〜３
５１０）。その調整方法について以下に詳細に説明す
る。

【００５７】まず、２つの遅延線の遅延量差を最小
値に設定する（３５０７）。これは、２つの遅延線を同
じ制御値で制御することによって行われる。その時のD/V変換器の出力値をモニタし（３５０
８）、これが校正目標値V(τ)より小さければ（３５０
９）、２つめの遅延線（この場合、DL₁）の遅延量をご
く少量増加させる（３５１０）。これは、２つめの遅延
線の制御値を例えば１ステップずつ動かすことによって
行うことができる。 D/V変換器の出力値が校正目標値V(τ)と等しくなる
まで上記を繰り返す。以下、同様の手順によってその後の各遅延線間の遅延量
の差を校正していけばよい。

【００５８】この校正回路に用いられるD/V変換器は、
従来の技術を利用した様々な形態のD/V変換器によって
実現することができ、上述の実施例に限定されるもので
はなく、特許請求の範囲によってのみ限定されるもので
ある。

【００５９】次に、NLTS補正量校正回路の代替実施例を
図２３を参照して説明する。本実施例は、トランジェン
ト時刻を記録アンプから出力される記録信号のスペクト
ラムで検出することによってNLTS補正量を校正すること
を特徴とする。これは、信号のトランジェントが等間隔
で並んでいる場合、つまり、その信号のデューティ・サ
イクルが５０％であり、波形が対称波である場合はその
信号に含まれる偶数次高調波がゼロになる現象を利用す
ることによるものである。

【００６０】図２３にNLTS補正量校正回路２３０６を含
むNLTS補正回路２３０４を図示する。記録アンプ１０１
から出力された記録電流信号を電流プローブなど（図示
せず）によって取り出し、これをスペクトラム解析装置
２３０１によって解析する。該スペクトラム解析装置
は、例えば一般的なスペクトラム・アナライザ等とする
ことができる。スペクトラム解析装置２３０１の出力は
遅延線制御装置２３０３に送られる。該遅延線制御装置
はスペクトラム解析装置の出力をもとに、前述の実施例
と同様に各遅延線２３０５の遅延量を制御する。

【００６１】以下にその校正の手順を、例としてDL₀とD
L₁の遅延補正量差を校正する場合について説明し、その
流れ図を図３６に示す。また、以下の説明における2T-2
T信号及び1T-3T信号は本発明における単なる一実施例に
過ぎず、これに限定されるわけではない。本発明におい
ては、代替例として2T-2T信号をnT-nT信号（nは自然
数）、1T-3T信号を(n-m)T-(n+m)T信号（mは自然数、但
し、n>m）とすることもできる。（手順１）DL₁を粗調整し、DL₁≒DL₀ になるようにする
（つまり、Δt≒0）（３６０１）。ここで言う粗調整と
は、既知の遅延線制御コードで遅延線３２００（図３２
を参照）を制御し、所望の遅延量が選られるような個数
だけ遅延セル３２０１を選択するようにして調整するこ
とである。この場合、各遅延セルの遅延量に誤差が含ま
れるので、全体として必ずしも所望の遅延量が得られる
わけではない。（手順２）この状態でNLTS補正回路２３０４に2T-2T信
号を発生させる（３６０２）。ただし、DL₀によりアッ
プ・トランジェント時刻が、DL₁によりダウン・トラン
ジェント時刻が規定されるようにする。あらかじめΔt
≒0に粗調整されているので、NLTS補正回路２３０４に2
T-2T信号を入力すれば出力には概略の2T-2T信号が出て
くる（図２４参照）。（手順３）NLTS補正回路２３０４からの出力信号におけ
る偶数次高調波が最小になるように、DL₁を微調整する
（３６０３）。ここで言う微調整とは、遅延線制御コー
ド値を、先に粗調整で大まかに選択された遅延線制御コ
ード値から例えば１ステップずつずらしていき、最適な
制御コード値を探索することである。微調整が行われた
ときのDL₁制御値をD(0)とし、これをΔt=0の基準とす
る。つまり、出力信号における偶数次高調波が最小にな
った状態とは、NLTS補正された波形が「ハイ」区間＝
「ロー」区間に調整された状態のことを意味し、一方で
チャネル・クロック周期の精度はきわめて高いので、 DL₀=DL₁ すなわちΔt=0に校正された状態だとみなすことができ
る。よって、この状態をΔt=0の基準とし、このときのD
L₁制御値をD(0)として記憶する（３６０４）。（手順４）DL₁を粗調整し、Δt≒Tとする（３６０
５）。これも、手順１と同様のやり方で行うことができ
る。（手順５）この状態でNLTS補正回路に1T-3T信号を発生
させる（３６０６）。ただし、DL₀によりアップ・トラ
ンジェント時刻が、DL₁によりダウン・トランジェント
時刻が規定されるようにする。あらかじめΔt≒Tに粗調
整されているので、NLTS補正回路に1T-3T信号を入力す
れば出力には概略の2T-2T信号が発生する（図２５参
照）。（手順６）NLTS補正回路からの出力信号における偶数次
高調波が最小になるようにDL₁を微調整する（３６０
７）。そのときのDL₁制御値をD(T)とし、これをΔt=Tの
基準とする。つまり、出力信号における偶数次高調波が
最小になった状態とは、NLTS補正された波形の「ハイ」
区間＝「ロー」区間に調整された状態のことを意味し、
一方でチャネル・クロック周期の精度はきわめて高いの
で、 DL₁=DL₀+T すなわちΔt=Tに校正された状態だとみなすことができ
る。よって、この状態をΔt=Tの基準とし、このときのD
L₁制御値をD(T)として記憶する（３６０８）。（手順７）以上の手順によって得られた基準制御値D(0)
とD(T)を使って、図２６に示すように直線のD(0)〜D(T)
間を補間し、任意の目標校正値Δｔ＝τ[sec]に対する
遅延線制御値D(τ)を以下の式（式２）によって算出し
（３６０９）、その制御値でDL₁を制御する（３６１
０）。 D(τ)=[(D(T)-D(0))/T]×τ + D(0) -----（２）以降、他の遅延線についても同様に目標校正制御値を求
めて制御する（３６１１）。

【００６２】本実施例は、水晶発振器の周波数精度を基
準とした方法である。以上の様にすれば、Δtの可変範
囲が図２５中の斜線部分であるとすると、DL₁によって
作られるダウン・トランジェント時刻は斜線部分の範囲
内の任意の時刻に高精度で設定可能となる。但し、本実
施例の場合は、Δtの可変範囲がT以上であることが必要
である。

【００６３】ところが本実施例においては、NLTS補正回
路出力に波形のひずみが生じると精度が低下するという
問題がある。アップ／ダウン・トランジェントにおいて
異なる波形のリンギング（非対称リンギング）が存在
し、理想的な2T信号が得られない場合は、図２９に示す
ようにNLTS補正回路出力信号は対称波とならない。よっ
て、NLTS補正回路出力信号に偶数次歪み成分が含まれる
ことになり、本実施例に基づいた回路の校正精度はその
分だけ低下する。

【００６４】これに関しては、図２７に示すように、ス
ペクトラム解析装置２３０１の前段にトランジェント・
パルス発生装置２７０２を設けることによって改善され
る。この改善されたNLTS補正量校正回路２７０６は、ト
ランジェント時刻をトランジェント・パルス列のスペク
トラムで検出し、前述の実施例と同様に正確な2T-2T信
号が選られるように遅延線を制御することを特徴とする
ものであるが、この実施例の場合は前述の実施例と異な
り、非対称リンギングによる影響を排除することができ
る。

【００６５】図３０に示した波形は、トランジェントパ
ルス発生装置２７０２によって変換された、非対称リン
ギングを含んだトランジェントパルスの例である。この
トランジェントパルスは、パルス幅がａであり、図３０
に示すようなｒ１×ｗ１、ｒ２×ｗ２の非対称リンギン
グを有するものとする。ｐは、補正回路出力のダウン・
トランジェントの位相を表す。このトランジェント・パ
ルスの例に従って、本実施例における校正原理をフーリ
エ変換の式を使って説明する。

【００６６】フーリエ変換の定義は以下の式である。

【数１】上記の式に、ｒ１、ｗ１、ｒ２、ｗ２、ａ、ｐの値を代
入し、計算すると、ａ_n、ｂ_nは以下の式で表される。

【数２】 2T-2T信号はデューティ・サイクルが５０％であり、つ
まりは、ｐ＝πであるので、上記式（６）及び（７）に
ｐ＝πを代入すると、以下の式（８）及び（９）が得ら
れる。

【数３】ここで、ｎが偶数である場合と奇数である場合とを考え
ると、ａ_n、ｂ_nは以下のように表すことができる。

【数４】

【００６７】従って、トランジェントパルス信号の奇数
次成分がゼロとなる時がｐ＝π、つまりは、正確な2T-2
T信号が得られる時であるとみなすことができる。この
ように、トランジェントパルスのパルス間隔さえ等しけ
ればリンギングの有無に無関係であるので、本実施例で
はリンギングに影響されない校正が可能になる。

【００６８】本実施例（図２７）における校正の基本的
な手順に関しては前述の実施例（図２３）と同じである
が、この二つの実施例における校正条件の違いをまとめ
ると次のようになる。

【００６９】

【表４】

【００７０】つまり、トランジェント・パルスが非等間
隔であると、図３７中の点線で示した波形のように、ｎ
が奇数である周波数においてスプリアスが生じるので、
この成分を最小化するよう遅延線を微調整（図２３の実
施例における微調整と同様）すればよい。

【００７１】図２７に示す実施例は前述の全てのNLTS補
正回路に適用することができるが、図９、図１１、図１
２、図１３、図１７に示したトランジェント・パルス発
生装置を備えたNLTS補正回路においては、各論理演算装
置の出力がトランジェント・パルス信号であるため、図
２８に示すようにNLTS補正回路中の論理演算装置２８０
７の出力から信号を直接スペクトラム解析装置２３０１
に取り込むこともできる。この構成のNLTS補正量校正回
路２８０６によっても、図２７に示す実施例と同じ効果
が得られる。

【００７２】

【発明の効果】以上詳細に説明したように、本発明を用
いたNLTS補正量校正回路をNLTS補正回路に付加すること
によって、遅延線の精度及び分解能を高めることができ
る。特に、NLTS補正回路の出力信号に非対称リンギング
が含まれる場合であっても、その影響を受けない校正が
可能になる。

【００７３】本発明を詳細にその最も好ましい実施例に
ついて説明してきたが、上記実施例は本発明の精神から
逸脱することなく変更及び修正を行うことができること
は言うまでもない。従って、本発明の範囲はその特許請
求の範囲に記載の内容によってのみ限定されるものであ
る。

【図面の簡単な説明】

【図１】 HDDの記録再生系の概念図である。

【図２】 HDDの記録・再生信号波形を示す図である。

【図３】 NLTS補正される前のHDDの記録・再生信号波
形とNLTS補正された後のHDDの記録・再生信号波形を示
す図である。

【図４】データ記録装置を示すブロック図である。

【図５】従来のNLTS補正回路を示すブロック図であ
る。

【図６】従来の記録データ・パターン解析装置を示す
ブロック図である。

【図７】 NLTS補正回路の実施例を示すブロック図であ
る。

【図８】図７に示すNLTS補正回路における各遅延線出
力のタイミング・チャートとセレクタのタイミング・ハ
ザードを表した図である。

【図９】 NLTS補正回路の代替実施例を示すブロック図
である。

【図１０】図９に示すNLTS補正回路の代替実施例にお
ける各構成要素の出力を示すタイミング・チャートとセ
レクタのタイミング・ハザードを表した図である。

【図１１】 NLTS補正回路の代替実施例を示すブロック
図である。

【図１２】 NLTS補正回路の代替実施例を示すブロック
図である。

【図１３】 NLTS補正回路の代替実施例を示すブロック
図である。

【図１４】図１２及び図１３に示すNLTS補正回路の代
替実施例を説明するための、記録信号における各トラン
ジェントとそれに対応する遅延線との関係を示す図であ
る。

【図１５】図１２及び図１３に示すNLTS補正回路の代
替実施例を説明するための、記録信号における各トラン
ジェントとそれに対応する遅延線及び各データ・バッフ
ァ・メモリの出力との関係を示す図である。

【図１６】図１２及び図１３に示すNLTS補正回路の代
替実施例の動作を説明するための、各構成要素の出力の
タイミング・チャートを示す図である。

【図１７】 NLTS補正回路の代替実施例を示すブロック
図である。

【図１８】本発明によるNLTS補正量校正回路を備えた
NLTS補正回路の実施例を示すブロック図である。

【図１９】図１８に示すNLTS補正量校正回路による校
正アルゴリズムを説明するための図である。

【図２０】図１８に示すNLTS補正量校正回路による校
正アルゴリズムを説明するための図である。

【図２１】図１８に示すNLTS補正量校正回路による校
正アルゴリズムを説明するための図である。

【図２２】図１８に示すNLTS補正量校正回路による校
正アルゴリズムを説明するための図である。

【図２３】本発明によるNLTS補正量校正回路を備えた
NLTS補正回路の代替実施例を示すブロック図である。

【図２４】図２３に示すNLTS補正量校正回路を備えた
NLTS補正回路の代替実施例の校正アルゴリズムを説明す
るための図である。

【図２５】図２３に示すNLTS補正量校正回路を備えた
NLTS補正回路の代替実施例の校正アルゴリズムを説明す
るための図である。

【図２６】図２３に示すNLTS補正量校正回路を備えた
NLTS補正回路の代替実施例の校正アルゴリズムを説明す
るための図である。

【図２７】本発明によるNLTS補正量校正回路を備えた
NLTS補正回路の代替実施例を示すブロック図である。

【図２８】本発明によるNLTS補正量校正回路を備えた
NLTS補正回路の代替実施例を示すブロック図である。

【図２９】アップ／ダウン・トランジェントにおいて
異なる波形のリンギングが存在する、NLTS補正回路出力
信号の例を示す図である。

【図３０】トランジェントパルス発生装置によって変
換された、非対称リンギングを含んだトランジェントパ
ルスの例を示す図である。

【図３１】記録データ・パターン解析装置７０１に組
み込まれる解析プログラムのアルゴリズムを説明する図
である。

【図３２】遅延量を制御可能な半導体遅延線を示すブ
ロック図である。

【図３３】本発明におけるD/V変換器の一実施例を示
すブロック図である。

【図３４】本発明におけるD/V変換器の入出力信号を
示す図である。

【図３５】本発明によるNLTS補正量校正回路の一実施
例の動作アルゴリズムを説明する図である。

【図３６】本発明によるNLTS補正量校正回路の一実施
例の動作アルゴリズムを説明する図である。

【図３７】本発明によるNLTS補正量校正回路の一実施
例において、スペクトラム解析装置によって観測される
スペクトルを示す図である。

【符号の説明】

１０１：記録アンプ１０２：記録ヘッド４０１：データ・バッファ・メモリ５０１：遅延線５０２：セレクタ７０１：記録データ・パターン解析装置７０２：セレクタ制御信号バッファ・メモリ７０３：NLTS補正回路

Claims

【特許請求の範囲】

【請求項１】遅延量を校正する回路において、校正する各遅延線から出力されるデータ信号を入力し、
そのデューティ・サイクルを電圧値に変換して出力する
デューティ・サイクル−電圧変換器と、前記デューティ・サイクル−電圧変換器の出力をアナロ
グ値からデジタル値に変換して出力するAD変換器と、所定のデータ信号を受信した時の前記AD変換器の出力か
ら、前記校正する各遅延線の間の所望の遅延量差に対応
する電圧値を算出し、該電圧値に応じて前記各遅延線の
遅延量を制御する、遅延線制御装置とを設けて成る回
路。
【請求項２】前記デューティ・サイクル−電圧変換器
は、基準電流源と、前記基準電流源及び入力端子に接続されたコンパレータ
と、前記コンパレータの出力に接続されたロー・パス・フィ
ルタと、前記ロー・パス・フィルタの出力に接続された電流電圧
変換回路とを備えることを特徴とする、請求項１に記載
の回路。
【請求項３】遅延量を校正する回路において、校正する各遅延線から出力されるデータ信号を入力し、
その周波数スペクトルを解析するためのスペクトル解析
装置と、所定のデータ信号を受信した時の前記スペクトル解析装
置の出力から、前記校正する各遅延線の間の所望の遅延
量差に対応する遅延線制御値を算出し、該制御値に応じ
て前記各遅延線の遅延量を制御する、遅延線制御装置と
を設けて成る回路。
【請求項４】前記スペクトル解析装置の前にトランジェ
ント・パルス発生装置をさらに設けており、前記データ
信号のトランジェントが発生した時点で発生するトラン
ジェント・パルスを前記スペクトラム解析装置に入力す
ることを特徴とする、請求項３に記載の回路。
【請求項５】遅延量を校正する方法において、（ａ）校正する第１と第２の遅延線のうち第１の遅延線
に基準nT−nT信号（nは自然数）を入力し、出力された
第１の信号を得るステップと、（ｂ）前記第１の信号をデューティ・サイクル−電圧変
換し、これをV(0)として記憶するステップと、（ｃ）前記第１の遅延線に基準(n+m)T-(n-m)T信号（n、
mは自然数、但し、n>m）を入力し、出力された第２の信
号を得るステップと、（ｄ）前記第２の信号をデューティ・サイクル−電圧変
換し、これをV(mT)として記憶するステップと、（ｅ）式 V(τ)=[(V(mT)-V(0))/mT]×τ+V(0) によ
り、前記第１と第２の遅延線間の所望の遅延量差を任意
の値τとした時の校正目標値V(τ)を求めるステップ
と、（ｆ）基準nT-nT信号の第１トランジェントを前記第１
の遅延線の遅延量で遅延させ、該信号の第２トランジェ
ントを前記第２の遅延線の遅延量で遅延させて出力する
ステップと、（ｇ）前記所定の２つの遅延線を同じ制御値で制御する
ことによって前記第１と第２の遅延線夫々の遅延量をほ
ぼ同じ値に設定するステップと、（ｈ）前記ステップ（ｆ）において出力される信号をデ
ューティ・サイクル−電圧変換するステップと、（ｉ）前記ステップ（ｈ）において変換されて得られた
電圧値が前記校正目標値V(τ)よりも小さければ、前記
第２の遅延線の制御値を所定量だけ増加させるステップ
と、（ｊ）前記ステップ（ｈ）において変換されて得られた
電圧値が前記校正目標値V(τ)と等しくなるまで前記ス
テップ（ｈ）、（ｉ）を順に繰り返すステップとを設け
て成る方法。
【請求項６】遅延量を校正する方法において、（ａ）校正する第１と第２の遅延線の遅延量がほぼ同じ
なるように、同じ制御値によって前記２つの遅延線を制
御するステップと、（ｂ）基準nT-nT信号（nは自然数）の第１トランジェン
トを前記第１の遅延線の遅延量で遅延させ、該信号の第
２トランジェントを前記第２の遅延線の遅延量で遅延さ
せて出力するステップと、（ｃ）前記ステップ（ｂ）において出力された信号をス
ペクトル解析し、該信号の偶数次高調波が最小になるよ
うに前記第２の遅延線を微調整し、この時の前記第２の
遅延線の制御値をD(0)として記憶するステップと、（ｄ）前記第１と第２の遅延線の遅延量Δt≒Ｔとなる
ように前記第２の遅延線を既知の制御値によって制御す
るステップと、（ｅ）基準(n-m)T-(n+m)T信号（n、mは自然数、但し、n
>m）の第１トランジェントを前記第１の遅延線の遅延量
で遅延させ、該信号の第２トランジェントを前記第２の
遅延線の遅延量で遅延させて出力するステップと、（ｆ）前記ステップ（ｅ）において出力された信号をス
ペクトル解析し、該信号の偶数次高調波が最小になるよ
うに前記第２の遅延線を微調整し、この時の前記第２の
遅延線の制御値をD(mT)として記憶するステップと、（ｇ）式 D(τ)=[(D(mT)-D(0))/mT]×τ+D(0) によ
り、前記２つの遅延線間の所望の遅延量の差を任意の値
τとした時の遅延線制御値D(τ)を求めるステップと、（ｈ）前記ステップ（ｇ）で求められた制御値で前記第
２の遅延線を制御するステップとを設けて成る方法。
【請求項７】前記ステップ（ｃ）及び（ｆ）における微
調整は、各遅延線を経て出力される信号をスペクトル解析し、該
信号の偶数次高調波が最小になるまで、遅延線制御値を
前記ステップ（ａ）または（ｄ）において概略的に選択
された遅延線制御値から所定量ずつずらしていくことに
よって行われることを特徴とする、請求項６に記載の方
法。