CN1097344C - Cmos驱动电路 - Google Patents

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Abstract

一种能在高频工作的低功率CMOS驱动电路包括一CMOS输出驱动电路和用于驱动CMOS输出驱动电路的一对CMOS预驱动电路。电路中还备有一定时电路用于产生三个不同的定时信号，定时信号用于开关预驱动电路以便CMOS驱动电路能工作在1MHz以上而没有明显的功率损耗。

Description

CMOS驱动电路
技术领域
本发明涉及具有输入端和输出端的CMOS驱动电路，并包括：
一输出驱动电路，具有分别为第一和第二类型的第一和第二MOS晶体管，它们的主电流路径串联耦接在电源供应端和公共端之间，在第一和第二MOS晶体管的主电流路径之间的一公共连结构成所述CMOS驱动电路的输出端；
一第一预驱动电路，具有分别为第一和第二类型的第三和第四MOS晶体管，它们的主电流路径串联耦接在电源供应端和公共端之间，第三和第四MOS晶体管的主电流路径之间的一公共连接耦接到第一MOS晶体管的一控制电极上；
一第二预驱动电路，具有分别为第一和第二类型的第五和第六MOS晶体管，它们的主电流路径串联耦接在电源供应端和公共端之间，第五和第六MOS晶体管的主电流路径之间的一公共连接耦接到第二MOS晶体管的一控制电极上；
一具有输入端的定时电路，它包括所述CMOS驱动电路的输入端，和分别用来向第四、第三和第六、和第五MOS晶体管的控制电极提供不同的第一、第二和第三定时信号的第一、第二和第三输出端，所述定时信号包括脉冲。
背景技术
这种CMOS驱动电路在US 5,317,206中给出。
标准的CMOS驱动器，具有如图1中晶体管100和102所示的电路结构，通常足以驱动较大的晶片外(off-chip)的容性负载，如功率晶体管的门极。然而，在输入波形的每一个过渡期间，有一个NMOS和PMOS都导通的瞬时。这将允许电流从电源端(Vcc)通过较低的阻抗直接流到公共端(地)，因此消耗了不必要的功率。这种现象称为贯通损耗(shoot-through dissipation)，由于它随频率(和单位时间内晶体管输入数目的增加)而增加，且随驱动器的尺寸增加，标准的CMOS驱动器的使用通常限于低频(即小于约100KHz)应用和较小的驱动器。
为工作在中高频(即从约100KHz至约1MHz)，可向两个CMOS驱动器晶体管提供独立的门驱动信号。然后，通过使用定时电路，可确保在导通CMOS对中的一个晶体管和关闭另一个晶体管之间有一少的时间延迟，因此两个晶体管将不会同时导通，因此基本上避免了贯通电流在电源端和地之间流动。
然而，为工作在高频率(即1MHz以上)，输出驱动器尺寸通常变得很大，因此典型的定时电路不能以足够高的速度驱动输出晶体管。为克服这个困难，CMOS预驱动电路可用于提高定时电路的驱动能力以驱动输出驱动级。然而，在这些高频率，预驱动器本身也相当大，且如果常规CMOS级被用作预驱动器，在过渡期预驱动器内将消耗大量的贯通功率。因此，即使使用定时电路和预驱动器，现有技术的CMOS驱动电路的最大工作频率仍被贯通损耗限制在约1MHz。
发明内容
本发明的目的是提供能在几MHz的频率范围内驱动较大的晶片外容性负载(在1至2nF的范围内)如功率晶体管的门极的CMOS驱动电路，不会由于贯通电流而消耗大量的功率。
根据本发明的开篇中提及的CMOS驱动电路的特征在于每个定时信号的脉冲有与其它定时信号的脉冲不同的脉宽。
已发现由于根据本发明的CMOS驱动电路具有两级零贯通驱动器(双预驱动器和一输出驱动器)，零贯通驱动器由定时电路控制，定时电路向预驱动器级(和通过预驱动器级向输出驱动器)提供三个不同的定时信号，利用具有不同波形的三个定时信号，CMOS驱动电路能够工作并基本消除电路中的贯通功率损耗。
根据本发明的CMOS驱动器获得了良好的效果，其中第一定时信号包括具有第一脉宽的第一脉冲，第二定时信号包括具有比第一脉宽宽的第二脉宽的第二脉冲，第三定时信号包括具有比第二脉宽宽的第三脉宽的第三脉冲。
在本发明的优选实施例中，三个不同的定时信号基本都是方波脉冲。另外，定时信号之间的不同之处可在于具有至少一不同的上升时间或一不同的下降时间。
在本发明另一优选的实施例中，定时电路包括三个CMOS反相器电路，电流源插在选定的CMOS反相器电路中以便为三个定时信号提供不同的上升和/或下降时间。另外，定时电路可通过使用组合了与门或门和延迟元件的电路数字化地实现，这时三个定时信号基本为具有不同脉宽的方波信号。
根据本发明构造的CMOS驱动电路能以高频驱动较大的晶片外的容性负载而没有明显的贯通功率损耗。
附图说明
下面参照附图解释本发明的实施例，其中：
图1表示根据本发明的CMOS驱动电路；
图2a-2f表示一组说明图1电路工作的波形图；
图3表示用于图1CMOS驱动电路的定时电路的第一实施例；
图4a-4d表示一组说明图3定时电路工作的波形图；
图5表示用于图1CMOS驱动电路的定时电路的第二实施例；
图6a-6d表示一组说明图5定时电路工作的波形图。
具体实施方式
图1示出了根据本发明的CMOS驱动电路10。驱动电路10包括一输出驱动电路级12，驱动电路级12含有PMOS晶体管100和NMOS晶体管102，它们的主电流路径串联耦接在电源端Vcc和地之间，主电流路径之间的公共连接形成CMOS驱动电路10的输出端OUT。示出的一电容104连接在输出端和地之间，由虚线表示，以代表外部负载的电容，如由CMOS驱动电路驱动的功率晶体管的门极电容。
CMOS驱动电路10还包括分别含有PMOS晶体管106、108和NMOS晶体管110、112的第一和第二预驱动电路14和18，每对PMOS和NMOS晶体管被串联耦接在Vcc和地之间。每对PMOS和NMOS晶体管的主电流路径之间的公共连接，分别为点d和e，被耦接到对应的输出驱动电路晶体管100或102的门电极。
CMOS驱动电路10也包括定时电路16，在图1中用方框图形式表示，具有一输入端IN和三个输出端a，b和c。通过将输出端a耦接到晶体管110的门极，将输出端b耦接到晶体管106和112的门极，将输出端c耦接到晶体管108的门极，定时电路被耦接到两个预驱动电路。
图1的定时电路16可用几种方法实现，其中有两种示于图3和图5。在图3表示的“数字”式方案中，输入端IN被耦接到或门300及302和与门304。门302和304的输出被分别耦接到延迟(Δ)元件306和308，这些延迟元件被交叉耦接回门302和304的第二输入端。延迟元件306的输出也被耦接到一延迟元件310，其输出顺次地耦接到或门300的第二输入端。或门300的输出形成定时电路输出c，延迟元件306的输出形成定时电路输出端b，且延迟元件308的输出形成定时电路输出端a。
图5表示的是定时电路16的“模拟”式方案，它包括第一、第二和第三CMOS反相器电路500、502和504，每个CMOS反相器电路分别由串联的PMOS和NMOS晶体管506、508；510，512；514，516组成。定时电路16的输入端IN被耦接到晶体管506、508、510、512、514和516的门电极，反相器500、502、504的输出端分别被耦接到端a、b、c。反相器电路500和504还分别包括连接在Vcc和晶体管506之间的电流源518，和连接在晶体管516和地之间的电流源520。图1的CMOS驱动电路10的工作以及图3和图5的定时电路16分别参照图2a-f、图4a-d和图6a-d将得到更好的理解。
参考图1的CMOS驱动电路10，图2a、2b和2c表示在定时电路16的输出端a、b、c处的典型波形。从图2a-c可见，这三个脉冲波形对照在IN端的公共输入信号VIN具有相互不同的开始时间点(t1，t2，t3)和结束时间点(t4，t5和t6)。当图2a-c的波形施加到预驱动电路14和18上时，在预驱动电路输出端d和e分别产生图2d和2e所示的波形，该波形被分别施加到输出驱动电路12的晶体管100和102的门极，以在OUT端产生图2f表示的波形VOUT。由于在端子a、b、c处的波形形成独特的金字塔形图案，三个定时信号将直接或不直接控制CMOS驱动电路10中的全部六个晶体管的导通和关闭定时，以确保串联的晶体管对中没有晶体管会在其相应的晶体管关闭前导通，因此基本避免在预驱动电路或输出驱动电路中发生贯通现象。
因此，例如，在图2a的波形在时间t3变高时，图1的晶体管110导通，在波形在时间t4变低时，晶体管110关闭。与晶体管110串联连接的晶体管106，当其门极电压(图2b的Vb)在时间t2变高时关闭，当在时间t5 Vb变低时又重新导通。由于t2稍早于t3，而t5又稍晚于t4，没有两个晶体管同时处于导通的时刻。如图2b和2c中所示，由于波形Vb和Vc具有与Va和Vb类似的定时关系，在预驱动电路18中存在同样的相互关系。向预驱动电路14和18施加图2a-2c波形的结果是，在预驱动电路的输出产生波形Vd和Ve，并分别将它们施加到输出驱动电路12的晶体管100和102的门极。
波形Vd和Ve施加到晶体管100和102上后，在输出端OUT将产生如图2f所示的输出波形VOUT。由于波形Vd和Ve被适当地定时，晶体管102将在时间t2被关闭，早于晶体管100导通的时间t3，类似地，晶体管100将在时间t5关闭，早于晶体管102导通的时间t6，因此在输出驱动级中基本避免了不希望的贯通损耗。
以此方式，本发明的电路只用三个独立产生的定时信号(Va、Vb和Vc)控制六个晶体管的导通和关闭定时，因而以相对简单和经济的电路提供大大改善的性能。这通过在两个预驱动器中使用相同的信号Vb，并分别从预驱动电路输出Vd和Ve获得用于输出驱动电路的定时信号而完成，不必为输出驱动电路使用独立的定时电路。换句话说，尽管通常需要两个适当定时的输入波形以在每个预驱动器或输出驱动电路中基本消除贯通电流，但本发明却能总共只使用三个不同的适当定时的输入波形(而不是常规方法需要的六个)去导通两个预驱动电路和输出驱动电路并基本没有贯通功率损耗，因而导致低功率高频CMOS驱动电路的成本经济的实现。
图3和5表示前述定时电路16的两种不同实现方案。图3的“数字”式实现方案使用逻辑门和延迟元件以从输入波形VIN产生输出波形Va、Vb和Vc，如图4a-4d所示，其中每个与门、或门和延迟元件以本领域技术人员所熟悉的方式工作，因而这里没有详细描述。实质上，这些逻辑门与图3电路中的延迟元件一起，使得能够从输入端IN的输入信号VIN产生具有如图4b-4d所示的金字塔形定时关系的三个波形Va、Vb和Vc，其中VIN具有脉宽(t4-t1)，Va的脉宽为(t5-t3)，Vb的脉宽为(t6-t2)，Vc的脉宽为(t7-t1)。
在上述的图5所示的定时电路16的“模拟”式实现方案中，三个定时电路输出信号Va、Vb和Vc的相对定时如图5所示通过将电流源518和520插入第一和第三CMOS反相器电路500和504中获得。这些电流源的用途是使由相关的CMOS反相器产生的脉冲与没有这种电流源的CMOS反相器产生的脉冲相比其前沿或后沿具有相对更渐变的上升或下降时间。因此，例如，对如图6a所示的给定输入脉冲VIN，第二CMOS反相器电路502的输出如图所示具有适中的上升时间(t3-t1)和适中的下降时间(t7-t5)。另一方面，第一CMOS反相器电路501由于在导通电流路径中出现电流源518，而具有扩展的上升时间(t4-t1)和更快的下降时间(t5)，类似地，第三CMOS反相器电路504由于反相器电路的关闭路径中出现电流源520而具有较快的上升时间(t1)和扩展的下降时间(t8-t5)。
为了开关预驱动电路和输出驱动电路，图6b-6d所示的波形在由波形倾斜部分的中点近似表示的时间处具有有效过渡点。因此，波形Va的有效脉宽(t5-t3)小于波形Vb的有效脉宽(t6-t2)，波形Vc的有效脉宽(t7-t1)大于波形Vb的有效脉宽。为了解释的目的，注意到由没有电流源的第二CMOS反相器502产生的波形Vb的上升和下降时间被表示为具有适中的上升和下降时间，为说明的目的，被近似地表示为波形Va和Vc的快和慢的上升和/或下降时间之间的中间位置。以此方式，图5的电路产生三个类似于图2a-2c和4b-4d所示的不同的定时信号。
因此，本发明提供了在几MHz范围内能高频驱动较大的晶片外容性负载的CMOS驱动电路。而且，本发明的CMOS驱动电路能高频驱动较大的容性负载而没有明显的贯通功率损耗。

Claims (6)

1、一种具有一输入端和一输出端的CMOS驱动电路，包括：
一输出驱动电路，具有分别为第一和第二类型的第一和第二MOS晶体管，它们的主电流路径串联耦接在电源端和公共端之间，所述第一和第二MOS晶体管的主电流路径之间的公共连接构成所述CMOS驱动电路的输出端；
一第一预驱动电路，具有分别为第一和第二类型的第三和第四MOS晶体管，它们的主电流路径串联耦接在电源端和公共端之间，所述第三和第三MOS晶体管的主电流路径之间的公共连接被耦接到第一MOS晶体管的一控制电极；
一第二预驱动电路，具有分别为第一和第二类型的第五和第六MOS晶体管，它们的主电流路径串联耦接在电源端和公共端之间，所述第五和第六MOS晶体管的主电流路径之间的公共连接被耦接到第二MOS晶体管的一控制电极；和
一具有输入端的定时电路，它包括所述CMOS驱动电路的输入端，和分别用于向第四、第三和第六和第五MOS晶体管的控制电极提供不同的第一、第二和第三定时信号的第一、第二和第三输出端，所述定时信号包括脉冲，
其特征在于，每个定时信号的脉冲具有与其它定时信号的脉冲不同的脉宽。
2、根据权利要求1的CMOS驱动电路，特征在于，每个定时信号的脉冲基本上都是方波脉冲。
3、根据权利要求1的CMOS驱动电路，特征在于，每个定时信号的脉冲与其它定时信号脉冲相比其上升时间和下降时间中至少有一个不同。
4、根据权利要求3的CMOS驱动电路，特征在于，所述定时电路包括第一、第二和第三CMOS反相器电路，每个反相器电路耦接在电源端和公共端之间，每个反相器电路的一个输入被耦接到定时电路的输入端，第一、第二和第三CMOS反相电路的一个输出端被分别耦接到定时电路的第一、第二和第三输出端，第一电流源耦接在第一CMOS反相器电路的主电流路径和电源端之间，第二电流源耦接在第三CMOS反相器电路的主电流路径和公共端之间。
5、根据权利要求1的CMOS驱动电路，特征在于，第一定时信号包括具有第一脉宽的第一脉冲，第二定时信号包括具有第二脉宽的第二脉冲，第二脉宽大于第一脉宽，第三定时信号包括具有第三脉宽的第三脉冲，第三脉宽大于第二脉宽。
6、根据权利要求5的CMOS驱动电路，特征在于，所述定时电路包括第一和第二或门和一与门，以及第一、第二和第三延迟电路，每个或门和与门具有耦接到所述定时电路输入端的第一输入端，第一延迟电路具有耦接到第一或门输出端的一输入端，第二延迟电路具有耦接到第一延迟电路输出端的一输入端，和耦接到第二或门的第二输入端的输出端，第三延迟电路具有耦接到所述与门输出端的一输入端和耦接到第一或门第二输入端的一输出端，第一延迟电路的输出耦接到所述与门的第二输入端，第三延迟电路的输出、第一延迟电路的输出和第二或门的输出分别构成定时电路的第一、第二、第三输出端。
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