CN1118936C

CN1118936C - 高速低噪声的输出缓冲器

Info

Publication number: CN1118936C
Application number: CN 99123368
Authority: CN
Inventors: 黄金城; 廖元沧
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 1999-10-26
Filing date: 1999-10-26
Publication date: 2003-08-20
Anticipated expiration: 2019-10-26
Also published as: CN1294452A

Abstract

一种高速低噪声的输出缓冲器，可适用于GTL(耿氏收发机逻辑)+信号规格，以普通与快速的驱动元件同时驱动最后的输出元件，当输入信号由其中一个状态改变为另一个状态时，普通与快速的驱动元件同时作用，快速驱动元件先将输出元件的控制电压迅速的拉至与最后电位有一电位差的电位，再由普通的驱动元件将控制电压拉至最后的电位，如此可使输出元件的输出在开始时改变较快，在接近最后的电位时，减缓改变速度，因此可以减少输出缓冲器的延迟时间，却又不致于引起输出信号过大的回振情形，达到高速及低噪声的目的。

Description

高速低噪声的输出缓冲器

技术领域

本发明是有关于一种输出缓冲器，且特别是有关于一种可适用于GTL+信号规格的高速低噪声的斜率控制(slew control)的输出缓冲器。

背景技术

在一个典型的数字电路中，通常以0V与5V代表数字信号的不同逻辑状态。而构成数字电路的元件又可分为TTL元件与CMOS元件，其中TTL元件构成的数字电路具有较快的速度，但是消耗较高的直流功率，而CMOS元件构成的电路则不消耗直流功率，但速度较慢且噪声较大。另一方面，逻辑电路的工作频率提高到数十MHz时，若未妥善的安排零件的位置或做适当的隔离，将产生电磁干扰(Electro Magnetic Interference，简称EMI)的问题。

因为半导体制程的进步，使得CMOS数字电路的工作电压越来越低，如果传输线两端集成电路(Integrated Circuit，简称IC)的工作电压不一致，将导致两颗IC在输出高电位时，有不同的电平。所以近来提出另外一种称为GTL(Gunning Transceiver Logic，耿氏收发机逻辑)输出缓冲器的电子信号规格，稍后又更进一步提出GTL+信号规格。GTL+信号的振幅在0V至1.5V之间，并且在信号传输线的终端连接一个终端电阻至1.5V，如此传输线在双向传输时，其高电位不会因为两颗IC的工作电压不同而不同。

如图1所示为一已知的GTL+电路的输出缓冲器的电路图。输出缓冲器100可接受输入信号A，然后输出输出信号Vo。其中输入信号A一般具有高电位及低电位两种状态，且输出信号Vo跟随输入信号A变化。然后输出信号Vo经传输线160送至其他装置的输出入端，例如装置171，因为场效应晶体管(Field Effect Transistor，简称FET)130采用开漏极(open drain)的接法，所以传输线160可以双向传输信号，当FET 130关闭时，即可由输入缓冲器180接受其他装置送来的信号，例如装置172。为了使传输线在双向传输时，其高电位为同一电压值，所以在传输线160的终端以终端电阻165连接至电源Vtt，电源Vtt一般可为1.5V。

输出缓冲器100具有FET 110及120两个驱动晶体管以及FET 130的输出晶体管。输入信号A经驱动晶体管FET 110及120以提供足够的驱动电流驱动输出晶体管FET 130，输出晶体管FET 130则可提供更大的驱动能力以驱动外部连接于传输线160的其他电路元件。

当输入信号A为低电位时，FET 110导通，把FET 130的栅极电位提升(pull up)至高电位，使FET 130导通，把输出信号Vo拉低(pull down)至接近地电位，令终端电阻165的阻值为Rtt，而FET 130导通时的导通阻值为Rm，则输出信号Vo在低电位时的电压如下式

V_{o} = V_{tt} * \frac{R_{m}}{R_{m} + R_{tt}}

当输入信号A为高电位时，FET 120导通，此时将把FET 130的栅极电位拉低至地电位，使FET 130关闭。因为FET 130是以开漏极的方式连接至传输线160，所以当FET 130关闭时，输出信号Vo可被终端电阻165拉升至电源Vtt，当成高电位，另外亦可由输出变为输入状态，由输入缓冲器180接受由其他装置送来的信号。

请参考图2所绘示为输出缓冲器100的输入与输出信号的波形。其中波形(A)为输入信号A在时间t1由低电位变为高电位，因为在此讨论的重点是输出缓冲器的信号变化，所以忽略输入信号A的时间延迟。在低频率工作时，其输出信号Vo如波形(B)，在经延迟时间d1之后，输出信号Vo由低电位完全变化至高电位。为了提升系统的工作频率，缩短延迟时间d1便成为一个很重要的课题，但是一般输出缓冲器的规格对于输出晶体管的最小驱动能力有所规定，所以只能提升输出缓冲器100的驱动晶体管的驱动电流的能力，以使晶体管的切换(switch)速度增加。但若单纯地将驱动晶体管(110与120)的驱动能力提升，以缩短延迟时间，将使信号恶化，如波形(C)所示，经延迟时间d2之后，输出信号Vo即由低电位完全变化至高电位，但是因为FET 130快速关闭，输出信号变化太快，将产生回振(ring back)现象，如点P所示，信号产生回振现象，使接收端难以分辨“0”与“1”的逻辑讯号，造成系统的工作不稳定。

由以上的讨论可知图1中的GTL+信号的输出缓冲器有以下的缺点：

1.为了降低噪声，减少输出缓冲器的驱动晶体管的驱动能力，使输出晶体管缓慢导通或关闭，虽然改善了噪声的问题，却会使延迟时间增加，无法提高工作频率。

2.为了提升工作频率，提高输出缓冲器的驱动晶体管的驱动能力，将使输出晶体管快速导通或关闭，使切换速度提升，虽然可以提升工作频率，却很容易造成回振现象，产生噪声，造成系统的工作不稳定。

发明内容

因此，本发明的主要目的是提供一种高速低噪声的斜率控制(slewcontrol)的输出缓冲器，能有效提升输出缓冲器的工作频率，并且可以避免造成回振现象及噪声的问题。

为达成本发明的上述和其他目的，本发明提供了一种高速低噪声的输出缓冲器，用以接受一包括一第一状态及一第二状态的输入信号，并输出一输出信号，该输出缓冲器包括：

一第一普通晶体管，其栅极接受该输入信号，其源极耦接至一正电源，当该输入信号为该第一状态时，该第一普通晶体管的源极与漏极导通；

一第一快速晶体管，其驱动能力大于该第一普通晶体管，该第一快速晶体管的栅极接受该输入信号，其源极经一二极管耦接至该正电源，当该输入信号为该第一状态时，该第一快速晶体管的源极与漏极导通，且当其导通之后，在其源极与漏极间具有一第一电位差；

一第二普通晶体管，其栅极接受该输入信号，其漏极耦接至一地线，当该输入信号为该第二状态时，该第二普通晶体管的源极与漏极导通；

一第二快速晶体管，其驱动能力大于该第二普通晶体管，该第二快速晶体管的栅极接受该输入信号，该漏极经一二极管耦接至该地线，当该输入信号为该第二状态时，该第二快速晶体管的源极与漏极导通，且当其导通之后，在该源极与漏极间具有一第二电位差；以及

一输出晶体管，其栅极耦接至该第一普通晶体管的漏极、该第一快速晶体管的漏极、该第二普通晶体管的源极、及该第二快速晶体管的源极，该输出晶体管的漏极耦接至该地线，该输出元件的源极输出该输出信号，当该第一普通晶体管及该第一快速晶体管导通时，该输出元件的源极与漏极导通，当该第二普通晶体管及该第二快速晶体管导通时，该输出元件的源极与漏极关闭。

依照本发明的一较佳实施例，该第一电位差在0至1V之间，该第二电位差亦在0至1V之间。

依照本发明的另一实施例，本发明提出一种高速低噪声的输出缓冲器，用以接受一包括一第一状态及一第二状态的输入信号以及一与该输入信号互补的互补输入信号，并输出一输出信号，该输出缓冲器包括一第一普通晶体管、一第一快速晶体管、一第二普通晶体管、一第二快速晶体管、及一输出晶体管。

其中该第一普通晶体管的栅极接受该输入信号，其源极耦接至一正电源，当该输入信号为该第一状态时，该第一普通晶体管的漏极与源极导通。

该第一快速晶体管的驱动能力远大于该第一普通晶体管，该第一快速晶体管的栅极接受该互补输入信号，其源极耦接至该正电源，当该输入信号为该第一状态时，该第一快速晶体管的漏极与源极导通，且当其导通之后，在其漏极与源极间具有一第一电位差。

该第二普通晶体管的栅极接受该输入信号，其源极耦接至一地线，当该输入信号为该第二状态时，该第二普通晶体管的漏极与源极导通。

该第二快速晶体管的驱动能力远大于该第二普通晶体管，其栅极接受该互补输入信号，其源极耦接至该地线，当该输入信号为该第二状态时，该第二快速晶体管的漏极与源极导通，且当其导通之后，在其漏极与源极间具有一第二电位差。

该输出晶体管的栅极耦接至该第一普通晶体管的漏极、该第一快速晶体管的漏极、该第二普通晶体管的漏极、及该第二快速晶体管的漏极，该输出晶体管的源极耦接至该地线，其漏极输出该输出信号，并且当该第一普通晶体管及该第一快速晶体管导通时，该输出晶体管的漏极与源极导通，而当该第二普通晶体管及该第二快速晶体管导通时，该输出晶体管的漏极与源极不导通。

依照本发明的一较佳实施例，其中该第一状态为具有接近该正电源的电位，该第二状态为具有接近该地线的电位。该些晶体管中的该第一普通晶体管及该第二快速晶体管为PMOS FET，该第一快速晶体管、该第二普通晶体管、及该输出晶体管为NMOS FET，而该第一电位差为该NMOS FET的临界电压，该第二电位差为该PMOS FET的临界电压。

附图说明

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

附图简要说明：

图1是已知输出缓冲器的电路图；

图2是已知输出缓冲器的输入与输出信号的波形；

图3是本发明的高速低噪声输出缓冲器的方框图；

图4是代表图3的方框图的等效电路；

图5是图4的等效电路的波形；

图6是图3的一种实际电路。

具体实施方式

请参照图3，其绘示依照本发明一较佳实施例的一种高速低噪声的输出缓冲器300的方框图，输出缓冲器300可接受输入信号A，然后输出输出信号Vo。其中输入信号A一般具有高电位及低电位两种状态，且输出信号Vo跟随输入信号A变化。

输出缓冲器300包括驱动元件311、312、321、及322、以及输出元件330。输入信号A经驱动元件311、312、321、及322以提供足够的驱动电流驱动输出元件330，输出元件则可提供更大的驱动能力以驱动外部的其他电路元件。

驱动元件311、312、321、及322为具有三个端点的元件，其中接受输入信号A的端点为控制端，可控制另外两个端点的导通与否。当输入信号A在两种状态中的其中一种状态时，例如为低电位时，驱动元件311及312导通，此时将把节点350的电位提升至高电位。而当输入信号A在另一种状态时，例如为高电位时，驱动元件321及322导通，此时则将把节点350的电位拉低至地电位。节点350的电位变化将控制输出元件330导通与否。

四个驱动元件311、312、321、及322可按其驱动能力分成两组，其中一组驱动元件311及321为普通的驱动元件，另一组驱动元件312及322为具有较大驱动能力的驱动元件，因此具有较快的切换(switch)速度，可以迅速地改变节点350的电位。并且当驱动元件311导通时，可将节点350的电位提升至接近正电源VCC，而驱动元件312导通时，则会在节点350与正电源VCC间保持一固定的压降，例如在小于1V的压降。同样的，当驱动元件321导通时，可将节点350的电位拉低至接近地电位，而驱动元件322导通时，则会在节点350与地电位间保持一固定的压降，例如在小于1V的压降。

上面所述的以方框图表示的输出缓冲器300，可用图4的等效电路来做说明。其中FET 411的作用如同驱动元件311，FET 412及二极管413的作用如同驱动元件312，而FET 411及412为PMOS的形式，FET 421的作用如同驱动元件321，FET 422及二极管423的作用则如同驱动元件322，而FET 421及422则是NMOS的形式，为达到上述方框图的目的，FET 412及422的驱动能力远大于FET 411及421，且二极管413及423在导通时，在其两端有一固定压降，约0.7V。

上述的高速低噪声的输出缓冲器的动作方式可用图5的波形作说明，为方便说明，只以图4的实际电路作说明。波形(A)为输入信号A的状态在时间t由高电位变为低电位的情形，同时如前所述，忽略其延迟时间。

波形(B)为假设未接FET 411，单独考虑FET 412及二极管413导通的情形，当输入信号A由高电位变为低电位后，FET 412经延迟时间d1之后完全导通，将节点450的电位提升至与正电源VCC差压降Vx的电位，压降Vx等于二极管413的顺向导通压降0.7V。

波形(C)则是假设未接FET 412及二极管413，单独考虑FET 411导通的情形，当输入信号A由高电位变为低电位后，FET 411经延迟时间d2之后完全导通，将节点450的电位提升至接近正电源VCC，因为FET 411的驱动能力小于FET 412，所以延迟时间d2＞d1。

波形(D)为考虑同时接上FET 411、FET 412、及二极管413后的导通情形，当输入信号A由高电位变为低电位后，FET 411及FET 412同时开始导通，但因FET 412的驱动能力较大，所以可快速地将节点450的电位提升至与正电源VCC差压降Vx的电位，然后FET 412即无法再提升节点450的电位，而由FET 411继续将节点450的电位提升至接近正电源VCC，节点450的电位由低电位改变至高电位的延迟时间为d3，而三个波形的延迟时间的比较为d2＞d3＞d1。

波形(E)则是输出信号Vo的变化情形，当节点450的电位提升至高电位，FET 430即导通，而将输出信号Vo拉低至接近地电位，输出信号Vo开始变化时，由于FET 412的作用，所以下降速度较快，当FET 412停止作用后，由FET 411单独作用，所以变化速度减缓，因此整体的下降时间可缩短，又可减少信号的回振现象，而达到高速低噪声的目标。

图4的输出缓冲器电路中的快速驱动元件以FET及二极管组成，在实际制作时，效果有限，因此实际制作时可采用如图6的电路来实现。同时请参照图3的方框图，其中FET 611的作用如同驱动元件311，FET 612作用如同驱动元件312，而FET 611为PMOS的形式，FET 612则为NMOS的形式，FET 621的作用如同驱动元件321，FET 622的作用则如同驱动元件322，而FET 621为NMOS的形式，FET 622则为PMOS的形式，为达到上述方框图的目的，FET 612及622的驱动能力需远大于FET 611及621。

因为NMOS与PMOS形式的控制方式不同，所以FET 611及621接受输入信号A控制，FET 612及622则接受互补输入信号A的控制，请同时参照图5的波形，当输入信号A由高电位变为低电位时，互补输入信号A则由低电位变为高电位。

首先考虑FET 612，FET 612在互补输入信号A变为高电位后，将开始导通，因为FET具有一临界电压(threshold voltage)，所以如图中FET 612的接法，当FET 612完全导通之后，并不能将节点650的电位提升至接近正电源VCC，而和正电源VCC间有固定约等于临界电压的压降，此时临界电压由于受到基极效应(body effect)的影响，所以临界电压比正常时要大，所以节点650的波形变化如图5的波形(B)所示，虽然FET 612驱动能力较大，但只能将节点650的电位提升至与正电源VCC差一压降Vx的电位，压降Vx即FET 612的临界电压。

再考虑FET 611的情形，FET 611在输入信号A变为低电位之后，开始导通，如图5的波形(C)所示，虽然FET 611的速度较慢，但可将节点650的电位提升至非常接近正电源VCC的电位。所以当FET 611及612同时作用时，其波形如图5的波形(D)所示，开始导通时，由FET 612迅速的将节点650的电位提升至与正电源VCC相差压降Vx的电位，在FET 612停止作用后，FET 611仍继续作用，将节点650的电位再提升至更接近正电源VCC。

另一方面，FET 621及FET 622的作用也是一样，当输入信号A由低电位变为高电位时，FET 622受互补输入信号A由高电位变为低电位而导通，迅速地将节点650的电位拉低至与地电位相差压降Vx的电位，其中压降Vx为FET 622的临界电压，而在FET 622停止作用之后，FET 621仍继续作用，将节点650的电位拉低至更接近地电位。

如上面所讨论，图6的输出缓冲器电路的作用正如图4的电路的作用一样，但是可以使输出延迟时间较小，且噪声亦较小。

在实际制作半导体电路时，MOS FET的切换速度与其驱动电流(drivingcurrent)成正比，亦即驱动能力越大者，速度越快，而驱动能力与FET的栅极宽度成正比，与FET的栅极长度呈反比，所以调整FET的栅极宽/长的比例即可控制各个FET的驱动能力，例如图6中的各个FET的栅极的宽/长比值大约设定如下，FET 611与FET 612的比为1∶7，FET 621与FET 622的比为1∶25。因为一般PMOS FET的迁移率(mobility)比NMOS FET差，所以在一般的传输栅(transmission gate)中，PMOS FET要具有与NMOS FET相同的驱动能力，PMOS FET的宽/长比大约为NMOS FET的两倍。根据以上条件，可归纳出FET 612的驱动能力大于FET 611的驱动能力，而FET 622的驱动能力大于FET 621的驱动能力。FET 612及622的驱动能力远大于FET 611及621，所以，本发明的基本概念不同于一般的传输栅。另外，FET 630为真正提供外界的输出电流，所以其驱动能力最大。

经由上述本发明的高速低噪声的输出缓冲器，当输入信号由其中一个状态改变为另一个状态时，普通与快速的驱动元件同时作用，快速驱动元件将输出元件的控制电压迅速的拉至与最后的电位有一小差距的电位，再由普通的驱动元件将控制电压拉至最后的电位，如此可使输出元件的输出在开始时改变较快，在接近最后的状态时，减缓改变速度，如此可以缩短整个状态的改变时间，亦即减少输出缓冲器的延迟时间，却又不致于引起输出信号过大的回振情形，因而达到高速及低噪声目的。

从以上的讨论，可知本发明的高速低噪声的输出缓冲器与已知作法比较，具有下列优点：

1.以普通与快速的驱动元件同时作用，使输出晶体管导通或关闭时，先快速变化再缓慢变化至最后状态，可使切换速度提升，有效减少延迟时间，提升工作频率。

2.因为输出信号先快速变化，再缓慢变化至最后的电位，如此可有效避免信号回振过大的现象，亦可降低噪声的问题。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作少许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims

1.一种高速低噪声的输出缓冲器，用以接受一包括一第一状态及一第二状态的输入信号，并输出一输出信号，其特征是，该输出缓冲器包括：

2.如权利要求1所述的高速低噪声的输出缓冲器，其特征是，该第一电位差在0至1V之间。

3.如权利要求1所述的高速低噪声的输出缓冲器，该第二电位差在0至1V之间。

4.一种高速低噪声的输出缓冲器，用以接受一包括一第一状态及一第二状态的输入信号以及一与该输入信号互补的互补输入信号，并输出一输出信号，其特征是该输出缓冲器包括：

一第一普通晶体管，其栅极接受该输入信号，其源极耦接至一正电源，当该输入信号为该第一状态时，该第一普通晶体管的漏极与源极导通；

一第一快速晶体管，其驱动能力远大于该第一普通晶体管，该第一快速晶体管的栅极接受该互补输入信号，其源极耦接至该正电源，当该输入信号为该第一状态时，该第一快速晶体管的漏极与源极导通，且当其导通之后，在其漏极与源极间具有一第一电位差；

一第二普通晶体管，其栅极接受该输入信号，其源极耦接至一地线，当该输入信号为该第二状态时，该第二普通晶体管的漏极与源极导通；

一第二快速晶体管，其驱动能力远大于该第二普通晶体管，其栅极接受该互补输入信号，其源极耦接至该地线，当该输入信号为该第二状态时，该第二快速晶体管的漏极与源极导通，且当其导通之后，在其漏极与源极间具有一第二电位差；以及

一输出晶体管，其栅极耦接至该第一普通晶体管的漏极、该第一快速晶体管的漏极、该第二普通晶体管的漏极、及该第二快速晶体管的漏极，该输出晶体管的源极耦接至该地线，其漏极输出该输出信号，当该第一普通晶体管及该第一快速晶体管导通时，该输出晶体管的漏极与源极导通，当该第二普通晶体管及该第二快速晶体管导通时，该输出晶体管的漏极与源极不导通。

5.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该第一状态为具有接近该地线的电位。

6.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该第二状态为具有接近该正电源的电位。

7.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该第一普通晶体管为一PMOS FET。

8.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该第一快速晶体管为一NMOS FET。

9.如权利要求8所述的高速低噪声的输出缓冲器，其特征是该第一电位差为该NMOS FET的临界电压。

10.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该第二普通晶体管为一NMOS FET。

11.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该第二快速晶体管为一PMOS FET。

12.如权利要求11所述的高速低噪声的输出缓冲器，其特征是该第二电位差为该PMOS FET的临界电压。

13.如权利要求4所述的高速低噪声的输出缓冲器，其特征是该输出晶体管为一NMOS FET。