CN117917009A - 支持较低氧化物击穿电压的比较器架构 - Google Patents

Abstract

一种电路(100)包括晶体管输入对(114、153)、具有比较器输入端(102、104)的差分输入端以及电平移位器(116、157)。晶体管输入对(114、153)适于耦合在电压源与比较器输出端(106、108)之间。晶体管输入对(114、153)包括具有栅极和漏极的第一晶体管。第一晶体管的漏极耦合到比较器输出端(106、108)。电平移位器(116、157)耦合在晶体管输入对(114、153)与差分输入端之间。电平移位器(116、157)包括具有栅极和源极的第二晶体管。第二晶体管的栅极耦合到比较器输入端(102、104)。第二晶体管的源极耦合到第一晶体管的栅极。

Description

支持较低氧化物击穿电压的比较器架构

背景技术

比较器是一种电路、部件或器件，其提供具有指示输入电压之间的比较结果的状态的输出。响应于第一输入电压超过第二输入电压，由比较器提供的输出可以具有第一状态(例如高状态)。响应于第二输入电压超过第一输入电压，由比较器提供的输出可以具有第二状态(例如低状态)。比较器可以使用晶体管和其他半导体器件来形成。为改善电路速度、功率效率和其他效益而进行的工艺节点缩放可能涉及减小数个器件特征尺寸(诸如晶体管的栅极氧化物厚度)。减小形成比较器的晶体管的栅极氧化物厚度可能减小比较器可以支持的共模输入范围(CMIR)。

发明内容

根据本说明书的至少一个示例，一种电路包括晶体管输入对、具有比较器输入端的差分输入端以及电平移位器。该晶体管输入对适于耦合在电压源与比较器输出端之间。该晶体管输入对包括具有栅极和漏极的第一晶体管。第一晶体管的漏极耦合到比较器输出端。电平移位器耦合在晶体管输入对与差分输入端之间。电平移位器包括具有栅极和源极的第二晶体管。第二晶体管的栅极耦合到比较器输入端。第二晶体管的源极耦合到第一晶体管的栅极。

根据本说明书的至少一个示例，一种电路包括晶体管输入对和管体偏置控制器。该晶体管输入对适于耦合在电压源与比较器输出端之间。该晶体管输入对包括具有管体、源极和漏极的第一晶体管。第一晶体管的漏极耦合到比较器输出端。管体偏置控制器包括管体偏置接口以及具有栅极和源极的第二晶体管。管体偏置接口耦合到第一晶体管的管体和第二晶体管的源极。第二晶体管的栅极耦合到第一晶体管的源极。

根据本说明书的至少一个示例，一种电路包括晶体管输入对、电平移位器和管体偏置控制器。该晶体管输入对适于耦合在电压源与比较器输出端之间。该晶体管输入对包括具有栅极、管体和源极的第一晶体管。电平移位器耦合在晶体管输入对与具有比较器输入端的差分输入端之间。电平移位器包括具有栅极和源极的第二晶体管。第二晶体管的栅极耦合到比较器输入端。第二晶体管的源极耦合到第一晶体管的栅极。管体偏置控制器包括管体偏置接口以及具有栅极和源极的第三晶体管。管体偏置接口耦合到第一晶体管的管体和第三晶体管的源极。第三晶体管的栅极耦合到第一晶体管的源极。

附图说明

图1是示例比较器的示意图。

图2是高侧输入电路的示例实施方式的示意图。

图3是示例钳位驱动器电路的示意图。

图4是可能对半导体器件的性能和/或可靠性产生负面影响的示例退化或应力事件的图。

图5是可能对半导体器件的性能和/或可靠性产生负面影响的另一示例退化或应力事件的图。

图6是高侧输入电路的示例实施方式的示意图。

图7是示例管体偏置控制器的示意图。

图8是包括比较器的示例系统的框图。

具体实施方式

如上所述，为改善电路速度、功率效率和其他效益而进行的工艺节点缩放可以减小形成比较器的晶体管的栅极氧化物厚度。这种栅极氧化物减小可能减小比较器可以支持的输入电压范围和/或共模输入范围(CMIR)。例如，减小形成比较器的晶体管的栅极氧化物厚度可能降低一个或多个晶体管的氧化物击穿电压(V_bd)。在一些情况下，提供给由具有减小的栅极氧化物厚度的晶体管形成的比较器的输入信号可能包括超过一个或多个晶体管的V_bd的共模分量或共模输入电压(V_cm)。超过一个或多个晶体管的V_bd可能会对晶体管的栅极氧化物材料造成应力或永久性损坏，从而使比较器的操作退化。

一些现有的比较器架构可以使用外部电阻器分压器来扩展具有较低的氧化物击穿电压的比较器的输入电压范围和/或CMIR。外部电阻器分压器可以耦合在提供输入信号的源和比较器输入端之间。外部电阻器分压器可以对输入信号进行缩放，以避免超过较低的氧化物击穿电压。其他现有的比较器架构可以使用外部运算放大器(op-amp)电压缓冲器来扩展具有较低的氧化物击穿电压的比较器的输入电压范围和/或CMIR。外部op-amp电压缓冲器可以耦合在提供输入信号的源和比较器输入端之间。外部op-amp电压缓冲器还可以对输入信号进行缩放，以避免超过较低的氧化物击穿电压。增加外部部件(例如外部电阻器分压器和/或外部op-amp电压缓冲器)以为比较器提供宽输入电压范围和/或CMIR且同时支持较低的氧化物击穿电压虽然是有效的，但会增加部件成本和系统尺寸。这些外部部件还可能损害比较器的性能。例如，外部电阻器分压器和/或外部op-amp电压缓冲器可能会将比较器输入端的输入阻抗降低到不可接受的水平，通过增加输入延迟而增加比较器的响应时间，在输入信号中引入噪声和/或消耗额外的功率。

本说明书的各个方面涉及一种比较器，其具有宽输入电压范围和/或CMIR，同时支持较低的氧化物击穿电压。在至少一个示例中，该比较器包括耦合在差分输入端与晶体管输入对之间的电平移位器。该电平移位器可以被配置为减小输入对内的栅极到源极电压(V_gs)值，以促进减轻栅极氧化物应力。为此，该电平移位器可以被配置为对在差分输入端处提供的差分输入信号施加电压移位，以创建用于驱动输入对的经移位的差分输入信号。在各种示例中，电压移位可以与晶体管的阈值电压(V_t)(例如+V_t和/或-V_t)成比例。虽然与差分输入信号成比例，但经移位的差分输入信号的电压电平可以小于差分输入信号的电压电平。因此，电平移位器可以在不增加外部部件的情况下避免超过较低的氧化物击穿电压。在各种示例中，内部部件(例如，形成电平移位器的部件)可以被添加到比较器中，以促进支持较低的氧化物击穿电压。相对于上述外部部件和/或与比较器一起被提供在管芯上的外部部件，这些内部部件的尺寸可以更小。因此，可以最小化与添加此类内部部件相关联的部件成本和/或系统尺寸增加。可以避免与上述外部部件相关联的部件成本和系统尺寸增加。

在至少一个示例中，该比较器可以包括管体偏置控制器，该管体偏置控制器具有管体偏置接口，以促进在输入对内实施管体偏置控制。管体偏置控制器可以被配置为基于在差分输入端处提供的差分输入信号的共模输入电压来控制在管体偏置接口处提供的电压。管体偏置控制器可以被进一步配置为以跟踪差分输入信号的输入电压变化的方式来动态调整在管体偏置接口处提供的电压。管体偏置控制器可以用于减轻偏置温度不稳定性(BTI)引起的老化、栅极氧化物应力和/或与输入对内的退化或应力事件有关的其他负面影响，而不会损害比较器的性能。

图1是示例比较器100的示意图。比较器100的至少一些实施方式代表了支持晶体管或其他开关器件(诸如场效应晶体管(FET)、金属氧化物半导体场效应晶体管(MOSFET)或双极结型晶体管(BJT))的较低氧化物击穿电压的架构。比较器100可以包括第一比较器输入端102、第二比较器输入端104、第一比较器输出端106、第二比较器输出端108。第一比较器输入端102和第二比较器输入端104可以形成比较器100的差分输入端。在第一比较器输入端102处提供的电压(V_in)和在第二比较器输入端104处提供的电压(V_ip)可以形成差分输入信号。第一比较器输出端106和第二比较器输出端108可以形成比较器100的差分输出端。在第一比较器输出端106处提供的电压(V_on)和在第二比较器输出端108处提供的电压(V_op)可以形成差分输出信号。

比较器100还可以包括高侧输入电路110，该高侧输入电路110被配置为响应于差分输入信号的共模输入电压(V_cm)超过晶体管的阈值电压(V_t)而处理差分输入信号。V_cm可以根据(V_in+V_ip)/2来确定。高侧输入电路110可以包括偏置电路112、输入对114和电平移位器116。偏置电路112可以包括p型FET(PFET)121、123、125和127。输入对114可以包括PFET 131和133。电平移位器116可以包括n型FET(NFET)141、电阻器143、NFET 145和电阻器147。虽然关于比较器100的各种晶体管或其他开关器件被图示和描述为PFET或NFET，但在一些示例中，可以在示出为PFET的地方使用NFET来实施比较器100，反之亦然。

在高侧输入电路110的示例架构中，PFET 121的源极耦合到PFET 123的源极、PFET125的源极、PFET 127的源极以及由电压源提供的电压(V_DD)。PFET 121的栅极耦合到PFET121的漏极、PFET 123的栅极以及NFET 141的漏极。PFET 123的漏极耦合到PFET 125的漏极、PFET 131的源极以及PFET 133的源极。PFET 125的栅极耦合到PFET 127的栅极、PFET127的漏极以及NFET 145的漏极。PFET 131的栅极耦合到NFET 141的源极以及电阻器143的第一端子。PFET 131的漏极耦合到第二比较器输出端108。PFET 133的栅极耦合到NFET 145的源极以及电阻器147的第一端子。PFET 133的漏极耦合到第一比较器输出端106。NFET141的栅极耦合到第一比较器输入端102。电阻器143的第二端子耦合到接地。NFET 145的栅极耦合到第二比较器输入端104。电阻器147的第二端子耦合到接地。

比较器100还可以包括低侧输入电路150，该低侧输入电路150被配置为处理具有下列输入电压的差分输入信号，所述输入电压具有在约0伏与V_DD-V_t之间的数值范围。在至少一个示例中，针对V_cm可以存在一数值范围，在该范围内，高侧输入电路110和低侧输入电路150被配置为处理差分输入信号。低侧输入电路150可以包括电阻器151、输入对153、有源负载电路155和电平移位器157。输入对153可以包括PFET 161和163。有源负载电路155可以包括NFET 171、NFET 173、电阻器175和电阻器177。电平移位器157可以包括PFET181、电流源183、PFET 185和电流源187。

在低侧输入电路150的示例架构中，电阻器151的第一端子耦合到V_DD。电阻器151的第二端子耦合到PFET 161的源极和PFET 163的源极。PFET 161的栅极耦合到PFET 181的源极和电流源183的第一端子。PFET 161的漏极耦合到第二比较器输出端108、NFET 171的漏极和电阻器175的第一端子。PFET 163的栅极耦合到PFET 185的源极和电流源187的第一端子。PFET 163的漏极耦合到第一比较器输出端106、NFET 173的漏极和电阻器177的第一端子。NFET 171的源极耦合到接地。NFET 171的栅极耦合到NFET 173的栅极、电阻器175的第二端子和电阻器177的第二端子。NFET 173的源极耦合到接地。PFET 181的栅极和漏极分别耦合到第一比较器输入端102和接地。电流源183的第二端子耦合到V_DD。PFET 185的栅极和漏极分别耦合到第二比较器输入端104和接地。电流源187的第二端子耦合到V_DD。

在至少一个示例中，比较器100可以包括漏极扩展晶体管，该漏极扩展晶体管可以支持比非漏极扩展晶体管更高的漏极电压。例如，图1包括许多漏极扩展晶体管，诸如PFET131、PFET 133、NFET 141、NFET 145、PFET 161、PFET 163、PFET 181和PFET 185。虽然关于比较器100的各种晶体管或其他开关器件被图示和描述为漏极扩展晶体管或非漏极扩展晶体管，但在一些示例中，可以在示出为非漏极扩展晶体管的地方使用漏极扩展晶体管来实施比较器100，反之亦然。

在操作中，比较器100被配置为响应于在第一比较器输入端102和第二比较器输入端104处提供的差分输入信号(例如V_in和V_ip)，在第一比较器输出端106和第二比较器输出端108处提供差分输出信号(例如V_on和V_op)。在至少一个示例中，比较器100被配置为响应于在第一比较器输入端102和第二比较器输入端104处提供的差分输入信号异步提供差分输出信号。响应于V_in大于V_ip，由比较器100提供的差分输出信号可以处于高状态，此时V_op大于V_on。响应于V_ip大于V_in，由比较器100提供的差分输出信号可以处于低状态，此时V_on大于V_op。在至少一个示例中，第一比较器输出端106和第二比较器输出端108适于耦合到逻辑电路(未显示)，该逻辑电路被配置为将差分输出信号转换为数字信号。在此示例中，当差分输出信号处于高状态和低状态时，数字信号可以分别为高电平(例如逻辑“1”)和低电平(例如逻辑“0”)。

工艺节点缩放可以减小形成比较器100的一个或多个晶体管(例如PFET 131、133、161和/或163)的栅极氧化物厚度。减小栅极氧化物厚度可以降低形成比较器100的一个或多个晶体管的V_bd。在一些情况下，较低的V_bd可以降低输入对114和/或输入对153可以支持的CMIR。举例来说，可以用差分输入信号来直接驱动输入对153。在此示例中，差分输入信号的V_cm可以约为3.3伏，其中V_DD具有约3.3伏的值，差分输入信号的V_in具有为V_DD的值，并且差分输入信号的V_ip具有约为0伏或接地的值。

响应于用差分输入信号直接驱动输入对153，具有为V_DD或约3.3伏的值的V_in可以被提供给PFET 161的栅极，并且具有约0伏的值的V_ip可以被提供给PFET 163的栅极。响应于V_DD或约3.3伏以及约0伏被分别提供给PFET 161和PFET 163的栅极，可以在耦合到PFET 161和163的相应源极的节点191处提供电压(V_sL)。在该示例中，在节点191处提供的V_sL的值可以根据V_DD-V_t,161来确定，其中V_t,161是PFET 161的阈值电压。可以通过PFET 161的操作将V_t,161从V_DD中减去。在这种情况下，如果V_t,161为1伏，则PFET 163的栅极到源极电压(V_gs,163)可以为约2.3伏。如果低于形成PFET 163的栅极氧化物材料的V_bd，则约2.3伏的V_gs,163可能在栅极氧化物材料上引起应力。如果约2.3伏的V_gs,163大于或等于栅极氧化物材料的V_bd，则可能发生永久性损坏，诸如栅极氧化物材料的破裂。

电平移位器116和电平移位器157被配置为分别减小输入对114和输入对153内的V_gs值，以促进减轻这种栅极氧化物应力。为此，电平移位器116和/或电平移位器157被配置为向在比较器100的差分输入端处提供的差分输入信号施加电压偏移(例如+V_t和/或-V_t)。将分数增益施加于差分输入信号可以创建用于驱动输入对114和/或输入对153的衰减的差分输入信号。虽然与差分输入信号成比例，但衰减的差分输入信号的电压电平可以低于差分输入信号的电压电平。

在至少一个示例中，电平移位器116和/或电平移位器157的电压偏移可以根据以源极跟随器布置耦合在差分输入端与相应输入对之间的晶体管的数量来确定。在图1中，电平移位器116和157各自包括以源极跟随器布置耦合在差分输入端与相应输入对之间的一个晶体管。NFET 141以源极跟随器布置耦合在第一比较器输入端102与PFET 131的栅极之间。NFET 145以源极跟随器布置耦合在第二比较器输入端104与PFET 133的栅极之间。PFET181以源极跟随器布置耦合在第一比较器输入端102与PFET 161的栅极之间。PFET 185以源极跟随器布置耦合在第二比较器输入端104与PFET 163的栅极之间。

在差分输入端与相应输入对之间以源极跟随器布置级联附加晶体管(例如2个和/或3个等)可以进一步减小经移位的差分输入信号相对于差分输入信号的电压电平。例如，电平移位器116可以包括以源极跟随器布置耦合在第一比较器输入端102与NFET 141之间的附加晶体管和/或以源极跟随器布置耦合在第二比较器输入端104与NFET 145之间的附加晶体管。在此示例中，具有以源极跟随器布置级联的两个晶体管的电平移位器116所创建的衰减的差分输入信号的电压电平可以低于具有以源极跟随器布置级联的一个晶体管的图1的电平移位器116所创建的衰减的差分输入信号的电压电平。

图2是高侧输入电路110的示例实施方式的示意图。在至少一些示例中，高侧输入电路110可以包括钳位电路200和高侧管体接口202。钳位电路200可以包括PFET 211、NFET213、钳位接口215、PFET 217和NFET 219。在高侧输入电路110的示例架构中，PFET 131的管体耦合到PFET 133的管体和高侧管体接口202。PFET 211的源极耦合到V_DD。PFET 211的栅极耦合到PFET 211的漏极和NFET 213的漏极。NFET 213的栅极耦合到钳位接口215。NFET 213的源极耦合到NFET 141的源极、电阻器143的第一端子和PFET 131的栅极。PFET 217的源极耦合到V_DD。PFET 217的栅极耦合到PFET 217的漏极和NFET 219的漏极。NFET 219的栅极耦合到钳位接口215。NFET 219的源极耦合到NFET 145的源极、电阻器147的第一侧和PFET133的栅极。

如上所述，提供给比较器100的差分输入信号的处理基于V_cm的值而变化。高侧输入电路110可以响应于V_cm超过V_t而处理差分输入信号。低侧输入电路150响应于V_DD-V_t与0伏之间的电压差超过V_cm而处理差分输入信号。参考图1，差分输入信号的处理的变化可以涉及有源负载电路155的操作。例如，响应于将差分输入信号提供给比较器100，电流可以流过低侧输入电路150的电阻器151。通过有源负载电路155的操作，流过高侧输入电路110和低侧输入电路150的电流可以被组合。

在一些情况下，有源负载电路155的操作可能在高侧输入电路110内引起交叉泄漏电流。举例来说，差分输入信号可能被提供给第一比较器输入端102和第二比较器输入端104。差分输入信号的V_cm可能低于V_t。在此示例中，差分输入信号的V_cm可能响应于V_in和V_ip都具有约0伏或接地的相应值而低于V_t。响应于提供差分输入信号，随着非零电流流过电阻器151，NFET 173的阈值电压(V_t,173)可以被提供给NFET 171和173的相应漏极。因为PFET 131和NFET 171的相应漏极各自耦合到第二比较器输出端108，所以V_t,173也可以被提供给PFET131的漏极。由于PFET 133和NFET 173的相应漏极各自耦合到第一比较器输出端106，V_t,173也可以被提供给PFET 133的漏极。

响应于提供差分输入信号，约0伏或接地可以被提供给耦合到PFET 131的栅极的节点192和耦合到PFET 133的栅极的节点193。响应于节点192处的电压(V₁)小于第二比较器输出端108处的电压(例如V_t,173)，PFET 131可以变为激活(例如接通)。响应于节点193处的电压(V₂)小于第一比较器输出端106处的电压(例如V_t,173)，PFET 133可以变为激活(例如接通)。在PFET 131和133各自被激活的情况下，交叉泄漏电流可能在第一比较器输出端106与第二比较器输出端108之间流动。实际上，第一比较器输出端106与第二比较器输出端108之间可能创建短路条件。短路条件可能引起比较器100非线性操作。

参考图2，钳位电路200被配置为减小输入对114内的交叉泄漏电流。为此，钳位电路200被配置为基于在钳位接口215处提供的电压(V_clamp)来控制节点192处的V₁和/或节点193处的V₂。响应于V_clamp，PFET 211和NFET 213可以提供第一钳位电流(I_c1)。I_c1可以流过电阻器143以在节点192处提供非零电压(例如约1伏)。在节点192处提供非零电压促进将V₁钳位到超过在第二比较器输出端108处提供的电压电平V_op的电压电平。将V₁钳位到超过电压电平V_op的电压电平有利于在V_t超过差分输入信号的V_cm时抑制PFET 131变为激活。换句话说，将V₁钳位到超过电压电平V_op的电压电平促进在V_t超过差分输入信号的V_cm时保持PFET131为非激活(例如关断)。

响应于V_clamp，PFET 217和NFET 219可以提供第二钳位电流(I_c2)。I_c2可以流过电阻器147以在节点193处提供非零电压(例如约1伏)。在节点193处提供非零电压促进将V₂钳位到超过在第一比较器输出端106处提供的电压电平V_on的电压电平。将V₂钳位到超过电压电平V_on的电压电平有利于在V_t超过差分输入信号的V_cm时抑制PFET 133变为激活。换句话说，将V₂钳位到超过电压电平V_on的电压电平促进在V_t超过差分输入信号的V_cm时保持PFET 133为非激活(例如关断)。

图3是示例钳位驱动器电路300的示意图。在至少一个示例中，钳位驱动器电路300耦合到钳位接口215。钳位驱动器电路300可以包括电流源302、NFET 304和NFET 306。在钳位驱动器电路300的示例架构中，NFET 304与NFET 306串联耦合。NFET 304的漏极耦合到钳位接口215、NFET 304的栅极和NFET 306的栅极。NFET 304的源极耦合到NFET 306的漏极。NFET 306的源极耦合到接地。在操作中，电流源302被配置为将电流汇集到接地。

如图4-图5所示，各种退化或应力事件可能不利地影响半导体器件的性能和/或可靠性。图4是示例退化或应力事件的图，其中晶体管的栅极与管体之间的电压差或栅极到管体电压(V_gb)可能对晶体管的栅极氧化物材料产生应力。在图4中，输入对400包括PFET 402和404。PFET 402的管体或n阱区耦合到V_DD以及PFET 404的管体或n阱区。如果V_DD具有约3.3伏的值，则可以向PFET 402和404的相应管体提供约3.3伏的管体电压(V_b)。输入对400可以代表输入对114的一种实施方式，其中PFET 131和133的相应管体与V_DD相连。

在操作中，差分输入信号可以被提供给包括输入对400的比较器的差分输入端。在V_in和V_ip的相应值为约0伏或接地的情况下，差分输入信号的V_cm可以是约0伏。响应于将差分输入信号提供给差分输入端，为V_t或约1伏的栅极电压(V_g)可以被提供给PFET 402和404的相应栅极。在这种情况下，由于约3.3伏的V_b超过为V_t或约1伏的V_g，因此PFET 402和404可以各自承受约2.3伏的V_gb。如果小于形成PFET 402和404的栅极氧化物材料的V_bd，则约2.3伏的V_gb可能在栅极氧化物材料上引起应力。如果约2.3伏的V_gb大于或等于栅极氧化物材料的V_bd，则可能出现永久性损坏，诸如栅极氧化物材料的破裂。图4表示响应于提供V_cm具有低值(例如约0伏)的差分输入信号，当V_b(例如约3.3伏)超过V_g(例如约1伏)时，比较器100的输入对内可能出现的栅极氧化物应力。

图5是BTI可能引起半导体器件过度老化的另一示例退化或应力事件的图。在图5中，输入对500包括PFET 502和504。PFET 502的管体或n阱区耦合到PFET 502的源极、PFET504的管体或n阱区以及PFET 504的源极。输入对500可以表示输入对114的一种实施方式，其中PFET 131和133的相应管体与耦合到PFET 131和133的相应源极的节点(例如图2的节点221)相连。

在操作中，差分输入信号可以被施加到包括输入对500的比较器的差分输入端。差分输入信号可以包括具有约3.3伏的值的V_in和具有约0伏的值或接地的V_ip。将差分输入信号施加到差分输入端可以将具有V_t或约1伏的值的栅极电压(V_g,502)提供给PFET 502的栅极并且将V_DD-V_t的栅极电压(V_g,504)提供给PFET 504的栅极。如果V_DD为约3.3伏，则V_g,504可以为约2.3伏。响应于将V_g,502提供给PFET 502的栅极并将V_g,504提供给PFET 504的栅极，可以将管体电压(V_b,502)提供给PFET 502的管体，并且可以将管体电压(V_b,504)提供给PFET 504的管体。V_b,502和V_b,504可以各自具有2*V_t或约2伏的值。当V_b,504小于V_g,504时，存在针对PFET 504的偏置条件，其可以使PFET 504受到正BTI(PBTI)。使PFET 504受到PBTI可以改变PFET 504的阈值电压(V_t504)。改变PFET 504的V_t,504可能对包括输入对500的比较器的性能产生负面影响。例如，比较器的准确性可能通过改变PFET 504的V_t,504而被降低。图5表示响应于提供V_cm具有高值(例如约3.3伏)的差分输入信号，当V_b(例如约2伏)下降到V_g(例如约2.3伏)以下时，比较器100的输入对内可能发生的BTI引起的老化。

至少在一个示例中，管体偏置控制对于比较器100以减轻BTI引起的老化、栅极氧化物应力和/或与退化或应力事件相关的其他负面影响可能是有用的。管体偏置控制是指控制晶体管的源极和管体之间的电压差或源极到管体电压(V_sb)以动态调整晶体管的V_t。管体偏置控制可以涉及增加晶体管的V_t的反向管体偏置(RBB)和降低晶体管的V_t的正向管体偏置(FBB)。在至少一个示例中，图2的高侧管体接口202可以用于在比较器100的高侧输入电路110中实施管体偏置控制。图6是包括低侧管体接口600的低侧输入电路150的示例实施方式的示意图。在低侧输入电路150的示例架构中，低侧管体接口600耦合到PFET 161的管体和PFET 163的管体。在至少一个示例中，低侧管体接口600可以用于在比较器100的低侧输入电路150中实施管体偏置控制。

参考图2，流过PFET 127的电流(I_a)和/或流过PFET 121的电流(I_b)可以包括关于在第一比较器输入端102和第二比较器输入端104处提供的差分输入信号的信息。例如，响应于高侧输入电路110对差分输入信号进行处理，I_a可以流过电阻器143以在节点192处提供V₁，并且I_b可以流过电阻器147以在节点193处提供V₂。在耦合到PFET 127的栅极的节点222处提供的电压(V_a)可以用于反映/镜像(mirror)I_a。在耦合到PFET 121的栅极的节点223处提供的电压(V_b)可以用于反映/镜像(mirror)I_b。

I_c1和/或I_c2也可以包括关于在第一比较器输入端102和第二比较器输入端104处提供的差分输入信号的信息。例如，如上所述，响应于提供差分输入信号，钳位电路200可以提供流过电阻器143的I_c1以及流过电阻器147的I_c2。在该示例中，流过电阻器143的I_c1还可以在节点192处提供V₁，并且流过电阻器147的I_c2还可以在节点193处提供V₂。在耦合到PFET211的栅极和漏极的节点224处提供的电压(V_c1)可以用于反映/镜像(mirror)I_c1。在耦合到PFET 217的栅极和漏极的节点225处提供的电压(V_c2)可以用于反映/镜像(mirror)I_c2。

如上所述，响应于提供V_cm具有相对低值(例如约0伏)的差分输入信号，当V_b超过V_g时，比较器100的输入对内可能出现栅极氧化物应力问题。响应于提供V_cm具有高值(例如约3.3伏)的差分输入信号，当V_b(例如约2伏)下降到低于V_g(例如约2.3伏)时，比较器100的输入对内也可能出现BTI引起的老化。以跟踪差分输入信号的V_cm变化的方式控制提供给比较器100的输入对的V_b可以促进减轻退化或应力事件的这种负面影响。

图7是示例管体偏置控制器700的示意图。在至少一些示例中，管体偏置控制器700可以包括电流镜电路702、PFET 704、电阻器706、PFET 708、PFET 710和电流源712。电流镜电路702可以包括PFET 714-720。在管体偏置控制器700的示例架构中，PFET 714 -720的每个源极耦合到V_DD。PFET 714-720的每个漏极耦合到高侧管体接口202和PFET 704的源极。PFET 714的栅极耦合到节点222。PFET 716的栅极耦合到节点223。PFET 718的栅极耦合到节点224。PFET 720的栅极耦合到节点225。PFET 704的栅极耦合到节点221。PFET 704的漏极耦合到电阻器706的第一端子和PFET 708的栅极。电阻器706的第二端子和PFET 708的漏极各自耦合到接地。PFET 708的源极耦合到PFET 710的漏极和栅极。PFET 710的源极耦合到低侧管体接口600和电流源712。

管体偏置控制器700被配置为基于在比较器100的差分输入端处提供的差分输入信号的V_cm来控制在高侧管体接口202处提供的电压(V_{body_H})和/或在低侧管体接口600处提供的电压(V_{body_L})。可以使用电流镜电路702来获得关于在形成差分输入端的第一比较器输入端102和第二比较器输入端104处提供的差分输入信号的信息。为此，电流镜电路702可以分别使用节点222处的V_a、节点223处的V_b、节点224处的V_c1和节点225处的V_c2将I_a、I_b、I_c1和I_c2镜像至管体偏置控制器700。可以使用节点221处的V_s来控制PFET 704的操作。I_a、I_b、I_c1和I_c2可以响应于PFET 704的激活而流过电阻器706。响应于I_a、I_b、I_c1和I_c2流过电阻器706，电阻器706的第一端子处的电压可以近似为节点192处的V₁与节点193处的V₂之和。通过PFET704的操作，可以根据(V₁+V₂，V_s+V_t,704)的最大值来确定V_{body_H}的值，其中V_t,704表示PFET 704的阈值电压。在至少一个示例中，可以根据V₁+V₂+V_t,708+V_t,710来确定V_{body_L}的值，其中V_t,708表示PFET 708的阈值电压，并且V_t,710表示PFET 710的阈值电压。

管体偏置控制器700可以通过以跟踪差分输入信号的V_cm变化的方式动态调整V_{body_H}和/或V_{body_L}来促进减轻退化或应力事件对输入对114和/或输入对153的负面影响。例如，管体偏置控制器700可以响应于差分输入信号的V_cm值的下降而降低V_{body_H}。在此示例中，降低V_{body_H}可以促进将提供给PFET 131和133的相应栅极的V_g保持在V_{body_H}以上，以减小输入对114内的栅极氧化物应力。作为另一示例，管体偏置控制器700可以响应于差分输入信号的V_cm值的增加而增加V_{body_H}。在此示例中，增加V_{body_H}可以促进将提供给PFET 131和133的相应栅极的V_g保持在V_{body_H}以下，以减小输入对114内的BTI引起的老化。

图8是包括比较器100的示例系统800的框图。系统800的至少一些实施方式代表比较器100的应用环境，诸如汽车、家用电器、个人电子设备或其他应用环境，这些应用环境实施了具有宽CMIR且同时支持较低氧化物击穿电压的比较器。在至少一些示例中，系统800包括具有第一半导体封装件804和第二半导体封装件806的印刷电路板802。印制电路板802可以包括耦合第一半导体封装件804和第二半导体封装件806的一个或多个导体(例如，迹线)。第一半导体封装件804和第二半导体封装件806可以被配置为支持不同的电压操作(例如，1.8伏操作、3.3伏操作和/或5伏操作)。

贯穿整个说明书使用了术语“耦合”。该术语可以涵盖实现与本说明书一致的功能关系的连接、通信或信号路径。例如，如果器件A生成信号以控制器件B执行动作，则在第一示例中，器件A与器件B耦合，或者在第二示例中，器件A通过介入部件C与器件B耦合，条件是介入部件C不会实质性地改变器件A和器件B之间的功能关系，从而使器件B通过由器件A生成的控制信号而受到器件A控制。

被“配置为”执行任务或功能的器件可以在制造时由制造商配置(例如编程和/或硬连线)以执行该功能，和/或可以在制造后由用户可配置(或可重新配置)以执行该功能和/或其他附加或替代功能。该配置可以通过器件的固件和/或软件编程，通过器件的硬件部件和互连件的构造和/或布局，或通过它们的组合来实现。

在本文中被描述为包括某些部件的电路或器件可以改成适于耦合到这些部件以形成所描述的电路系统或器件。例如，被描述为包括一个或多个半导体元件(诸如晶体管)、一个或多个无源元件(诸如电阻器、电容器和/或电感器)和/或一个或多个源(诸如电压源和/或电流源)的结构可以改为在单个物理器件(例如半导体管芯和/或集成电路(IC)封装件)内仅包括半导体元件，并且可以适于在制造时或制造后(例如，由终端用户和/或第三方)耦合到至少一些无源元件和/或源以形成所描述的结构。

虽然某些部件可能在本文中被描述为特定工艺技术的部件，但这些部件也可以更换为其他工艺技术的部件。本文描述的电路可重新配置以包括替换的部件，从而提供与部件替换前可用的功能至少部分类似的功能。除非另有说明，否则示出为电阻器的部件通常代表串联和/或并联耦合以提供由所示电阻器代表的阻抗量的任何一个或多个元件。例如，本文中示出和描述为单个部件的电阻器或电容器可以改为分别并联耦合在相同节点之间的多个电阻器或电容器。例如，本文中示出和描述为单个部件的电阻器或电容器可以改为分别串联耦合在与单个电阻器或电容器相同的两个节点之间的多个电阻器或电容器。

以上描述中使用的短语“接地电压电位”包括底盘接地、大地接地、浮置接地、虚拟接地、数字接地、公共接地和/或适用于或适合于本说明书的教导的任何其他形式的接地连接。除非另有说明，否则数值前的“约”、“近似”或“基本上”是指所述数值+/-10％。在权利要求的范围内，对所描述的示例的修改是可能的，并且其他示例也是可能的。

Claims (20)

1.一种电路，其包括：

晶体管输入对，其适于耦合在电压源与比较器输出端之间，所述晶体管输入对包括具有栅极和漏极的第一晶体管，其中所述第一晶体管的所述漏极耦合到所述比较器输出端；

差分输入端，其具有比较器输入端；以及

电平移位器，其耦合在所述晶体管输入对与所述差分输入端之间，所述电平移位器包括具有栅极和源极的第二晶体管，其中所述第二晶体管的所述栅极耦合到所述比较器输入端，并且所述第二晶体管的所述源极耦合到所述第一晶体管的所述栅极。

2.根据权利要求1所述的电路，其进一步包括：

有源负载电路，其耦合在所述晶体管输入对与接地之间。

3.根据权利要求1所述的电路，其中所述电平移位器进一步包括具有栅极和源极的第三晶体管，所述第三晶体管的所述栅极耦合到所述比较器输入端，并且所述第三晶体管的所述源极耦合到所述第二晶体管的所述栅极。

4.根据权利要求1所述的电路，其中所述晶体管输入对是第一晶体管输入对，所述电路进一步包括：

第二晶体管输入对，其耦合在所述电压源与所述比较器输出端之间，所述第二晶体管输入对包括第三晶体管，所述第三晶体管具有耦合到所述比较器输出端的漏极。

5.根据权利要求4所述的电路，其进一步包括：

钳位电路，其包括第四晶体管，所述第四晶体管具有耦合到所述第三晶体管的栅极的源极。

6.根据权利要求4所述的电路，其中所述电平移位器是第一电平移位器，所述电路进一步包括：

第二电平移位器，其耦合在所述第二晶体管输入对与所述差分输入端之间，所述第二电平移位器包括第四晶体管，所述第四晶体管具有耦合到所述第三晶体管的所述栅极的源极。

7.根据权利要求1所述的电路，其中所述晶体管输入对进一步包括第三晶体管并且所述电平移位器进一步包括第四晶体管，所述第三晶体管具有源极和栅极，所述第三晶体管的所述源极耦合到所述第一晶体管的所述源极，并且所述第四晶体管具有耦合到所述第三晶体管的所述栅极的源极。

8.根据权利要求1所述的电路，其中所述电平移位器进一步包括具有第一端子和第二端子的电阻器，所述电阻器的所述第一端子耦合到所述第二晶体管的所述源极和所述第一晶体管的所述栅极，并且所述电阻器的所述第二端子耦合到接地。

9.一种电路，其包括：

晶体管输入对，其适于耦合在电压源与比较器输出端之间，所述晶体管输入对包括具有管体、源极和漏极的第一晶体管，其中所述第一晶体管的所述漏极耦合到所述比较器输出端；以及

管体偏置控制器，其包括管体偏置接口以及具有栅极和源极的第二晶体管，其中所述管体偏置接口耦合到所述第一晶体管的所述管体和所述第二晶体管的所述源极，并且所述第二晶体管的所述栅极耦合到所述第一晶体管的所述源极。

10.根据权利要求9所述的电路，其进一步包括：

差分输入端，其耦合到所述晶体管输入对，其中所述管体偏置控制器被配置为基于在所述差分输入端处提供的差分输入信号的共模输入电压来控制在所述管体偏置接口处提供的电压。

11.根据权利要求10所述的电路，其中所述晶体管输入对是第一晶体管输入对，所述管体偏置接口是第一管体偏置接口，所述管体偏置控制器进一步包括第二管体偏置接口，所述电路进一步包括：

第二晶体管输入对，其耦合在所述电压源与所述比较器输出端之间，所述第二晶体管输入对包括第三晶体管，所述第三晶体管具有耦合到所述第二管体偏置接口的管体，其中所述管体偏置控制器进一步被配置为基于所述差分输入信号的所述共模输入电压来控制在所述第二管体偏置接口处提供的电压。

12.根据权利要求10所述的电路，其中所述管体偏置控制器进一步被配置为以跟踪所述差分输入信号的共模输入电压变化的方式来动态调整在所述管体偏置接口处提供的电压。

13.根据权利要求9所述的电路，其中所述晶体管输入对进一步包括具有管体和源极的第三晶体管，所述第三晶体管的所述管体耦合到所述管体偏置接口，并且所述第三晶体管的所述源极耦合到所述第二晶体管的所述栅极。

14.根据权利要求9所述的电路，其进一步包括：

钳位电路，其包括第三晶体管，所述第三晶体管具有耦合到所述第一晶体管的栅极的源极。

15.根据权利要求9所述的电路，其中所述第一晶体管是p沟道场效应晶体管。

16.一种电路，其包括：

晶体管输入对，其适于耦合在电压源与比较器输出端之间，所述晶体管输入对包括具有栅极、管体和源极的第一晶体管；

电平移位器，其耦合在所述晶体管输入对与具有比较器输入端的差分输入端之间，所述电平移位器包括具有栅极和源极的第二晶体管，其中所述第二晶体管的所述栅极耦合到所述比较器输入端，并且所述第二晶体管的所述源极耦合到所述第一晶体管的所述栅极；以及

管体偏置控制器，其包括管体偏置接口以及具有栅极和源极的第三晶体管，其中所述管体偏置接口耦合到所述第一晶体管的所述管体和所述第三晶体管的所述源极，并且所述第三晶体管的所述栅极耦合到所述第一晶体管的所述源极。

17.根据权利要求16所述的电路，其中所述管体偏置控制器被配置为基于在所述差分输入端处提供的差分输入信号的共模输入电压来控制在所述管体偏置接口处提供的电压。

18.根据权利要求17所述的电路，其中所述晶体管输入对是第一晶体管输入对，所述管体偏置接口是第一管体偏置接口，所述管体偏置控制器进一步包括第二管体偏置接口，所述电路进一步包括：

第二晶体管输入对，其耦合在所述电压源与所述比较器输出端之间，所述第二晶体管输入对包括第四晶体管，所述第四晶体管具有耦合到所述第二管体偏置接口的管体，其中所述管体偏置控制器进一步被配置为基于所述差分输入信号的所述共模输入电压来控制在所述第二管体偏置接口处提供的电压。

19.根据权利要求16所述的电路，其进一步包括：

钳位电路，其包括第四晶体管，所述第四晶体管具有耦合到所述第一晶体管的所述栅极的源极。

20.根据权利要求16所述的电路，其中所述第二晶体管的漏极适于耦合到接地。