CN114204935A - 缓冲电路 - Google Patents

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CN114204935A CN202110585777.9A CN202110585777A CN114204935A CN 114204935 A CN114204935 A CN 114204935A CN 202110585777 A CN202110585777 A CN 202110585777A CN 114204935 A CN114204935 A CN 114204935A
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徐杨淏
宋浚踊
张成吉
郑海康
千旼惺
崔昌奎
黄泰镇
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Abstract

缓冲电路，其被配置为经由耦接到第一电源电压节点的第一和第二输入晶体管来接收第一和第二输入信号，基于所述第一和第二输出信号经由第一输出节点输出第一输出信号以及经由第二输出节点输出第二输出信号。负载电路耦接在第一输出节点、第二输出节点和第二电源电压节点之间，并且基于第一输出信号和第二输出信号中的至少一个来调节电阻值。

Description

缓冲电路
相关申请的交叉引用
本申请要求于2020年9月2日向韩国知识产权局提交的韩国申请10-2020-0111435的优先权，其全部内容通过引用完全合并于此。
技术领域
各个实施例一般地涉及集成电路技术，更具体地，涉及缓冲电路。
背景技术
电子设备包括许多电子元件，以及作为该电子设备的计算机系统包括许多半导体装置，每个半导体装置由半导体构成。构成所述计算机系统的半导体装置可以通过发送和接收时钟信号和数据来彼此通信。每个半导体装置可以包括被配置为放大和/或缓冲输入信号以产生输出信号的缓冲电路。
发明内容
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管和负载电路。第一输入晶体管可以被耦接在第一电源电压节点和第二输出节点之间，并且可以被配置为基于第一输入信号来改变第二输出节点的电压电平。第二输入晶体管可以耦接在第一电源电压节点和第一输出节点之间，并且可以被配置为基于第二输入信号来改变第一输出节点的电压电平。负载电路可以耦接在第一输出节点、第二输出节点和第二电源电压节点之间。可以基于从第一输出节点输出的第一输出信号和从第二输出节点输出的第二输出信号中的至少一个来调节负载电路的电阻值。
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管、负载控制电路和负载电路。第一输入晶体管可以被耦接在第一电源电压节点和第二输出节点之间，并且可以被配置为基于第一输入信号来改变第二输出节点的电压电平。第二输入晶体管可以耦接在第一电源电压节点和第一输出节点之间，并且可以被配置为基于第二输入信号来改变第一输出节点的电压电平。负载控制电路可以被配置为基于从第一输出节点输出的第一输出信号和从第二输出节点输出的第二输出信号来产生至少一个负载控制信号。负载电路可以被耦接在第一输出节点、第二输出节点和第二电源电压节点之间，并且可以被配置为基于至少一个负载控制信号来调节第一输出节点、第二输出节点和第二电源电压节点之间的电阻值。
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管、负载控制电路、第一负载电阻器、第二负载电阻器、第一开关晶体管和第二开关晶体管。第一输入晶体管可以被耦接在第一电源电压节点和第二输出节点之间，并且可以被配置为基于第一输入信号来改变第二输出节点的电压电平。第二输入晶体管可以耦接在第一电源电压节点和第一输出节点之间，并且可以被配置为基于第二输入信号来改变第一输出节点的电压电平。负载控制电路可以被配置为基于来自第一输出节点的第一输出信号和来自第二输出节点的第二输出信号来产生第一负载控制信号和第二负载控制信号。第一负载电阻器可以包括耦接到第二输出节点的一端和耦接到第二电源电压节点的另一端。第二负载电阻器可以包括耦接到第一输出节点的一端和耦接到第二电源电压节点的另一端。所述第一开关晶体管可以被配置为基于所述第一负载控制信号将所述第一负载电阻器的所述一端与所述第二负载电阻器的所述一端彼此耦接。所述第二开关晶体管可以被配置为基于所述第二负载控制信号将所述第一负载电阻器的所述一端和所述第二负载电阻器的所述一端彼此耦接。
附图说明
图1是示出根据实施例的缓冲电路的配置的图。
图2是示出根据实施例的缓冲电路的操作的图。
图3是示出根据实施例的缓冲电路的配置的图。
图4是示出根据实施例的缓冲电路的配置的图。
图5是示出根据实施例的缓冲电路的配置的图。
图6是示出根据实施例的缓冲电路的配置的图。
图7是示出根据实施例的缓冲电路的配置的图。
具体实施方式
通常，缓冲电路可以是被配置为差分放大正输入信号和负输入信号以产生输出信号的差分放大器。随着半导体装置的操作速度的增加，从缓冲电路产生的输出信号趋于具有失真的占空比。提出了一种缓冲电路，在该缓冲电路中添加了配置为调节输出信号的占空比的电路。然而，由于添加到缓冲电路的所述电路的负载，缓冲电路的增益和带宽可能减小。
在下文中，将参考附图描述实施例。
图1是示出根据实施例的缓冲电路100的配置的图。参照图1，缓冲电路100可以接收第一输入信号INP和第二输入信号INN以产生输出信号OUTP和OUTN。缓冲电路100可以差分放大第一输入信号INP和第二输入信号INN以产生输出信号OUTP和OUTN。输入到缓冲电路100的信号可以是差分信号或单端信号。当输入到缓冲电路100的信号是差分信号时，第二输入信号INN可以是具有与第一输入信号INP的电压电平相反的电压电平的互补信号。当输入到缓冲电路100的信号是单端信号时，第二输入信号INN可以是参考电压。该参考电压可以具有与第一输入信号INP摆动的电压电平范围的中部相对应的电压电平。输出信号OUTP和OUTN可以包括第一输出信号OUTP和第二输出信号OUTN。第一输出信号OUTP可以具有根据第二输入信号INN的电压电平变化而变化的电压电平。第二输出信号OUTN可以具有与第一输出信号OUTP的电压电平相反的电压电平。第二输出信号OUTN可以是与第一输出信号OUTP互补的信号。第二输出信号OUTN可以具有根据第一输入信号INP的电压电平变化而变化的电压电平。缓冲电路100可以通过调节第一输出信号OUTP和/或第二输出信号OUTN的电压电平的转变时序(transition timing)以及第一输出信号OUTP和/或第二输出信号OUTN的逻辑电平的转变时序来调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位。为了调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位，缓冲电路100可以控制缓冲电路100的负载和/或电流。例如，缓冲电路100可以通过调节负载的电阻值来调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位。缓冲电路100可以通过调节从输出第一输出信号OUTP和/或第二输出信号OUTN的节点释放的电流量来调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位。
缓冲电路100可以包括第一输入晶体管111、第二输入晶体管112和负载电路120。第一输入晶体管111可以耦接在第一电源电压节点101和第二输出节点ON之间。第一输入晶体管111可以接收第一输入信号INP。第一输入晶体管111可以基于第一输入信号INP来改变第二输出节点ON的电压电平。第一电源电压节点101可以是电压轨，通过该电压轨提供第一电源电压VDDH。第二输出信号OUTN可以通过第二输出节点ON输出。第二输出节点ON可以是负输出节点。第二输入晶体管112可以耦接在第一电源电压节点101和第一输出节点OP之间。第二输入晶体管112可以接收第二输入信号INN。第二输入晶体管112可以基于第二输入信号INN来改变第一输出节点OP的电压电平。第一输出信号OUTP可以通过第一输出节点OP输出。第一输出节点OP可以是正输出节点。第一输入晶体管111和第二输入晶体管112中的每一个可以是P沟道金属氧化物半导体(MOS)晶体管。
负载电路120可以耦接在第一输出节点OP、第二输出节点ON和第二电源电压节点102之间。第二电源电压节点102可以是电压轨，通过该电压轨提供第二电源电压VDDL。第一电源电压VDDH可以具有比第二电源电压VDDL高的电压电平。可以基于第一输出信号OUTP和第二输出信号OUTN中的至少一个来调节负载电路120的电阻值。当调节负载电路120的电阻值时，可以调节第一输出信号OUTP的占空比和/或相位。例如，缓冲电路100可以通过调节负载电路120的电阻值来增大或减小第一输出信号OUTP的占空比。缓冲电路100可以使第一输出信号OUTP的相位超前。为了减小第一输出信号OUTP的占空比，缓冲电路100可以在第一输出信号OUTP的电压电平为逻辑高电平的时间段内减小负载电路120的电阻值。第一输出信号OUTP的占空比可以被定义为第一输出信号OUTP的高电平部分与第一输出信号OUTP的低电平部分的比率。为了增加第一输出信号OUTP的占空比，缓冲电路100可以在第二输出信号OUTN的电压电平为逻辑高电平的时间段内减小负载电路120的电阻值。为了使第一输出信号OUTP的相位超前，缓冲电路100可以在第一输出信号OUTP的电压电平为逻辑高电平的时间段内减小负载电路120的电阻值，并且还可以在第二输出信号OUTN的电压电平为逻辑高电平的时间段中减小负载电路120的电阻值。
缓冲电路100还可以包括负载控制电路130。负载控制电路130可以接收第一输出信号OUTP和第二输出信号OUTN以产生至少一个负载控制信号。为了调节第一输出信号OUTP的占空比，负载控制电路130可以基于第一输出信号OUTP产生一个负载控制信号。为了调节第一输出信号OUTP的占空比，负载控制电路130可以基于第二输出信号OUTN来产生一个负载控制信号。为了使第一输出信号OUTP的相位超前，负载控制电路130可以基于第一输出信号OUTP产生一个负载控制信号，并且可以基于第二输出信号OUTN产生另一负载控制信号。负载控制电路130可以基于第一输出信号OUTP和第二输出信号OUTN来产生第一负载控制信号LC1和第二负载控制信号LC2。负载控制电路130可以提供第一输出信号OUTP作为第一负载控制信号LC1，并且可以提供第二输出信号OUTN作为第二负载控制信号LC2。在一个实施例中，为了减小第一输出信号OUTP的占空比，负载控制电路130可以提供第一输出信号OUTP作为第一负载控制信号LC1并禁止第二负载控制信号LC2。例如，负载控制电路130可以在保持第二负载控制信号LC2禁止的同时提供第一输出信号OUTP作为第一负载控制信号LC1。第二负载控制信号LC2可以被禁止为逻辑低电平。在一个实施例中，为了增加第一输出信号OUTP的占空比，负载控制电路130可以提供第二输出信号OUTN作为第二负载控制信号LC2并禁止第一负载控制信号LC1。例如，负载控制电路130可以在保持第一负载控制信号LC1禁止的同时提供第二输出信号OUTN作为第二负载控制信号LC2。第一负载控制信号LC1可以被禁止为逻辑低电平。为了使第一输出信号OUTP的相位超前，负载控制电路130可以提供第一输出信号OUTP作为第一负载控制信号LC1，并且可以提供第二输出信号OUTN作为第二负载控制信号LC2。
负载电路120可以从负载控制电路130接收至少一个负载控制信号。负载电路120可以基于至少一个负载控制信号调节在第一输出节点OP、第二输出节点ON和第二电源电压节点102之间的电阻值。负载电路120可以包括第一负载电阻器RL1、第二负载电阻器RL2和至少一个开关晶体管。第一负载电阻器RL1可以耦接在第二输出节点ON与第二电源电压节点102之间。第一负载电阻器RL1的一端可以耦接到第二输出节点ON，并且第一负载电阻器RL1的另一端可以耦接到第二电源电压节点102。第二负载电阻器RL2可以被耦接在第一输出节点OP和第二电源电压节点102之间。第二负载电阻器RL2的一端可以耦接到第一输出节点OP，以及第二负载电阻器RL2的另一端可以耦接到第二电源电压节点102。第二负载电阻器RL2的电阻值可以与第一负载电阻器RL1的电阻值基本相同。在一个实施例中，第二负载电阻器RL2的电阻值可以与第一负载电阻器RL1的电阻值不同。第一负载电阻器RL1可以形成从第二输出节点ON到第二电源电压节点102的电流路径。第二负载电阻器RL2可以形成从第一输出节点OP到第二电源电压节点102的电流路径。
至少一个开关晶体管可以基于至少一个负载控制信号将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接。当至少一个开关晶体管导通并且将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接时，负载电路120的电阻值可以减小。负载电路120可以包括第一开关晶体管121和第二开关晶体管122。第一开关晶体管121可以耦接在第一负载电阻器RL1的一端与第二负载电阻器RL2的一端之间。第一开关晶体管121可以接收第一负载控制信号LC1。第一开关晶体管121可以基于第一负载控制信号LC1将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接。第二开关晶体管122可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第二开关晶体管122可以接收第二负载控制信号LC2。第二开关晶体管122可以基于第二负载控制信号LC2将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接。当第一输入晶体管111和第二输入晶体管112的每一个是P沟道MOS晶体管时，第一开关晶体管121和第二开关晶体管122的每一个可以是N沟道MOS晶体管。
负载电路120可以进一步包括第三负载电阻器RL3和第四负载电阻器RL4。第三负载电阻器RL3可以在第二输出节点ON与第一负载电阻器RL1之间串联耦接至第一负载电阻器RL1。第四负载电阻器RL4可以在第一输出节点OP和第二负载电阻器RL2之间串联耦接至第二负载电阻器RL2。第四负载电阻器RL4的电阻值可以与第三负载电阻器RL3的电阻值基本相同。当第一开关晶体管121和第二开关晶体管122中的一个导通时，可以形成第一输出节点OP和第二输出节点ON之间的电连接。第三负载电阻器RL3和第四负载电阻器RL4可以防止第一输出节点OP和第二输出节点ON相等，使得：在第一输出节点OP和第二输出节点ON之间出现电压电平差的评估时间段中，第一输出节点OP和第二输出节点ON中的一个的电压电平不影响第一输出节点OP和第二输出节点ON中的另一个的电压电平。
缓冲电路100还可以包括使能晶体管140。使能晶体管140可以耦接在第一电源电压节点101、第一输入晶体管111和第二输入晶体管112之间。使能晶体管140可以接收使能信号EN。使能信号EN可以是用于使能缓冲电路100的控制信号。当使能信号EN被使能为逻辑低电平时，使能晶体管140可以将第一电源电压节点101耦接至第一输入晶体管111和第二输入晶体管112，并形成从第一电源电压节点101分别到第一输入晶体管111和第二输入晶体管112的电流路径。
图2是示出根据实施例的缓冲电路的操作的图。图2示出了根据图1中的缓冲电路100的操作从缓冲电路100输出的第一输出信号OUTP和第二输出信号OUTN的波形。在下文中，参照图1和图2描述的将是根据实施例的缓冲电路100的操作。当缓冲电路100不对第一输出信号OUTP执行任何补偿操作时，第一负载控制信号LC1和第二负载控制信号LC2都可以被禁止为逻辑低电平(“L”)。由于负载电路120接收到被禁止的第一负载控制信号LC1和第二负载控制信号LC2，因此负载电路120的电阻值可能不会改变。在理想情况下，当第一输入信号INP和第二输入信号INN的每个占空比为50:50时，从缓冲电路100输出的第一输出信号OUTP和第二输出信号OUTN每个可以具有的占空比为50:50(“占空比＝50％”)。然而，即使当第一输入信号INP和第二输入信号INN的每个占空比为50:50时，由于缓冲电路的特性(例如，工艺变化)或偏移，第一输出信号OUTP也可能无法保持50％的占空比。而且，第一输出信号OUTP和第二输出信号OUTN的输出时序可以被延迟。缓冲电路100可以通过调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位来补偿缓冲电路100的工艺变化和偏移。
为了减小第一输出信号OUTP的占空比，负载控制电路130可以在保持第二负载控制信号LC2禁止为逻辑低电平(“L”)的同时输出第一输出信号OUTP作为第一负载控制信号LC1。第一开关晶体管121可以在第一负载控制信号LC1的电压电平为逻辑高电平的时间段中、即在第一输出信号OUTP的电压电平为逻辑高电平的时间段中导通。当第一开关晶体管121导通时，第一负载电阻器RL1和第二负载电阻器RL2可以彼此并联耦接，因此，第一输出节点OP、第二输出节点ON和第二电源电压节点102之间的电阻值可以减小。当第一输出节点OP、第二输出节点ON和第二电源电压节点102之间的电阻值减小时，从第一输出节点OP和第二输出节点ON向第二电源电压节点102释放的电流量可以增加，并且第一输出节点OP和第二输出节点ON的电压电平可以减小。
当第一输出信号OUTP的电压电平从逻辑低电平转变为逻辑高电平并且第二输出信号OUTN的电压电平从逻辑高电平转变为逻辑低电平时，第一负载控制信号LC1可以也转变到逻辑高电平。当第一开关晶体管121导通并且将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接时，第一输出信号OUTP的电压电平可以减小，并且第一输出信号OUTP和第二输出信号OUTN的摆动范围可以减小。例如，信号的摆动范围可以是该信号的幅度，并且可以是该信号摆动的最大电压电平和最小电压电平之间的电压范围。当第一输出信号OUTP的电压电平减小时，第一输出信号OUTP从逻辑高电平转变为逻辑低电平所需的时间可以减少，并且第一输出信号OUTP的高电平部分的持续时间可以减少。而且，第二输出信号OUTN从逻辑低电平转变为逻辑高电平所需的时间可以减少，并且第二输出信号OUTN的低电平部分的持续时间可以减少。因此，第一输出信号OUTP的占空比可以减小(“占空比<50％”)，并且第二输出信号OUTN的占空比可以增加。
为了增加第一输出信号OUTP的占空比，负载控制电路130可以在保持第一负载控制信号LC1禁止为逻辑低电平(“L”)的同时输出第二输出信号OUTN作为第二负载控制信号LC2。第二开关晶体管122可以在第二负载控制信号LC2的电压电平为逻辑高电平的时间段中、即在第二输出信号OUTN的电压电平为逻辑高电平的时间段中导通。当第二开关晶体管122导通时，第一负载电阻器RL1和第二负载电阻器RL2可以彼此并联耦接，因此，第一输出节点OP、第二输出节点ON和第二电源电压节点102之间的电阻值可以减小。当第一输出节点OP、第二输出节点ON和第二电源电压节点102之间的电阻值减小时，从第一输出节点OP和第二输出节点ON向第二电源电压节点102释放的电流量可以增加，并且第一输出节点OP和第二输出节点ON的电压电平可以减小。当第一输出信号OUTP的电压电平从逻辑高电平转变为逻辑低电平并且第二输出信号OUTN的电压电平从逻辑低电平转变为逻辑高电平时，第二负载控制信号LC2可以也转变为逻辑高电平。当第二开关晶体管122导通并且将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接时，第二输出信号OUTN的电压电平可以减小，并且第二输出信号OUTN和第一输出信号OUTP的摆动范围可以减小。当第二输出信号OUTN的电压电平减小时，第二输出信号OUTN从逻辑高电平转变为逻辑低电平所需的时间可以减少，并且第二输出信号OUTN的高电平部分的持续时间可以减少。而且，第一输出信号OUTP从逻辑低电平转变为逻辑高电平所需的时间可以减少，并且第一输出信号OUTP的低电平部分的持续时间可以减少。因此，第一输出信号OUTP的占空比可以增加(“占空比>50％”)，并且第二输出信号OUTN的占空比可以减小。
为了使第一输出信号OUTP的相位超前，负载控制电路130可以将第一输出信号OUTP输出作为第一负载控制信号LC1，并且可以将第二输出信号OUTN输出作为第二负载控制信号LC2。第一开关晶体管121可以在第一负载控制信号LC1的电压电平为逻辑高电平的时间段中、即在第一输出信号OUTP的电压电平为逻辑高电平的时间段中导通。第二开关晶体管122可以在第二负载控制信号LC2的电压电平为逻辑高电平的时间段中、即在第二输出信号OUTN的电压电平为逻辑高电平的时间段中导通。因此，第一负载电阻器RL1和第二负载电阻器RL2可以连续地保持彼此并联耦接。在第一输出信号OUTP的电压电平为逻辑高电平的时间段中，第一输出信号OUTP的电压电平可以减小，并且第一输出信号OUTP和第二输出信号OUTN的摆动范围可以减小。在第二输出信号OUTN的电压电平为逻辑高电平的时间段中，第二输出信号OUTN的电压电平可以减小，并且第二输出信号OUTN和第一输出信号OUTP的摆动范围可以减小。因此，第一输出信号OUTP从逻辑低电平转变为逻辑高电平所需的时间以及第一输出信号OUTP从逻辑高电平转变为逻辑低电平所需的时间都可以减少。以类似的方式，第二输出信号OUTN从逻辑低电平转变为逻辑高电平所需的时间以及第二输出信号OUTN从逻辑高电平转变为逻辑低电平所需的时间都可以减少。当第一输出信号OUTP和第二输出信号OUTN的转变时间减少时，产生第一输出信号OUTP和第二输出信号OUTN所需的延迟时间可以减少(“延迟减小”)，而第一输出信号OUTP和第二输出信号OUTN的占空比得以保持(“占空比＝50％”)。因此，第一输出信号OUTP和第二输出信号OUTN的相位可以超前。
图3是示出根据实施例的缓冲电路300的配置的图。除了部分配置之外，缓冲电路300可以具有与图1所示的缓冲电路100相同的配置。在图1和图3的实施例之间，相同的元件具有相同的附图标记，并且将省略对相同的元件的多余描述。参照图3，缓冲电路300可以另外包括共模负载电路350。共模负载电路350可以耦接在第一输出节点OP、第二输出节点ON和负载电路120之间。共模负载电路350可以基于缓冲电路300的共模电压作为缓冲电路300的负载来操作。共模电压可以具有与第一输出信号OUTP和第二输出信号OUTN之间的电压电平差的中部相对应的电压电平。
共模负载电路350可以包括第一晶体管351、第二晶体管352、第一电阻器353和第二电阻器354。第一晶体管351可以耦接到第二输出节点ON和第一负载电阻器RL1的一端。第二晶体管352可以耦接到第一输出节点OP和第二负载电阻器RL2的一端。当第一输入晶体管111和第二输入晶体管112中的每一个是P沟道MOS晶体管时，第一晶体管351和第二晶体管352中的每一个可以是N沟道MOS晶体管。第一晶体管351可以在其漏极处耦接到第二输出节点ON，并且在其源极处耦接到第一负载电阻器RL1的所述一端。第二晶体管352可以在其漏极处耦接至第一输出节点OP，并且在其源极处耦接至第二负载电阻器RL2的所述一端。第一电阻器353的一端可以耦接到第二输出节点ON，并且第一电阻器353的另一端可以共同耦接到第一晶体管351和第二晶体管352的栅极。第二电阻器354的一端可以耦接到第一输出节点OP，并且第二晶体管354的另一端可以共同耦接到第一晶体管351和第二晶体管352的栅极。
图4是示出根据实施例的缓冲电路400的配置的图。缓冲电路400可以具有与图1所示的缓冲电路100类似的配置。在图1和图4的实施例之间，相同的元件具有相同的附图标记，并且将省略对相同的元件的冗余描述。缓冲电路400可以不同地改变要在第一输出信号OUTP的占空比中调节的量和要在第一输出信号OUTP的相位中调节的量。缓冲电路400可以包括负载电路420和负载控制电路430。图1的负载电路120和负载控制电路130可以被分别修改为负载电路420和负载控制电路430。负载电路420可以具有各种电阻值以改变要在第一输出信号OUTP的占空比和/或相位中调节的量。负载控制电路430可以产生更多数量的负载控制信号以不同地改变负载电路420的电阻值。
参照图4，负载控制电路430可以接收第一输出信号OUTP和第二输出信号OUTN，并且可以进一步接收电阻控制信号CON<1：2>。电阻控制信号CON<1：2>可以是具有多个比特位的数字码信号。可以基于在包括缓冲电路400的半导体装置中利用的任何控制信号来产生电阻控制信号CON<1：2>。包括在电阻控制信号CON<1：2>中的比特位的数量可以与包括在负载电路420中的开关晶体管的数量成比例。负载控制电路430可以基于第一输出信号OUTP和电阻控制信号CON<1：2>来产生第一负载控制信号LC1和第三负载控制信号LC3。负载控制电路430可以基于第二输出信号OUTN和电阻控制信号CON<1：2>来产生第二负载控制信号LC2和第四负载控制信号LC4。
为了减小第一输出信号OUTP的占空比，负载控制电路430可以在保持第二负载控制信号LC2和第四负载控制信号LC4禁止的同时提供第一输出信号OUTP作为第一负载控制信号LC1和第三负载控制信号LC3。第二负载控制信号LC2和第四负载控制信号LC4中的每一个可以被禁止为逻辑低电平。基于电阻控制信号CON<1：2>，负载控制电路430可以选择性地输出第一负载控制信号LC1和第三负载控制信号LC3中的每一个。电阻控制信号CON<1：2>可以具有各种逻辑值来调节要在第一输出信号OUTP的占空比中减小的量。例如，当电阻控制信号CON<1：2>的所有比特位都具有逻辑高电平时，负载控制电路430可以输出第一负载控制信号LC1和第三负载控制信号LC3两者。当电阻控制信号CON<1：2>中的第一比特位CON<1>具有逻辑高电平并且第二比特位CON<2>具有逻辑低电平时，负载控制电路430可以输出第一负载控制信号LC1并且可以不输出第三负载控制信号LC3。当电阻控制信号CON<1：2>中的第二比特位CON<2>具有逻辑高电平并且第一比特位CON<1>具有逻辑低电平时，负载控制电路430可以输出第三负载控制信号LC3并且可以不输出第一负载控制信号LC1。
为了增加第一输出信号OUTP的占空比，负载控制电路430可以在保持第一负载控制信号LC1和第三负载控制信号LC3禁止的同时提供第二输出信号OUTN作为第二负载控制信号LC2和第四负载控制信号LC4。第一负载控制信号LC1和第三负载控制信号LC3中的每一个可以被禁止为逻辑低电平。基于电阻控制信号CON<1：2>，负载控制电路430可以选择性地输出第二负载控制信号LC2和第四负载控制信号LC4中的每一个。电阻控制信号CON<1：2>可以具有各种逻辑值来调节要在第一输出信号OUTP的占空比中增加的量。例如，当电阻控制信号CON<1：2>的所有比特位都具有逻辑高电平时，负载控制电路430可以输出第二负载控制信号LC2和第四负载控制信号LC4两者。当电阻控制信号CON<1：2>中的第一比特位CON<1>具有逻辑高电平并且第二比特位CON<2>具有逻辑低电平时，负载控制电路430可以输出第二负载控制信号LC2并且可以不输出第四负载控制信号LC4。当电阻控制信号CON<1：2>中的第二比特位CON<2>具有逻辑高电平并且第一比特位CON<1>具有逻辑低电平时，负载控制电路430可以输出第四负载控制信号LC4并且可以不输出第二负载控制信号LC2。
为了使第一输出信号OUTP的相位超前，负载控制电路430可以提供第一输出信号OUTP作为第一负载控制信号LC1和第三负载控制信号LC3，并且可以提供第二输出信号OUTN作为第二负载控制信号LC2和第四负载控制信号LC4。基于电阻控制信号CON<1：2>，负载控制电路430可以选择性地输出第一至第四负载控制信号LC1至LC4中的每一个。电阻控制信号CON<1：2>可以具有各种逻辑值以改变要在第一输出信号OUTP的相位中调节的量。例如，当电阻控制信号CON<1：2>的所有比特位都具有逻辑高电平时，负载控制电路430可以输出所有第一至第四负载控制信号LC1至LC4。当电阻控制信号CON<1：2>中的第一比特位CON<1>具有逻辑高电平并且第二比特位CON<2>具有逻辑低电平时，负载控制电路430可以输出第一负载控制信号LC1和第二负载控制信号LC2，并且可以不输出第三负载控制信号LC3或第四负载控制信号LC4。当电阻控制信号CON<1：2>中的第二比特位CON<2>具有逻辑高电平并且第一比特位CON<1>具有逻辑低电平时，负载控制电路430可以输出第三负载控制信号LC3和第四负载控制信号LC4，并且可以不输出第一负载控制信号LC1或第二负载控制信号LC2。
负载电路420可以基于第一至第四负载控制信号LC1至LC4在第一输出节点OP、第二输出节点ON和第二电源电压节点102之间不同地调节电阻值。负载电路420可以包括第一负载电阻器RL1、第二负载电阻器RL2、第一开关晶体管421、第二开关晶体管422、第三开关晶体管423和第四开关晶体管424。第一开关晶体管421可以耦接在第一负载电阻器RL1的一端与第二负载电阻器RL2的一端之间。第一开关晶体管421可以接收第一负载控制信号LC1。第二开关晶体管422可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第二开关晶体管422可以接收第二负载控制信号LC2。第三开关晶体管423可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第三开关晶体管423可以接收第三负载控制信号LC3。第四开关晶体管424可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第四开关晶体管424可以接收第四负载控制信号LC4。第三开关晶体管423的导通电阻值可以与第一开关晶体管421的导通电阻值相同或不同。例如，晶体管的导通电阻值可以指该晶体管导通时该晶体管具有的电阻值。第四开关晶体管424的导通电阻值可以与第二开关晶体管422的导通电阻值相同或不同。例如，当第一开关晶体管421的导通电阻值小于第三开关晶体管423的导通电阻值时，负载控制电路430可以输出第一负载控制信号LC1和第三负载控制信号LC3两者，以将负载电路420的电阻值要减小的量调节为最大值。负载控制电路430可以仅输出第三负载控制信号LC3，以将负载电路420的电阻值要减小的量调节为最小值。负载控制电路430可以仅输出第一负载控制信号LC1，以在所述最大值和所述最小值之间调节负载电路420的电阻值要减小的量。以类似的方式，当第二开关晶体管422的导通电阻值小于第四开关晶体管424的导通电阻值时，负载控制电路430可以输出第二负载控制信号LC2和第四负载控制信号LC4两者，以将负载电路420的电阻值要减小的量调节为最大值。负载控制电路430可以仅输出第四负载控制信号LC4，以将负载电路420的电阻值要减小的量调节为最小值。负载控制电路430可以仅输出第二负载控制信号LC2，以在所述最大值和所述最小值之间调节负载电路420的电阻值要减小的量。
负载电路420可以进一步包括第一电阻器R1、第二电阻器R2、第三电阻器R3和第四电阻器R4。第一电阻器R1可以串联耦接到第一开关晶体管421。第二电阻器R2可以串联耦接到第二开关晶体管422。第三电阻器R3可以串联耦接到第三开关晶体管423。第四电阻器R4可以串联耦接到第四开关晶体管424。第三电阻R3的电阻值可以与第一电阻R1的电阻值相同或不同。第四电阻器R4的电阻值可以与第二电阻器R2的电阻值相同或不同。第一电阻器R1和第三电阻器R3可以分别串联耦接到第一开关晶体管421和第三开关晶体管423，以不同地改变缓冲电路400在第一输出信号OUTP的占空比中要调节的量或缓冲电路400在第一输出信号OUTP的相位中要调节的量。第二电阻器R2和第四电阻器R4可以分别串联耦接到第二开关晶体管422和第四开关晶体管424，以不同地改变缓冲电路400在第一输出信号OUTP的占空比中要调节的量或缓冲电路400在第一输出信号OUTP的相位中要调节的量。
负载电路420可以进一步包括第三负载电阻器RL3和第四负载电阻器RL4。第三负载电阻器RL3可以在第二输出节点ON与第一负载电阻器RL1之间串联耦接至第一负载电阻器RL1。第四负载电阻器RL4可以在第一输出节点OP和第二负载电阻器RL2之间串联耦接至第二负载电阻器RL2。第四负载电阻器RL4的电阻值可以与第三负载电阻器RL3的电阻值基本相同。
图5是示出根据实施例的缓冲电路500的配置的图。缓冲电路500可以具有与图1中所示的缓冲电路100类似的配置。在图1和图5的实施例之间，相似的元件具有相似的附图标记。参照图5，缓冲电路500可以通过调节负载的电阻值来调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位。缓冲电路500可以通过调节提供给输出第一输出信号OUTP和/或第二输出信号OUTN的节点的电流量来调节第一输出信号OUTP和/或第二输出信号OUTN的占空比和/或相位。缓冲电路500可以包括第一输入晶体管511、第二输入晶体管512、负载电路520和负载控制电路530。第一输入信号INP和第二输入信号INN中的每一个可以具有根据共模的各种摆动范围。第一输入信号INP和第二输入信号INN可以在较高电压电平的范围内或在较低电压电平的范围内摆动。当提供给N沟道MOS晶体管的栅极的信号具有较高的电压电平时，该N沟道MOS晶体管可以响应良好。当提供给P沟道MOS晶体管的栅极的信号具有较低的电压电平时，该P沟道MOS晶体管可以响应良好。因为第一输入晶体管111和第二输入晶体管112中的每一个都是P沟道MOS晶体管，所以图1的缓冲电路100可以适合于接收在较低的电压电平范围内摆动的第一输入信号INP和第二输入信号INN。缓冲电路500的第一输入晶体管511和第二输入晶体管512中的每一个可以是N沟道MOS晶体管，因此缓冲电路500可以适合于接收在较高的电压水平范围内摆动的第一输入信号INP和第二输入信号INN。第一输入晶体管511可以耦接在第二输出节点ON和第二电源电压节点502之间。第一输入晶体管511可以接收第一输入信号INP。第二输入晶体管512可以耦接在第一输出节点OP和第二电源电压节点502之间。第二输入晶体管512可以接收第二输入信号INN。
负载电路520可以耦接在第一电源电压节点501、第一输出节点OP和第二输出节点ON之间。负载电路520可以包括第一负载电阻器RL1、第二负载电阻器RL2、第一开关晶体管521和第二开关晶体管522。第一开关晶体管521和第二开关晶体管522中的每一个可以是N沟道MOS晶体管。第一开关晶体管521可以耦接在第一负载电阻器RL1的一端与第二负载电阻器RL2的一端之间。第一开关晶体管521可以接收第一负载控制信号LC11。第二开关晶体管522可以耦接在第一负载电阻器RL1的所述一端和第二负载电阻器RL2的所述一端之间。第二开关晶体管522可以接收第二负载控制信号LC12。
负载电路520可以进一步包括第三负载电阻器RL3和第四负载电阻器RL4。第三负载电阻器RL3可以在第二输出节点ON与第一负载电阻器RL1之间串联耦接至第一负载电阻器RL1。第四负载电阻器RL4可以在第一输出节点OP和第二负载电阻器RL2之间串联耦接至第二负载电阻器RL2。第四负载电阻器RL4的电阻值可以与第三负载电阻器RL3的电阻值基本相同。
负载控制电路530可以基于第一输出信号OUTP和第二输出信号OUTN来产生第一负载控制信号LC11和第二负载控制信号LC12。负载控制电路530可以提供第一输出信号OUTP作为第一负载控制信号LC11，并且可以提供第二输出信号OUTN作为第二负载控制信号LC12。为了增加第一输出信号OUTP的占空比，负载控制电路530可以在保持第二负载控制信号LC12禁止的同时提供第一输出信号OUTP作为第一负载控制信号LC11。第二负载控制信号LC12可以被禁止为逻辑高电平。为了减小第一输出信号OUTP的占空比，负载控制电路530可以在保持第一负载控制信号LC11禁止的同时提供第二输出信号OUTN作为第二负载控制信号LC12。第一负载控制信号LC11可以被禁止为逻辑高电平。为了使第一输出信号OUTP的相位超前，负载控制电路530可以基于第一输出信号OUTP产生第一负载控制信号LC11，并且可以基于第二输出信号OUTN产生第二负载控制信号LC12。
缓冲电路500还可以包括使能晶体管540。使能晶体管540可以耦接在第一输入晶体管511、第二输入晶体管512和第二电源电压节点502之间。使能晶体管540可以接收使能信号ENB。使能晶体管540可以是N沟道MOS晶体管。当使能信号ENB被使能为逻辑高电平时，使能晶体管540可以将第一输入晶体管511和第二输入晶体管512耦接到第二电源电压节点502，并且分别形成从第一输入晶体管511和第二输入晶体管511到第二电源电压节点502的电流路径。
在下文中，将描述根据实施例的缓冲电路500的操作。为了增加第一输出信号OUTP的占空比，负载控制电路530可以在保持第二负载控制信号LC12禁止的同时将第一输出信号OUTP输出作为第一负载控制信号LC11。第一开关晶体管521可以在第一负载控制信号LC11的电压电平为逻辑低电平的时间段中、即在第一输出信号OUTP的电压电平为逻辑低电平的时间段中导通。当第一开关晶体管521导通时，第一负载电阻器RL1和第二负载电阻器RL2可以彼此并联耦接，因此第一电源电压节点501、第一输出节点OP和第二输出节点ON之间的电阻值可以减小。当第一电源电压节点501、第一输出节点OP和第二输出节点ON之间的电阻值减小时，从第一电源电压节点501向第一输出节点OP和第二输出节点ON提供的电流量可以增加，并且第一输出节点OP和第二输出节点ON的电压电平可以增加。当第一输出信号OUTP的电压电平从逻辑高电平转变为逻辑低电平并且第二输出信号OUTN的电压电平从逻辑低电平转变为逻辑高电平时，第一负载控制信号LC11可以也转变为逻辑低电平。当第一开关晶体管521导通并且将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接时，第一输出信号OUTP的电压电平可以增加，并且第一输出信号OUTP和第二输出信号OUTN的摆动范围可以减小。当第一输出信号OUTP的电压电平增加时，第一输出信号OUTP从逻辑低电平转变为逻辑高电平所需的时间可以减少，并且第一输出信号OUTP的高电平部分的持续时间可以增加。而且，第二输出信号OUTN从逻辑高电平转变为逻辑低电平所需的时间可以减少，并且第二输出信号OUTN的高电平部分的持续时间可以减少。因此，第一输出信号OUTP的占空比可以增加，而第二输出信号OUTN的占空比可以减小。
为了减小第一输出信号OUTP的占空比，负载控制电路530可以在保持第一负载控制信号LC11禁止的同时将第二输出信号OUTN输出作为第二负载控制信号LC12。第二开关晶体管522可以在第二负载控制信号LC12的电压电平为逻辑低电平、即在第二输出信号OUTN的电压电平为逻辑低电平的时间段中导通。当第二开关晶体管522导通时，第一负载电阻器RL1和第二负载电阻器RL2可以彼此并联耦接，因此第一电源电压节点501、第一输出节点OP和第二输出节点ON之间的电阻值可以减小。当第一电源电压节点501、第一输出节点OP和第二输出节点ON之间的电阻值减小时，从第一电源电压节点501向第一输出节点OP和第二输出节点ON提供的电流量可以增加，并且第一输出节点OP和第二输出节点ON的电压电平可以增加。当第一输出信号OUTP的电压电平从逻辑低电平转变为逻辑高电平并且第二输出信号OUTN的电压电平从逻辑高电平转变为逻辑低电平时，第二负载控制信号LC12可以也转变为逻辑低电平。当第二开关晶体管522导通并且将第一负载电阻器RL1和第二负载电阻器RL2彼此并联耦接时，第二输出信号OUTN的电压电平可以增大，并且第二输出信号OUTN和第一输出信号OUTP的摆动范围可以减小。当第二输出信号OUTN的电压电平增加时，第二输出信号OUTN从逻辑低电平转变为逻辑高电平所需的时间可以减少，并且第二输出信号OUTN的高电平部分的持续时间可以增加。而且，第一输出信号OUTP从逻辑高电平转变为逻辑低电平所需的时间可以减少，并且第一输出信号OUTP的高电平部分的持续时间可以减少。因此，第一输出信号OUTP的占空比可以减小，而第二输出信号OUTN的占空比可以增加。
为了使第一输出信号OUTP的相位超前，负载控制电路530可以输出第一输出信号OUTP作为第一负载控制信号LC11，并且可以输出第二输出信号OUTN作为第二负载控制信号LC12。第一开关晶体管521可以在第一负载控制信号LC11的电压电平为逻辑低电平的时间段中、即在第一输出信号OUTP的电压电平为逻辑低电平的时间段中导通。第二开关晶体管522可以在第二负载控制信号LC12的电压电平为逻辑低电平的时间段中、即在第二输出信号OUTN的电压电平为逻辑低电平的时间段中导通。因此，基于第一负载控制信号LC11和第二负载控制信号LC12，第一负载电阻器RL1和第二负载电阻器RL2可以连续地保持彼此并联耦接。在第一输出信号OUTP的电压电平为逻辑低电平的时间段中，第一输出信号OUTP的电压电平可以增加，并且第一输出信号OUTP和第二输出信号OUTN的摆动范围可以减小。在第二输出信号OUTN的电压电平为逻辑低电平的时间段中，第二输出信号OUTN的电压电平可以增加并且第二输出信号OUTN和第一输出信号OUTP的摆动范围可以减小。因此，第一输出信号OUTP从逻辑低电平转变为逻辑高电平所需的时间以及第一输出信号OUTP从逻辑高电平转变为逻辑低电平所需的时间都可以减少。以类似的方式，第二输出信号OUTN从逻辑低电平转变为逻辑高电平所需的时间以及第二输出信号OUTN从逻辑高电平转变为逻辑低电平所需的时间都可以减少。当第一输出信号OUTP和第二输出信号OUTN的转变时间减少时，输出第一输出信号OUTP和第二输出信号OUTN的时间点可以超前，并且产生第一输出信号OUTP和第二输出信号OUTN所需的延迟时间可以减少。
图6是示出根据实施例的缓冲电路600的配置的图。除了部分配置之外，缓冲电路600可以具有与图5所示的缓冲电路500相同的配置。在图5和图6的实施例之间，相同的元件具有相同的附图标记，并且将省略对相同的元件的冗余描述。参照图6，缓冲电路600可以附加地包括共模负载电路650。共模负载电路650可以耦接在第一输出节点OP、第二输出节点ON和负载电路520之间。共模负载电路650可以基于缓冲电路600的共模电压来作为缓冲电路600的负载操作。共模电压可以具有与第一输出信号OUTP和第二输出信号OUTN之间的中部相对应的电压电平。
共模负载电路650可以包括第一晶体管651、第二晶体管652、第一电阻器653和第二电阻器654。第一晶体管651可以耦接到第二输出节点ON和第一负载电阻器RL1的一端。第二晶体管652可以耦接到第一输出节点OP和第二负载电阻器RL2的一端。第一晶体管651和第二晶体管652的每一个可以是P沟道MOS晶体管。第一晶体管651可以在其漏极处耦接到第二输出节点ON，并且在其源极处耦接到第一负载电阻器RL1的所述一端。第二晶体管652可以在其漏极处耦接至第一输出节点OP，并且在其源极处耦接至第二负载电阻器RL2的所述一端。第一电阻器653的一端可以耦接到第二输出节点ON，并且第一电阻器653的另一端可以共同耦接到第一晶体管651和第二晶体管652的栅极。第二电阻器654的一端可以耦接到第一输出节点OP，并且第二电阻器654的另一端可以共同耦接到第一晶体管651和第二晶体管652的栅极。
图7是示出根据实施例的缓冲电路700的配置的图。缓冲电路700可以具有与图5中所示的缓冲电路500类似的配置。在图5和图7的实施例之间，相同的元件具有相同的附图标记，并且将省略对相同的元件的冗余描述。参照图7，负载控制电路730可以接收第一输出信号OUTP和第二输出信号OUTN，并且可以进一步接收电阻控制信号CON<1：2>。负载控制电路730可以基于第一输出信号OUTP和电阻控制信号CON<1：2>来产生第一负载控制信号LC11和第三负载控制信号LC13。负载控制电路730可以基于第二输出信号OUTN和电阻控制信号CON<1：2>来产生第二负载控制信号LC12和第四负载控制信号LC14。
为了增加第一输出信号OUTP的占空比，负载控制电路730可以在保持第二负载控制信号LC12和第四负载控制信号LC14禁止的同时提供第一输出信号OUTP作为第一负载控制信号LC11和第三负载控制信号LC13。基于电阻控制信号CON<1：2>，负载控制电路730可以选择性地输出第一负载控制信号LC11和第三负载控制信号LC13中的每一个。为了减小第一输出信号OUTP的占空比，负载控制电路730可以在保持第一负载控制信号LC11和第三负载控制信号LC13禁止的同时提供第二输出信号OUTN作为第二负载控制信号LC12和第四负载控制信号LC14。基于电阻控制信号CON<1：2>，负载控制电路730可以选择性地输出第二负载控制信号LC12和第四负载控制信号LC14中的每一个。为了使第一输出信号OUTP的相位超前，负载控制电路730可以提供第一输出信号OUTP作为第一负载控制信号LC11和第三负载控制信号LC13，并且可以提供第二输出信号OUTN作为第二负载控制信号LC12和第四负载控制信号LC14。基于电阻控制信号CON<1：2>，负载控制电路730可以选择性地输出第一至第四负载控制信号LC11至LC14中的每一个。
负载电路720可以基于第一至第四负载控制信号LC11至LC14来不同地调节在第一输出节点OP、第二输出节点ON和第二电源电压节点502之间的电阻值。负载电路720可以包括第一负载电阻器RL1、第二负载电阻器RL2、第一开关晶体管721、第二开关晶体管722、第三开关晶体管723和第四开关晶体管724。第一开关晶体管721可以耦接在第一负载电阻器RL1的一端与第二负载电阻器RL2的一端之间。第一开关晶体管721可以接收第一负载控制信号LC11。第二开关晶体管722可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第二开关晶体管722可以接收第二负载控制信号LC12。第三开关晶体管723可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第三开关晶体管723可以接收第三负载控制信号LC13。第四开关晶体管724可以耦接在第一负载电阻器RL1的所述一端与第二负载电阻器RL2的所述一端之间。第四开关晶体管724可以接收第四负载控制信号LC14。第三开关晶体管723的导通电阻值可以与第一开关晶体管721的导通电阻值相同或不同。第四开关晶体管724的导通电阻值可以与第二开关晶体管722的导通电阻值相同或不同。例如，当第一开关晶体管721的导通电阻值小于第三开关晶体管723的导通电阻值时，负载控制电路730可以输出第一负载控制信号LC11和第三负载控制信号LC13两者，以将负载电路720的电阻值要减小的量调节到最大值。负载控制电路730可以仅输出第三负载控制信号LC13，以将负载电路720的电阻值要减小的量调节到最小值。负载控制电路730可以仅输出第一负载控制信号LC11，以在所述最大值和所述最小值之间调节负载电路720的电阻值要减小的量。以类似的方式，当第二开关晶体管722的导通电阻值小于第四开关晶体管724的导通电阻值时，负载控制电路730可以输出第二负载控制信号LC12和第四负载控制信号LC14两者，以将负载电路720的电阻值要减小的量调节到最大值。负载控制电路730可以仅输出第四负载控制信号LC14，以将负载电路720的电阻值要减小的量调节到最小值。负载控制电路730可以仅输出第二负载控制信号LC12，以在所述最大值和所述最小值之间调节负载电路720的电阻值要减小的量。
负载电路720可以进一步包括第一电阻器R11、第二电阻器R12、第三电阻器R13和第四电阻器R14。第一电阻器R11可以串联耦接到第一开关晶体管721。第二电阻器R12可以串联耦接到第二开关晶体管722。第三电阻器R13可以串联耦接到第三开关晶体管723。第四电阻器R14可以串联耦接到第四开关晶体管724。第三电阻器R13的电阻值可以与第一电阻器R11的电阻值相同或不同。第四电阻器R14的电阻值可以与第二电阻器R12的电阻值相同或不同。第一电阻器R11和第三电阻器R13可以分别串联耦接至第一开关晶体管721和第三开关晶体管723，以不同地改变缓冲电路700在第一输出信号OUTP的占空比中要调节的量或缓冲电路700在第一输出信号OUTP的相位中要调节的量。第二电阻器R12和第四电阻器R14可以分别串联耦接至第二开关晶体管722和第四开关晶体管724，以不同地改变缓冲电路700在第一输出信号OUTP的占空比中要调节的量或缓冲电路700在第一输出信号OUTP的相位中要调节的量。
负载电路720可以进一步包括第三负载电阻器RL3和第四负载电阻器RL4。第三负载电阻器RL3可以在第二输出节点ON与第一负载电阻器RL1之间串联耦接至第一负载电阻器RL1。第四负载电阻器RL4可以在第一输出节点OP和第二负载电阻器RL2之间串联耦接至第二负载电阻器RL2。第四负载电阻器RL4的电阻值可以与第三负载电阻器RL3的电阻值基本相同。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制缓冲电路。而是，应当仅根据后面的权利要求书结合以上描述和附图来限定本文所述的缓冲电路。

Claims (29)

1.一种缓冲电路，包括：
第一输入晶体管，其耦接在第一电源电压节点和第二输出节点之间，并被配置为基于第一输入信号来改变所述第二输出节点的电压电平；
第二输入晶体管，其耦接在所述第一电源电压节点和第一输出节点之间，并被配置为基于第二输入信号来改变所述第一输出节点的电压电平；和
负载电路，其耦接在所述第一输出节点、所述第二输出节点和第二电源电压节点之间，基于从所述第一输出节点输出的第一输出信号和从所述第二输出节点输出的第二输出信号中至少之一来调节所述负载电路的电阻值。
2.根据权利要求1所述的缓冲电路，其中，所述缓冲电路被配置为通过在所述第一输出节点的电压电平是逻辑高电平的时间段内减小所述负载电路的电阻值来减小从所述第一输出节点输出的所述第一输出信号的占空比。
3.根据权利要求1所述的缓冲电路，其中，所述缓冲电路被配置为通过在所述第二输出节点的电压电平是逻辑高电平的时间段内减小所述负载电路的电阻值来增加从所述第一输出节点输出的所述第一输出信号的占空比。
4.根据权利要求1所述的缓冲电路，其中，所述缓冲电路被配置为通过在所述第一输出节点的电压电平是逻辑高电平的时间段以及所述第二输出节点的电压电平是逻辑高电平的时间段内减小所述负载电路的电阻值来使从所述第一输出节点输出的所述第一输出信号的相位超前。
5.一种缓冲电路，包括：
第一输入晶体管，其耦接在第一电源电压节点和第二输出节点之间，并被配置为基于第一输入信号来改变所述第二输出节点的电压电平；
第二输入晶体管，其耦接在所述第一电源电压节点和第一输出节点之间，并被配置为基于第二输入信号来改变所述第一输出节点的电压电平；
负载控制电路，其被配置为基于从所述第一输出节点输出的第一输出信号和从所述第二输出节点输出的第二输出信号产生至少一个负载控制信号；和
负载电路，其耦接在所述第一输出节点、所述第二输出节点和第二电源电压节点之间，并被配置为基于所述至少一个负载控制信号来调节所述第一输出节点、所述第二输出节点和所述第二电源电压节点之间的电阻值。
6.根据权利要求5所述的缓冲电路，
其中，所述负载控制电路被配置为提供所述第一输出信号作为第一负载控制信号并禁止根据所述第二输出信号的第二负载控制信号，以及
其中，所述负载电路被配置为基于所述第一负载控制信号来减小所述电阻值。
7.根据权利要求5所述的缓冲电路，
其中，所述负载控制电路被配置为提供所述第二输出信号作为第二负载控制信号并禁止根据所述第一输出信号的第一负载控制信号，以及
其中，所述负载电路被配置为基于所述第二负载控制信号来减小所述电阻值。
8.根据权利要求5所述的缓冲电路，
其中，所述负载控制电路被配置为提供所述第一输出信号作为第一负载控制信号，并且提供所述第二输出信号作为第二负载控制信号，以及
其中，所述负载电路被配置为基于所述第一负载控制信号和所述第二负载控制信号两者来减小所述电阻值。
9.根据权利要求5所述的缓冲电路，其中，所述负载电路包括：
第一负载电阻器，其耦接在所述第二输出节点与所述第二电源电压节点之间；
第二负载电阻器，其耦接在所述第一输出节点和所述第二电源电压节点之间；和
至少一个开关晶体管，其被配置为基于所述至少一个负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接。
10.根据权利要求9所述的缓冲电路，其中，所述负载电路还包括：
第三负载电阻器，其在所述第一负载电阻器和所述第二输出节点之间串联耦接至所述第一负载电阻器；和
第四负载电阻器，其在所述第二负载电阻器和所述第一输出节点之间串联耦接至所述第二负载电阻器。
11.根据权利要求5所述的缓冲电路，其中，所述负载电路包括：
第一负载电阻器，其耦接在所述第二输出节点与所述第二电源电压节点之间；
第二负载电阻器，其耦接在所述第一输出节点和所述第二电源电压节点之间；
第一开关晶体管，其被配置为基于第一负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接；和
第二开关晶体管，其被配置为基于第二负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接。
12.根据权利要求11所述的缓冲电路，其中，所述负载电路还包括：
第三负载电阻器，其在所述第一负载电阻器和所述第二输出节点之间串联耦接至所述第一负载电阻器；和
第四负载电阻器，其在所述第二负载电阻器和所述第一输出节点之间串联耦接至所述第二负载电阻器。
13.根据权利要求5所述的缓冲电路，
其中，所述负载控制电路被配置为进一步接收电阻控制信号，被配置为基于所述第一输出信号和所述电阻控制信号来产生第一负载控制信号和第三负载控制信号，以及被配置为基于所述第二输出信号和所述电阻控制信号来产生第二负载控制信号和第四负载控制信号，
其中，所述负载电路包括：
第一负载电阻器，其耦接在所述第二输出节点与所述第二电源电压节点之间；
第二负载电阻器，其耦接在所述第一输出节点和所述第二电源电压节点之间；
第一开关晶体管，其被配置为基于所述第一负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接；
第二开关晶体管，其被配置为基于所述第二负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接；
第三开关晶体管，其被配置为基于所述第三负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接；和
第四开关晶体管，其被配置为基于所述第四负载控制信号将所述第一负载电阻器和所述第二负载电阻器彼此并联耦接。
14.根据权利要求13所述的缓冲电路，其中，所述第一开关晶体管的导通电阻值不同于所述第三开关晶体管的导通电阻值。
15.根据权利要求13所述的缓冲电路，其中，所述第二开关晶体管的导通电阻值不同于所述第四开关晶体管的导通电阻值。
16.根据权利要求13所述的缓冲电路，其中，所述负载电路还包括：
第一电阻器，其串联耦接至所述第一开关晶体管；
第二电阻器，其串联耦接至所述第二开关晶体管；
第三电阻器，其串联耦接至所述第三开关晶体管；以及
第四电阻器，其串联耦接至所述第四开关晶体管。
17.根据权利要求13所述的缓冲电路，其中，所述负载电路还包括：
第三负载电阻器，其在所述第一负载电阻器和所述第二输出节点之间串联耦接至所述第一负载电阻器；和
第四负载电阻器，其在所述第二负载电阻器和所述第一输出节点之间串联耦接至所述第二负载电阻器。
18.根据权利要求5所述的缓冲电路，还包括：共模负载电路，其耦接在所述第一输出节点、所述第二输出节点和所述负载电路之间。
19.一种缓冲电路，包括：
第一输入晶体管，其耦接在第一电源电压节点和第二输出节点之间，并被配置为基于第一输入信号来改变所述第二输出节点的电压电平；
第二输入晶体管，其耦接在所述第一电源电压节点和第一输出节点之间，并被配置为基于第二输入信号来改变所述第一输出节点的电压电平；
负载控制电路，其被配置为基于从所述第一输出节点输出的第一输出信号和从所述第二输出节点输出的第二输出信号来产生第一负载控制信号和第二负载控制信号；
第一负载电阻器，其包括与所述第二输出节点耦接的一端和与所述第二电源电压节点耦接的另一端；
第二负载电阻器，其包括与所述第一输出节点耦接的一端和与所述第二电源电压节点耦接的另一端；
第一开关晶体管，其被配置为基于所述第一负载控制信号将所述第一负载电阻器的所述一端与所述第二负载电阻器的所述一端彼此耦接；和
第二开关晶体管，其被配置为基于所述第二负载控制信号将所述第一负载电阻器的所述一端和所述第二负载电阻器的所述一端彼此耦接。
20.根据权利要求19所述的缓冲电路，其中，所述负载控制电路被配置为提供所述第一输出信号作为所述第一负载控制信号，并且禁止所述第二负载控制信号，以调节所述第一输出信号的占空比。
21.根据权利要求19所述的缓冲电路，其中，所述负载控制电路被配置为提供所述第二输出信号作为所述第二负载控制信号并禁止所述第一负载控制信号，以调节所述第一输出信号的占空比。
22.根据权利要求19所述的缓冲电路，其中，所述负载控制电路被配置为提供所述第一输出信号作为所述第一负载控制信号，并且提供所述第二输出信号作为所述第二负载控制信号，以使所述第一输出信号的相位超前。
23.根据权利要求19所述的缓冲电路，还包括：
第三负载电阻器，其在所述第一负载电阻器和所述第二输出节点之间串联耦接至所述第一负载电阻器；和
第四负载电阻器，其在所述第二负载电阻器和所述第一输出节点之间串联耦接至所述第二负载电阻器。
24.根据权利要求19所述的缓冲电路，其中，所述负载控制电路被配置为进一步接收电阻控制信号，被配置为基于所述第一输出信号和所述电阻控制信号来产生所述第一负载控制信号和第三负载控制信号，以及被配置为基于所述第二输出信号和所述电阻控制信号产生所述第二负载控制信号和第四负载控制信号。
25.根据权利要求24所述的缓冲电路，还包括：
第三开关晶体管，其被配置为基于所述第三负载控制信号将所述第一负载电阻器的所述一端和所述第二负载电阻器的所述一端彼此耦接；和
第四开关晶体管，其被配置为基于所述第四负载控制信号将所述第一负载电阻器的所述一端和所述第二负载电阻器的所述一端彼此耦接。
26.根据权利要求25所述的缓冲电路，其中，所述第三开关晶体管的导通电阻值不同于所述第一开关晶体管的导通电阻值。
27.根据权利要求25所述的缓冲电路，其中，所述第四开关晶体管的导通电阻值不同于所述第二开关晶体管的导通电阻值。
28.根据权利要求25所述的缓冲电路，还包括：
第一电阻器，其串联耦接至所述第一开关晶体管；
第二电阻器，其串联耦接至所述第二开关晶体管；
第三电阻器，其串联耦接至所述第三开关晶体管；和
第四电阻器，其串联耦接至所述第四开关晶体管。
29.根据权利要求19所述的缓冲电路，还包括：共模负载电路，其耦接在所述第一输出节点、所述第二输出节点、所述第一负载电阻器的所述一端和所述第二负载电阻器的所述一端之间。
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