JPH11505987A

JPH11505987A - 直交クロック発生器内で使用される移相器

Info

Publication number: JPH11505987A
Application number: JP8535793A
Authority: JP
Inventors: ドネリー，ケビン・エス; チャウ，パク・シン
Original assignee: ランバス・インコーポレーテッド
Priority date: 1995-05-26
Filing date: 1996-05-21
Publication date: 1999-05-25
Also published as: EP1146642B1; KR19990022015A; EP1146643A2; EP0829135A1; DE69635626D1; EP0829135B1; DE69623770D1; EP1146642A2; DE69635626T2; DE69623770T2; EP1146643B1; DE69636797D1; AU5866396A; EP1146642A3; US5808498A; USRE37452E1; WO1996037952A1; EP1146643A3

Abstract

(57)【要約】直交クロック発生器の一部として使用される移相回路。移相回路は、入力基準信号を受信するために結合された三角波発生器を含んでいる。三角波発生器は、入力基準信号に応答して一対の相補形三角波信号を出力する。一対の入力を有するコンパレータが一対の相補形三角波信号を受信するように結合される。コンパレータは、一対の相補形三角波信号間の比較に応答して、入力基準信号に対して所定の位相関係を有する出力信号を出力する。

Description

【発明の詳細な説明】直交クロック発生器内で使用される移相器発明の分野本発明は、一般に移相回路に関し、より詳細には、直交出力信号を発生する直交クロック発生器内で使用される移相回路に関する。発明の背景直交クロック発生器は、互いに位相が９０度ずれた２つのクロック信号を発生する遅延ロック・ループ（ＤＬＬ）内で使用される。一般に、第１の出力クロック信号（「Ｉ」出力クロック信号）は入力基準クロック信号と同相であり、第２の出力クロック信号（直交出力クロック信号または「Ｑ」出力クロック信号）は入力基準クロック信号に対して位相が９０度ずれている。直交クロック発生器のどちらの出力クロック信号も基準周波数を有する。出力クロック信号は、ＤＬＬの出力クロック信号と入力基準クロックとの間の所望の位相差または遅延をもたらすように位相混合される。直交クロック発生器の出力クロック信号間の所望の位相差からの周期的変化は「ジッタ」をもたらす。ＤＬＬでは、直交クロック発生器のジッタは、ＤＬＬのタイミング・マージンに影響を及ぼし、ＤＬＬのロック獲得時間を増大させる。したがって、ジッタの小さいことが望ましい。１つの従来技術の方法によれば、直交クロック発生器は、まず入力基準クロック信号の周波数を２分割し、次いで小さくなった周波数信号に作用して、互いに位相が９０度ずれた２つのクロック信号を発生する。したがって、周波数分割直交クロック発生器を使用するＤＬＬは、元の周波数の所望の出力クロック信号を発生するためにクロック信号の周波数を２倍にしなければならない。他の従来技術の方法によれば、直交クロック発生器は、「現周波数で」動作し、周波数分割および周波数倍増の中間ステップなしに直交クロック信号を発生する。一般に、所望の位相関係を得るために固定の遅延素子が使用される。周波数分割直交クロック発生器と比較した場合、現周波数直交クロック発生器は、回路の複雑さが低い、ダイ面積が小さい、電力消費が少ないなどの利点を有する。一般に、周波数分割直交クロック発生器は、現周波数直交クロック発生器よりも広い範囲の入力基準クロック信号周波数にわたって出力クロック信号間の所望の位相関係を維持することができる。さらに、現周波数直交クロック発生器と比較した場合、周波数分割直交クロック発生器は、プロセス変化、供給変化、温度変化の点から見て所望の位相関係をよりよく維持することができる。周波数分割直交クロック発生器は十分なジッタ性能を達成することができるが、周波数分割直交クロック発生器を使用するＤＬＬは、周波数倍増において使用される構成要素の不整合のためにバイモーダル・ジッタ（したがってより悪いタイミング・マージン）を示す。したがって、周波数分割直交クロック発生器の構成要素は、ジッタを小さくするために厳密に整合しなければならず、したがって周波数分割直交クロック発生器の製造コストがさらに増大する。発明の概要および目的したがって、本発明の目的は、改善されたジッタ性能を有する現周波数直交クロック発生器を提供することである。上記その他の目的は、Ｑ出力クロック信号を発生する現周波数移相回路およびＩ出力クロック信号を発生する第１のコンパレータを含む直交クロック発生器によって達成される。移相回路ならびに第２のコンパレータは、入力基準クロック信号を受信するように結合される。移相回路は、第２のコンパレータと直列に結合された三角波発生器を含んでいる。三角波発生器は、入力基準信号に応答して、一対の相補形三角波信号を出力する。第２のコンパレータは、一対の相補形三角波信号間の比較に応答して、Ｑ出力クロック信号を出力する。第１のコンパレータの出力クロック信号と移相回路の出力クロック信号とが直交することをよりよく保証するために、第１のコンパレータおよび第２のコンパレータは、コンパレータに関連する伝搬遅延が等しくなるように整合する。本発明の代替実施形態によれば、移相回路は、所定の固定遅延をもたらすように単独で使用される。さらに、直交クロック発生器は、ＤＬＬの構成要素として使用される。図面の簡単な説明本発明を添付の図面において制限ではなく例として図解する。図面において、同じ参照番号は同じ要素を示す。第１図は、一実施形態による直交クロック発生器および移相回路を含む遅延ロック・ループを示す図である。第２図は、一実施形態による移相回路を含んでいる直交クロック発生器を示す図である。第３図は、一実施形態による移相回路の三角波発生器をより詳細に示す図である。第４図は、一実施形態による直交クロック発生器および移相回路の動作を示す図である。第５図は、デューティ・サイクル誤差補正を行う移相回路を含んでいる直交クロック発生器を示す図である。第６図は、一実施形態のデューティ・サイクル誤差補正回路を示す図である。第７図は、一実施形態によるフィルタを示す図である。詳細な説明現周波数で動作し、直交クロック発生器の一部として組み込まれた移相回路について説明する。移相回路は、一般に、コンパレータに直列に結合された三角波発生器を含んでいる。三角波発生器は、周期的な入力信号を受信し、２つの相補形三角波信号を出力する。コンパレータは、第１の三角波の値を第２の三角波の値と比較し、第１の三角波が第２の三角波よりも大きい場合に論理高値を出力し、第１の三角波が第２の三角波よりも小さい場合に論理低値を出力する。コンパレータの出力は、第１の三角波と第２の三角波が等しい場合、論理高値と論理低値の間で遷移する。入力信号が５０％のデューティ・サイクルを有すると仮定すると、コンパレータの出力信号は、入力信号の遷移に対して位相が約９０度ずれて遷移する。移相回路は、直交クロック発生器のＱ出力クロック信号を発生させるために使用される。移相回路のコンパレータとほほ同じ遅延を有する第２のコンパレータは、入力信号に結合され、直交クロック発生器のＩ出力クロック信号を発生する。第１図は、直交クロック発生器１０５、可変遅延１１０、クロック・バッファ１１５、位相検出器１２０、およびチャージ・ポンプ１２５を含む遅延ロック・ループ（ＤＬＬ）１００の簡単化されたブロック図である。５０％のデューティ・サイクルを有する基準クロック信号は、直交クロック発生器１０５に入力として与えられる。直交クロック発生器１０５は、入力基準クロック信号を使用して、入力基準クロック信号と同相の第１の出力クロック信号「Ｉ」、およびＩ出力クロック信号に対して位相が９０度ずれている第２の出力クロック信号「Ｑ」を発生する。Ｉ出力クロック信号とＱ出力クロック信号は、互いに直交しているという。可変遅延１１０は、直交クロック発生器１０５から直交信号を受信し、直交信号を位相混合して、可変遅延を生成させ、入力基準クロック信号に対して所望の位相関係を有するＤＬＬクロック出力信号を発生する。クロック・バッファ１１５は、可変遅延１１０の出力を受信し、それをバッファして、ＤＬＬ１００の出力において大きい配線容量負荷を駆動する。図示のように、ＤＬＬ１００の出力信号は、これも入力基準クロック信号を受信する位相検出器１２０にフィードバックされる。位相検出器１２０は、入力基準クロック信号をＤＬＬ１００の出力信号と比較し、移相器１１０にＩ出力クロック信号とＱ出力クロック信号との位相混合を調整することによってＤＬＬの出力信号の相対位相を調整させる制御信号を出力する。制御信号は、アナログ電圧か、または制御デジタル・ワードなどデジタル信号である。第２図に、一実施形態による直交クロック発生器を示す。直交クロック発生器１０５は、一般に移相回路２００およびコンパレータ２１０を含むものとして示される。移相回路２００はＱ出力信号を発生し、コンパレータ２１０は、Ｉ出力信号を出力する。入力基準クロック信号は、「ＣＬＫ」で示され、相補形基準クロック信号「ＣＬＫＢ」とともに移相回路２００およびコンパレータ２１０の各入力に与えられる。直交クロック発生器１０５のＩ出力信号は、入力クロック信号ＣＬＫとほぼ同相であり、Ｑ出力信号は、Ｉ出力信号に対して位相が９０度ずれている。移相回路２００は、三角波発生器２０１およびコンパレータ２０５を含むものとして示される。三角波発生器２０１は、コンパレータ２０５の正の入力に対して第１の三角波信号ＶＯＵＴを出力し、コンパレータ２０５の負の入力に対して第２の相補形三角波信号ＶＯＵＴＢを出力する。相補形三角波信号は、相補形入力基準クロック信号に応答して出力される。一実施形態によれば、ＶＯＵＴは、入力基準クロック信号ＣＬＫの積分であり、ＶＯＵＴＢは、相補形入力基準クロック信号ＣＬＫＢの積分である。コンパレータ２０５は、信号ＶＯＵＴの値と信号ＶＯＵＴＢの値が等しくなるゼロ差交点において論理高値と論理低値の間で遷移する方形波信号を出力する。ゼロ差交点は、入力基準クロック信号の遷移に対して位相が約９０度ずれている。コンパレータ２０５の遅延は、追加の位相差をもたらし、コンパレータ２１０は、Ｉ出力信号とＱ出力信号が互いに直交するように整合遅延を有するように選択される。したがって、コンパレータ２１０の遅延は、入力基準クロック信号ＣＬＫに対してＩ出力信号の位相をわずかにずらし、コンパレータ２０５の遅延によってもたらされた位相差を正確に相殺する。一実施形態によれば、三角波発生器２０１は、電流スイッチ２０２およびフィルタ２０３を含んでいる。電流スイッチ２０２は、ＣＬＫおよびＣＬＫＢを受信するように結合された一対の入力、および出力電流Ｉ_outを出力する一対の出力端子ＡおよびＢを含んでいる。フィルタ２０３は、電流スイッチ２０２の出力端子の両端間に結合される。電流スイッチ２０２は、相補形入力クロック信号ＣＬＫおよびＣＬＫＢに応答して、出力電流Ｉ_outの流れの方向を変化させる。例えば、入力クロック信号ＣＬＫが論理高である場合、出力電流Ｉ_outは、出力端子Ａからフィルタ２０３を通って出力端子Ｂに流れ、したがってＶＯＵＴは増大し、ＶＯＵＴＢは減少する。ＣＬＫが論理低である場合、出力電流Ｉ_outは、出力端子Ｂからフィルタ２０３を通って出力端子Ａに流れ、したがってＶＯＵＴＢは増大し、ＶＯＵＴは減少する。フィルタ２０３は、それぞれ電流スイッチ２０２の出力端子の両端間に結合された抵抗２１５およびコンデンサ２２０を含むものとして示される。抵抗２１５およびコンデンサ２２０の各値は、フィルタ２０３のＲＣ時定数が電圧ＶＯＵＴおよびＶＯＵＴＢのスルー・レートを制限し、ＶＯＵＴおよびＶＯＵＴＢが供給電圧ＶＣＣおよびＶＳＳを達成し、かつ相補形三角波信号をもたらすのを防ぐように選択される。抵抗２１５およびコンデンサ２２０の各値は、三角波信号の振幅ができるだけ大きくなるように選択される。ＣＬＫが２５０ＭＨｚの周波数を有する場合、抵抗２１５およびコンデンサ２２０の例示的な値は、それぞれ４ｋ Ωおよび０．４ｐＦである。フィルタ２０３の抵抗２１５は、第７図に示されるような形で結合された２つの半値抵抗および２つの倍値コンデンサによって与えられる。第３図に、一般に整合したＮＭＯＳトランジスタ３０２および３０４の差動対および電流源３０５、３０６、３０８を含むものとして一実施形態の電流スイッチ２０２を示す。トランジスタ３０２は、ＣＬＫ信号を受信するように結合されたゲート、および電流源３０６を介して供給電圧ＶＣＣに結合されたドレインを有する。同様に、トランジスタ３０４は、ＣＬＫＢ信号を受信するように結合されたゲート、および電流源３０８を介してＶＣＣに結合されたドレインを有する。トランジスタ３０２および３０４の各ソースは、一般に電流源３０５を介してシステム・グランドＶＳＳに結合される。電流源３０６および３０８はそれぞれ電流Ｉ₁を流し、電流源３０５は、Ｉ₁の２倍の値を有する電流を流す。図示のように、電流スイッチ２０２の出力端子Ａは、トランジスタ３０４のドレインに結合され、出力端子Ｂは、トランジスタ３０２のドレインに結合される。したがって、トランジスタ３０２および３０４の各ドレインはフィルタ２０３を介して互いに結合され、フィルタ２０３がシステム・グランドＶＳＳへの導電パスを形成する。トランジスタ３０２がオフに切り替えられ、トランジスタ３０４がオンに切り替えられた場合、電流源３０６によって供給される電流は、フィルタ２０３およびトランジスタ３０４を介してシステム・グランドＶＳＳへ逸れ、それにより出力端子Ｂにおける電圧ＶＯＵＴＢは、出力端子Ａにおける電圧ＶＯＵＴに対して高くなる。同様に、トランジスタ３０２がオンに切り替えられ、トランジスタ３０４がオフに切り替えられた場合、電流源３０８によって供給される電流は、フィルタ２０３およびトランジスタ３０２を介してシステム・グランドＶＳＳへ逸れ、それにより電圧ＶＯＵＴは、電圧ＶＯＵＴＢに対して高くなる。ＮＭＯＳトランジスタ３０２および３０４が整合し、電流源３０６および３０８が整合しているので、ＶＯＵＴおよびＶＯＵＴＢの各振幅は等しい。第４図に、電流スイッチ２０２および直交クロック発生器１０５の動作を示すいくつかの波形を示す。具体的には、第４図に、相補形入力基準クロック信号ＣＬＫおよびＣＬＫＢ、相補形三角波信号ＶＯＵＴおよびＶＯＵＴＢ、直交出力信号ＱおよびＩを示す。時刻Ｔ０において、ＣＬＫは、論理低値から論理高値に遷移し、相補形クロック信号ＣＬＫＢは論理高値から論理低値に遷移し、電圧ＶＯＵＴＢおよびＶＯＵＴは、それぞれの最大値および最小値になる。ＣＬＫが論理高であり、ＣＬＫＢが論理低である間、トランジスタ３０２はオンに切り替えられ、トランジスタ３０４はオフに切り替えられ、したがって電流源３０８は、出力端子Ａから、フィルタ２０３を通って、出力端子Ｂおよびトランジスタ３０２を介してシステム・グランドＶＳＳまで流れる電流Ｉ₁を発生する。したがって、時刻Ｔ０において、ＶＯＵＴは増大し始め、ＶＯＵＴＢは減少し始める。電流スイッチ発生器２０２の構成要素は整合しているので、ＶＯＵＴおよびＶＯＵＴＢの時間変化率は、大きさが等しく、極性が反対である。さらに、フィルタ２０３のＲＣ時定数は、ＶＯＵＴおよびＶＯＵＴＢのスルー・レートを制限し、したがってどちらの信号も、ＶＣＣよりも小さい最大値Ｖ_maxと、ＶＳＳよりも大きい最小値Ｖ_minとの間で変動する三角波信号になる。これらの理由で、ＶＯＵＴおよびＶＯＵＴＢの値は、時刻Ｔ０とＣＬＫが高から低に遷移する時刻Ｔ１の間の中間で等しい。したがって、三角波信号ＶＯＵＴおよびＶＯＵＴＢの差交点は、入力基準クロック信号ＣＬＫの遷移に対して位相が９０度ずれて現れる。コンパレータ２０５（第２図に示す）は、差交点を検出し、Ｑ出力信号を論理低から論理高に遷移させる。コンパレータ２０５の遷移時間は、直交クロック発生器２００のＱ出力信号中に遅延Ｔ_Dをもたらし、したがってＱ出力信号は、ＣＬＫに対して実際に位相が（９０＋φ）度ずれる。ただし、φは、遅延Ｔ_Dに対応する位相差である。コンパレータ２１０の遅延は、Ｉ出力信号も遅延Ｔ_Dを含むように選択される。したがって、Ｑ出力信号は、Ｉ出力信号に対して正確に位相が９０度ずれる。時刻Ｔ１において、ＣＬＫは、高から低に遷移し、ＣＬＫＢは低から高に遷移し、電圧ＶＯＵＴおよびＶＯＵＴＢは、それぞれの最大値および最小値になる。ＣＬＫが論理低であり、ＣＬＫＢが論理高である間、トランジスタ３０４はオンに切り替えられ、トランジスタ３０２はオフに切り替えられ、したがって電流源３０６は、出力端子Ｂから、フィルタ２０３を通って、出力端子Ａおよびトランジスタ３０４を介してシステム・グランドＶＳＳまで流れる電流Ｉ₁を発生する。したがって、時刻Ｔ１において、ＶＯＵＴＢは増大し始め、ＶＯＵＴは減少し始める。他のゼロ差交点は、時刻Ｔ１と時刻Ｔ２の中間に現れる。コンパレータ２０５は、ゼロ差交点を検出し、Ｑ出力信号を論理高から論理低に遷移させる。時刻Ｔ２において、ＣＬＫは低から高に遷移する。これまで、Ｑ出力信号が５０％のデューティ・サイクルを有すると仮定してきた。入力基準クロック信号ＣＬＫが５０％のデューティ・サイクルを有しない場合、あるいは構成要素不整合がある場合、三角波の立上りエッジおよび立下りエッジは、同じ電圧の付近に集中せず、したがってＱ出力信号は、５０％のデューティ・サイクルを有しなくなる。ＤＬＬ１００では、Ｑ出力信号が５０％のデューティ・サイクルを有することが望ましい。したがって、第５図に示される直交クロック発生器１０５は、デューティ・サイクル誤差を補正する追加の回路を含んでいる。具体的には、第５図に示される直交クロック発生器１０５の実施例は、デューティ・サイクル補正回路５２０に直列に結合されたデューティ・サイクル誤差測定回路５１５を含んでいる。デューティ・サイクル誤差測定回路５１５およびデューティ・サイクル補正回路５２０は、移相回路２００のコンパレータ５０５の出力と、三角波発生器２０１の電流スイッチ２０２の出力との間でフィードバック構成の形で結合される。図示のように、コンパレータ５０５は、Ｑ出力信号に対して位相が１８０度ずれているＱＢ出力信号を出力する相補形出力を含んている。Ｑ出力信号およびＱＢ出力信号は、デューティ・サイクル誤差測定回路５１５に入力として与えられる。デューティ・サイクル誤差測定回路５１５は、米国カリフォルニア州マウンテンビューのＲａｍｂｕｓ社に一般に譲渡された参照により本発明の一部となる米国特許出願第０８／１９６７１１号「ＡｍｐｌｉｆｉｅｒＷｉｔｈＡｃｔｉｖｅＤｕｔｙＣｙｃｌｅＣｏｒｒｅｃｔｉｏｎ」の開示に従って製造される。デューティ・サイクル誤差測定回路５１５は、Ｑ出力信号のデューティ・サイクルと５０％デューティ・サイクルとの差の検出に応答して、誤差電圧Ｖ_Δ+およびＶ_Δ-を出力する。デューティ・サイクル誤差測定回路５１５は、デューティ・サイクル中の誤差の大きさに比例する大きさを有する直流電圧の近くで、ゆっくりと変化する誤差電圧Ｖ_Δをもたらすフィルタ（図示せず）を含んでいる。この二次のフィードバック・ループの安定度を保証するために、デューティ・サイクル測定回路５１５のフィルタの電極は、デューティ・サイクル補正フィードバック・ループの主電極となるように選択される。デューティ・サイクル補正回路５２０は、誤差電圧Ｖ_Δを受信し、誤差電圧Ｖ_Δ に応答して、出力端子ＣおよびＤを介して補正電流Ｉ_Δを発生し、それによりＱ出力信号は５０％のデューティ・サイクルを有するようになる。図示のように、出力端子ＣおよびＤは、それぞれ電流スイッチ２０２の出力端子ＡおよびＢに結合される。補正電流Ｉ_Δが流れる方向は、Ｑ出力信号のデューティ・サイクルが５０％よりも小さいか、または大きいかに依存する。補正電流Ｉ_Δは、Ｑ出力信号が５０％よりも小さいデューティ・サイクルを有する場合、出力端子Ｃから流れる。補正電流Ｉ_Δ（丸括弧内に示される）は、Ｑ出力信号が５０％よりも大きいデューティ・サイクルを有する場合、出力端子Ｄから流れる。補正電流Ｉ_Δ は、電流スイッチ２０２の出力電流Ｉ_outと合計され、その後フィルタ２０３に供給される。したがって、補正電流Ｉ_Δは、１つの三角波信号の電圧を増大させ、他方の三角波信号の電圧が減少し、したがってゼロ差交点は、入力基準クロック信号ＣＬＫの立上りエッジと立下りエッジの中間に現れる。一実施形態によれば、デューティ・サイクル補正回路５２０は、補正電流Ｉ_Δ を切り替える電流スイッチである。第６図に、一般に整合したＮＭＯＳトランジスタ６０２および６０４の差動対および電流源６０５、６０６、６０８を含む電流源であるとしてデューティ・サイクル補正回路５２０を示す。トランジスタ６０２は、Ｖ_Δ+誤差電圧を受け取るように結合されたゲート、および電流源６０６を介して供給電圧ＶＣＣに結合されたドレインを有する。同様に、トランジスタ６０４は、Ｖ_Δ-誤差電圧を受け取るように結合されたゲート、および電流源６０８を介してＶＣＣに結合されたドレインを有する。トランジスタ６０２および６０４の各ソースは、一般に電流源６０５を介してシステム・グランドＶＳＳに結合される。電流源６０６および６０８はそれぞれ電流Ｉ₂を供給し、電流源６０５は２Ｉ₂の電流を流す。電流Ｉ₂は、電流スイッチ２０２内で使用される電流Ｉ₁よりもはるかに小さくなるように選択される。第７図に、一実施形態によるフィルタ２０３の抵抗２１５およびコンデンサ２２０を示す。抵抗２１５は、電流スイッチ２０２の出力端子Ａとコモン・モード電圧Ｖ_CMとの間に結合された第１の半値抵抗７０５、およびコモン・モード電圧Ｖ_CMと電流スイッチ２０２の出力端子Ｂとの間に結合された第２の半値抵抗７１０を含むものとして示される。コンデンサ２２０は、電流スイッチ２０２の出力端子Ａとシステム・グランドＶＳＳとの間に結合された第１の倍値コンデンサ７１５、および出力端子ＢとＶＳＳとの間に結合された第２の倍値コンデンサ７２０を含むものとして示される。以上、本発明について、本発明の特定の例示的な実施形態に関して説明した。しかしながら、下記の請求の範囲に記載されている本発明のより広い精神および範囲から逸脱することなく、様々な修正および変更を本発明に加えることができることは明らかであろう。したがって、説明および図面は、制限的な意味ではなく、例示的な意味で考えられたい。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．入力基準信号を受信するように結合され、入力基準信号に応答して、一対の相補形三角波信号を出力する一対の相補形出力を含む三角波発生器と、一対の相補形三角波信号を受信するように結合された一対の入力を有し、一対の相補形三角波信号間の比較に応答して、入力基準信号に対して所定の位相関係を有する出力信号を出力するコンパレータとを含む移相回路。２．相補形出力の両端間に結合されたフィルタと、入力基準信号を受信するように結合され、相補形出力において出力電流を発生する電流スイッチとを含み、電流スイッチが、入力基準信号に応答して、出力電流の流れの方向を反転させ、フィルタが、出力電流を積分して、相補形三角波信号をもたらすことを特徴とする請求項１に記載の移相回路。３．三角波発生器が、入力基準信号に結合された第１の入力、相補形入力基準信号に結合された第２の入力、および一対の相補形出力を含む差動増幅器と、相補形出力の両端間に結合され、差動増幅器の相補形出力に相補形三角波信号を出力させるフィルタとを含むことを特徴とする請求項１に記載の移相回路。４．差動増幅器が、差動増幅器の第１の入力として結合されたゲート、差動増幅器の相補形出力の第１の出力として結合された第１の端子、および第１のノードに結合された第２の端子を含む第１の電界効果トランジスタ（ＦＥＴ）と、第１の供給レールと第１のＦＥＴの第１の端子との間に結合された第１の電流源と、差動増幅器の第２の入力として結合されたゲート、差動増幅器の相補形出力の第２の出力として結合された第１の端子、および第１のノードに結合された第２の端子を含む第２の電界効果トランジスタ（ＦＥＴ）と、第１の供給レールと第２のＦＥＴの第１の端子との間に結合された第２の電流源と、第１のノードと第２の供給レールとの間に結合された第３の電流源とを含むことを特徴とする請求項３に記載の移相回路。５．第１および第２の電流源がそれぞれ約Ｉアンペアの電流を供給し、第３の電流源が約２Ｉアンペアの電流を流すことを特徴とする請求項２に記載の移相回路。６．ＣＭＯＳ回路として実施されることを特徴とする請求項１に記載の移相回路。７．単一の半導体基板上で実施されることを特徴とする請求項１に記載の移相回路。８．コンパレータの出力に結合され、５０％のデューティ・サイクルからはずれるコンパレータの出力信号に応答して、誤差信号を出力するデューティ・サイクル誤差測定回路と、誤差信号に結合された入力および差動増幅器の相補形出力に結合された一対の出力を含み、コンパレータの出力が５０％のデューティ・サイクルを有するように補正電流を出力する第２の差動増幅器とをさらに含むことを特徴とする請求項１に記載の移相回路。９．第１の出力信号、および第１の出力信号に対して位相が約９０度ずれている第２の出力信号を出力する直交クロック発生器回路であって、入力基準信号に結合された入力を有し、相補形入力信号に応答して、第１の出力信号を出力する第１のコンパレータと、入力信号に結合された移相回路とを含み、移相回路が、入力基準信号を受信するように結合され、入力信号に応答して、一対の相補形三角波信号を出力する一対の相補形出力を含む三角波発生器、および一対の相補形三角波信号を受信するように結合された一対の入力を有し、一対の相補形三角波信号間の比較に応答して、第２の出力信号を出力する第２のコンパレータを含む直交クロック発生器回路。１０．相補形出力の両端間に結合されたフィルタと、入力基準信号を受信するように結合され、相補形出力において出力電流を発生する電流スイッチとを含み、電流スイッチが、入力基準信号に応答して、出力電流の流れの方向を反転させ、フィルタが、出力電流を積分して、相補形三角波信号をもたらすことを特徴とする請求項９に記載の直交クロック発生器。１１．三角波発生器が、入力基準信号に結合された第１の入力、相補形入力基準信号に結合された第２の入力、および一対の相補形出力を含む差動増幅器と、相補形出力の両端間に結合され、差動増幅器の相補形出力に相補形三角波信号を出力させるフィルタとを含むことを特徴とする請求項９に記載の直交クロック発生器。１２．差動増幅器が、差動増幅器の第１の入力として結合されたゲート、差動増幅器の相補形出力の第１の出力として結合された第１の端子、および第１のノードに結合された第２の端子を含む第１の電界効果トランジスタ（ＦＥＴ）と、第１の供給レールと第１のＦＥＴの第１の端子との間に結合された第１の電流源と、差動増幅器の第２の入力として結合されたゲート、差動増幅器の相補形出力の第２の出力として結合された第１の端子、および第１のノードに結合された第２の端子を含む第２の電界効果トランジスタ（ＦＥＴ）と、第１の供給レールと第２のＦＥＴの第１の端子との間に結合された第２の電流源と、第１のノードと第２の供給レールとの間に結合された第３の電流源とを含むことを特徴とする請求項１１に記載の直交クロック発生器。１３．第１および第２の電流源がそれぞれ約Ｉアンペアの電流をソースし、第３の電流源が約２Ｉアンペアの電流をシンクすることを特徴とする請求項１１に記載の直交クロック発生器。１４．ＣＭＯＳ回路として実施されることを特徴とする請求項９に記載の直交クロック発生器。１５．単一の半導体基板上で実施されることを特徴とする請求項９に記載の直交クロック発生器。１６．コンパレータの出力に結合され、５０％のデューティ・サイクルからはずれるコンパレータの出力信号に応答して、誤差信号を出力するデューティ・サイクル誤差測定回路と、誤差信号に結合された入力および差動増幅器の相補形出力に結合された一対の出力を含み、コンパレータの出力が５０％のデューティ・サイクルを有するように補正電流を出力する第２の差動増幅器とをさらに含むことを特徴とする請求項９に記載の直交クロック発生器。１７．第１の出力信号とその第１の出力信号に対して位相が約９０度ずれている第２の出力信号を出力する直交クロック発生器回路であって、第１のコンパレータと移相回路を含みその第１のコンパレータが入力基準信号に結合された入力を有し入力基準信号に応答して、第１の出力信号を出力し、その移相回路入力信号に結合され、かつ入力基準信号を受信するように結合され、入力基準信号に応答して、一対の相補形三角波信号を出力する一対の相補形出力を含む三角波発生器、および一対の相補形三角波信号を受信するように結合された一対の入力を有し、一対の相補形三角波信号間の比較に応答して、第２の出力信号を出力する第２のコンパレータを含む、直交クロック発生器回路と、第１および第２の出力信号を受信するように結合され、制御信号に応答して遅延した信号を出力する可変遅延回路と、遅延した回路を受信し、バッファするように結合されたＤＬＬの出力信号を出力するクロック・バッファ回路と、入力基準信号およびＤＬＬの出力信号に結合された位相検出器とを含み、位相コンパレータが、入力信号と出力信号との比較に応答して制御信号を発生する遅延ロック・ループ（ＤＬＬ）。１８．相補形出力の両端間に結合されたフィルタと、入力基準信号を受信するように結合され、相補形出力において出力電流を発生する電流スイッチとを含み、電流スイッチが、入力基準信号に応答して、出力電流の流れの方向を反転させ、フィルタが、出力電流を積分して、相補形三角波信号をもたらすことを特徴とする請求項１７に記載のＤＬＬ。１９．三角波発生器が、入力基準信号に結合された第１の入力、相補形入力基準信号に結合された第２の入力、および一対の相補形出力を含む差動増幅器と、相補形出力の両端間に結合され、差動増幅器の相補形出力に相補形三角波信号を出力させるフィルタとを含むことを特徴とする請求項１７に記載のＤＬＬ。２０．一対の相補形三角波信号を発生するステップと、等しい相補形三角波信号に応答して、第１の状態と第２の状態との間で遷移する出力信号を出力するステップとを含む、出力信号と入力基準信号との間で約９０度の移相をもたらす方法。