JPH09252239A - Ｐｌｌ回路の位相比較回路 - Google Patents

Abstract

(57)【要約】 【課題】ＰＬＬ回路において、位相比較回路の２つの入
力信号の位相一致時、ＶＣＯの出力周波数の変動を減少
させる。 【解決手段】第１及び第２Ｄ−ＦＦ８及び９のＣ端子に
それぞれ同時に印加される基準信号ＲＩ信号ＰＩの立ち
上がりに応じて、第１Ｄ−ＦＦ８は第２Ｄ−ＦＦ９の＊
Ｑ’出力信号を取り込み、第２Ｄ−ＦＦ９は第１Ｄ−Ｆ
Ｆ８の＊Ｑ出力信号を取り込む。また、基準信号ＲＩ及
び信号ＰＩは、第１及び第２遅延回路１０及び１１で遅
延された後、それぞれ第１及び第２Ｄ−ＦＦ８及び９は
同時にリセットされる。その為、Ｑ出力信号及びＱ’出
力信号は所定幅のパルス信号になる。Ｑ出力信号は第３
遅延回路１２で遅延されるので、ＦＥＴ１４、ＦＥＴ１
３の順でオンし、チャージポンプ回路６の出力信号Ｃｏ
はＬレベル及びＨレベルの順になる。よって、ＬＰＦ７
の出力信号はレベル変化の小さい信号になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路の位相
比較回路の改良に関する。

【０００２】

【従来の技術】無線通信機や放送受信機では、局部発振
回路としてＰＬＬ（フェイズロックドループ）回路を用
いた周波数シンセサイザーが用いられている。従来、こ
のようなＰＬＬ回路は図２の如く構成されており、基準
発振器（１）から発生する固定周波数の発振信号は、基
準分周器（２）で分周され、基準信号となる。また、Ｖ
ＣＯ（電圧制御発振器）（３）の出力信号は、可変分周
器（４）で分周される。基準信号と可変分周器（４）の
出力信号とは、位相比較回路（５）で位相比較される。
可変分周器（４）の出力信号が基準信号より進んでいる
場合、進み信号（ａ）が位相比較回路（５）から位相差
に応じたパルス幅で発生し、逆に、可変分周器（４）の
出力信号が基準信号より遅れている場合、遅れ信号
（ｂ）が位相差に応じたパルス幅で発生する。そして、
進み信号（ａ）または遅れ信号（ｂ）に応じてチャージ
ポンプ回路（６）から３値の出力信号が発生し、前記出
力信号はＬＰＦ（７）で平滑される。ＬＰＦ（７）の出
力信号は制御信号としてＶＣＯ（３）に印加される。Ｐ
ＬＬ回路において、可変分周回路（４）の出力信号の位
相が基準信号の位相と一致するように、ＶＣＯ（３）が
制御される。

【０００３】そして、図２の回路において、可変分周器
（４）の分周比を可変にすれば、ＶＣＯ（３）の出力信
号の周波数も可変になるので、無線通信機や放送受信機
の周波数シンセサイザーに用いて好適である。

【０００４】

【発明が解決しようとする課題】ところで、図２のチャ
ージポンプ回路（６）の特性は、位相比較回路（５）の
２つの入力信号が同相であった場合同時に発生する位相
比較回路（５）の出力信号に応じて、全く出力信号を発
生しない特性に設定されている。しかし、チャージポン
プ回路（６）は直列接続されたＰｃｈ及びＮｃｈＦＥＴ
で構成されるが、実際には２つのＦＥＴの特性にバラツ
キが発生するので、位相比較回路（５）の２つの入力信
号の同相時にチャージポンプ回路（６）から出力信号が
発生するという問題が発生していた。その為、不要にＶ
ＣＯ（３）の制御信号が変動することによりＶＣＯ
（３）の出力周波数が変動し、Ｃ／Ｎ（キャリア／ノイ
ズ比）が悪化するという問題が発生していた。また、Ｆ
ＥＴのバラツキが様々なので、位相比較回路（５）の２
つの入力信号の一致時チャージポンプ回路（６）の出力
パルス幅が様々となる。その為、ＬＰＦ（７）の出力信
号が位相比較回路（５）の２つの入力信号の位相一致時
変動しないようにＬＰＦ（７）の時定数を前記パルス幅
に合わせる必要があり、前記時定数の決め方が困難であ
った。

【０００５】

【課題を解決するための手段】本発明は、基準信号を発
生する基準信号発生回路と、入力電圧に応じて発振周波
数が制御される電圧制御発振回路と、前記電圧制御発振
回路の出力信号を分周する分周回路と、前記分周回路の
出力信号と前記基準信号との位相を比較する位相比較回
路と、前記位相比較回路の出力信号に応じて３値出力信
号を発生するチャージポンプ回路と、前記チャージポン
プ回路の出力信号に応じて前記入力電圧を発生するルー
プフィルタとから成るＰＬＬ回路の位相比較回路であっ
て、前記位相比較回路は、前記分周回路の出力信号が基
準信号に対して遅れるときに第１出力信号を発生する第
１出力部と、前記分周回路の出力信号が基準信号に対し
て進んでいるとき第２出力信号を発生する第２出力部
と、第１出力部または第２出力部の信号を遅延する遅延
部と、から成ることを特徴とする。

【０００６】また、前記位相比較回路は、クロック端子
に前記分周回路の出力信号が印加される第１Ｄ−ＦＦ
と、クロック端子に前記基準信号が、Ｄ入力端子に該第
１Ｄ−ＦＦの＊Ｑ出力信号が印加されるとともに、＊Ｑ
出力信号を前記第１Ｄ−ＦＦのＤ入力端子に印加する第
２Ｄ−ＦＦと、前記分周回路の出力信号を遅延し前記第
２Ｄ−ＦＦのリセット端子に印加する第１遅延回路と、
前記基準信号を遅延し前記第１Ｄ−ＦＦのリセット端子
に印加する第２遅延回路と、前記第１または第２Ｄ−Ｆ
ＦのＱ出力信号を遅延する第３遅延回路と、から成り、
前記第３遅延回路の出力信号と、前記第１または第２Ｄ
−ＦＦの出力信号とを位相比較回路の出力信号とするこ
とを特徴とする。

【０００７】

【発明の実施の形態】図１は本発明の実施の形態を示す
図であり、（８）はクロック端子Ｃに基準分周器（２）
からの基準信号ＲＩが印加される第１Ｄ−ＦＦ、（９）
はクロック端子Ｃに可変分周器（４）の出力信号ＰＩ
が、Ｄ端子に第１Ｄ−ＦＦ（８）の＊Ｑ出力信号が印加
されるとともに、＊Ｑ’出力信号を第１Ｄ−ＦＦ（８）
のＤ端子に印加する第２Ｄ−ＦＦ、（１０）は基準信号
ＲＩを所定時間Ｔ１だけ遅延し第２Ｄ−ＦＦ（９）のリ
セット端子Ｒに印加する第１遅延回路、（１１）は信号
ＰＩを所定時間Ｔ１だけ遅延し第１Ｄ−ＦＦ（８）のリ
セット端子Ｒに印加する第２遅延回路、（１２）は第１
Ｄ−ＦＦ（１２）のＱ出力信号を遅延時間Ｔ２で遅延す
る第３遅延回路、（１３）はチャージポンプ回路（６）
を構成しゲートに第３遅延回路（１２）の出力信号が印
加されるＦＥＴ、（１４）はチャージポンプ回路（６）
を構成しゲートに第２Ｄ−ＦＦ（９）のＱ’出力信号が
印加されるＦＥＴである。

【０００８】尚、ＰＬＬ回路の全体の構成は図２と同様
であるので、ＰＬＬ回路全体の図番及び動作の説明は省
略する。次に、図１の回路について図４を参照しながら
説明する。まず、基準信号ＲＩと信号ＰＩとの位相が一
致する場合の動作について説明する。図４の如き基準信
号ＲＩと信号ＰＩとが第１及び第２Ｄ−ＦＦ（８）及び
（９）のクロック端子Ｃにそれぞれ同時に印加される。
基準信号ＲＩの立ち上がりに応じて第１Ｄ−ＦＦ（８）
は図４の如き第２Ｄ−ＦＦ（９）の「Ｈ」レベルの＊
Ｑ’出力信号を取り込み、Ｑ端子から図４の如き「Ｈ」
レベルのＱ出力信号を発生する。それと同時に、信号Ｒ
Ｉの立ち上がりに応じて第２Ｄ−ＦＦ（９）は図４の如
き第１Ｄ−ＦＦ（８）の「Ｈ」レベルの＊Ｑ出力信号を
取り込み、Ｑ端子から図４の如き「Ｈ」レベルのＱ’出
力信号を発生する。基準信号ＲＩ及び信号ＰＩは、第１
及び第２遅延回路（１０）及び（１１）で、それぞれ遅
延時間Ｔ１で遅延されるとともに反転される。第２及び
第１遅延回路（１１）及び（１０）の出力信号の立ち下
がりに応じて、それぞれ第１及び第２Ｄ−ＦＦ（８）及
び（９）は同時にリセットされ、Ｑ出力信号及びＱ’出
力信号は図４の如く同時に「Ｌ」レベルになる。その
為、Ｑ及びＱ’出力信号は図４の如き波形を有する。第
１Ｄ−ＦＦ（８）のＱ出力信号は第３遅延回路（１２）
で遅延時間Ｔ２で遅延され、第３遅延回路（１２）の出
力信号ＱＤは図４の如くなる。

【０００９】そして、図４の如き第２Ｄ−ＦＦ（９）の
Ｑ’出力信号に応じてＦＥＴ（１４）がオンし、チャー
ジポンプ回路（６）の出力信号Ｃｏはハイインピーダン
ス状態から「Ｌ」レベルになる。その後、図４の如く、
第２Ｄ−ＦＦ（９）のＱ’出力信号が「Ｌ」レベルにな
り、第３遅延回路（１２）の出力信号ＱＤが「Ｈ」レベ
ルになると、ＦＥＴ（１３）はオンし、チャージポンプ
回路（６）の出力信号Ｃｏは「Ｌ」レベルから「Ｈ」レ
ベルに変化する。

【００１０】よって、図３より明らかなようにチャージ
ポンプ回路（６）の出力信号ＣｏはＬＰＦ（７）で平滑
され、ＬＰＦ（７）の出力信号Ｓｏｕｔは図３の如くレ
ベル変化の小さい信号になる。このようなＬＦ（７）の
出力信号Ｓｏｕｔが印加されるので、ＶＣＯ（３）の出
力周波数の変動は小さい。次に、可変分周器（４）の出
力信号ＰＩが基準信号ＲＩに対して遅れている場合の動
作を図３を用いて説明する。初めに、基準信号ＲＩが第
１Ｄ−ＦＦ（８）のクロック端子Ｃに印加される。基準
信号ＲＩの立ち上がりに応じて、第２Ｄ−ＦＦ（９）の
「Ｈ」レベルの＊Ｑ’出力信号を取り込み、第１Ｄ−Ｆ
Ｆ（８）のＱ出力信号は「Ｈ」レベルになる。また、基
準信号ＲＩは第１遅延回路（１０）において遅延時間Ｔ
１で遅延される。

【００１１】そして、基準信号ＲＩより遅れて、信号Ｐ
Ｉが第２Ｄ−ＦＦ（９）のクロック端子Ｃに印加され
る。信号ＰＩの立ち上がりに応じて第１Ｄ−ＦＦ（８）
の＊Ｑ出力信号を取り込み、前記＊Ｑ出力信号は「Ｌ」
レベルであるので、第２Ｄ−ＦＦ（９）のＱ’出力信号
は「Ｌ」レベルのままである。また、信号ＰＩは第２遅
延回路（１１）において遅延時間Ｔ１で遅延される。

【００１２】その後、第１遅延回路（１０）の出力信号
ＲＲによって、第２Ｄ−ＦＦ（９）はリセットされ、第
２Ｄ−ＦＦ（９）のＱ’出力信号はそのまま「Ｌ」レベ
ルになる。さらにその後、第１遅延回路（１０）の出力
信号ＲＰによって、第１Ｄ−ＦＦ（８）はリセットさ
れ、第１Ｄ−ＦＦ（８）のＱ出力信号は「Ｌ」レベルに
なる。よって、第１Ｄ−ＦＦ（８）のＱ出力信号は図３
の如きパルスとなり、第２Ｄ−ＦＦ（９）のＱ出力信号
は「Ｌ」レベルのままである。

【００１３】第１Ｄ−ＦＦ（８）のＱ出力信号は第３遅
延回路（１２）において遅延時間Ｔ２で遅延された後、
ＦＥＴ（１３）のゲートに印加される。ＦＥＴ（１３）
のみがオンするので、位相比較回路（６）の出力信号Ｃ
ｏは図３の如く「Ｈ」レベルになり、さらに、ＬＰＦ
（７）の出力信号レベルは上昇する。ここで、第３遅延
回路（１２）の遅延時間Ｔ２はＬＰＦ（７）の遅延特性
に比べ微小に設定されているので、遅延時間Ｔ２はＰＬ
Ｌ回路の動作に何ら悪影響を与えない。

【００１４】さらに、可変分周器（４）の出力信号ＰＩ
が基準信号ＲＩに対して進んでいる場合の動作も図３を
用いて説明する。まず、信号ＰＩが第２Ｄ−ＦＦ（９）
のクロック端子Ｃに印加される。信号ＰＩの立ち上がり
に応じて、第１Ｄ−ＦＦ（８）の「Ｈ」レベルの＊Ｑ出
力信号を取り込み、第２Ｄ−ＦＦ（８）のＱ’出力信号
は「Ｈ」レベルになる。また、信号ＰＩは第２遅延回路
（１０）において遅延時間Ｔ１で遅延される。

【００１５】その後、信号ＰＩより遅れて、基準信号Ｒ
Ｉが第１Ｄ−ＦＦ（８）のクロック端子Ｃに印加され
る。基準信号ＲＩの立ち上がりに応じて第２Ｄ−ＦＦ
（９）の＊Ｑ’出力信号を取り込み、前記＊Ｑ’出力信
号は「Ｌ」レベルであるので、第１Ｄ−ＦＦ（８）のＱ
出力信号は「Ｌ」レベルのままである。また、基準信号
ＲＩは第１遅延回路（１０）において遅延時間Ｔ１で遅
延される。

【００１６】第２遅延回路（１１）の出力信号ＲＰによ
って、第１Ｄ−ＦＦ（８）はリセットされ、第１Ｄ−Ｆ
Ｆ（８）のＱ出力信号はそのまま「Ｌ」レベルになる。
さらにその後、第１遅延回路（１０）の出力信号ＲＲに
よって、第２Ｄ−ＦＦ（９）はリセットされ、第２Ｄ−
ＦＦ（９）のＱ出力信号は「Ｌ」レベルになる。よっ
て、図３の如く第１Ｄ−ＦＦ（８）のＱ出力信号は
「Ｌ」レベルのままであり、第２Ｄ−ＦＦ（９）のＱ’
出力信号は「Ｈ」レベルのパルスとなる。

【００１７】第２Ｄ−ＦＦ（９）のＱ’出力信号は、Ｆ
ＥＴ（１４）のゲートに印加される。そして、ＦＥＴ
（１４）のみがオンするので、位相比較回路（６）の出
力信号Ｃｏは図３の如く「Ｌ」レベルになり、さらに、
ＬＰＦ（７）の出力信号レベルは低下する。尚、第３遅
延回路（１２）の遅延時間Ｔ２は、第１及び第２遅延回
路（１０）及び（１１）の遅延時間と等しい時間に設定
することが望ましい。即ち、基準信号ＲＩと可変分周器
（４）の出力信号ＰＩとの位相が一致している場合に、
位相比較回路（６）の出力信号Ｃｏの「Ｈ」及び「Ｌ」
レベルのパルス幅が等しくなり、ＬＰＦ（７）の出力信
号レベルの変化を最も少なくすることができる。ＩＣ化
した場合、図１の如きインバータを用いた遅延回路では
遅延時間のバラツキが小さいので、パルス幅を等しくす
ることができる。よって、図１の回路はＩＣ化に好適な
位相比較回路である。

【００１８】

【発明の効果】以上述べた如く、本発明に依れば、位相
比較回路の「進み」または「遅れ」を示す出力信号のう
ち一方を遅延しているので、位相比較回路の２つの入力
信号の位相が一致したとき、２値のチャージポンプ回路
の出力信号を順次発生するので、ＶＣＯの制御信号の変
動を抑えることができ、ＶＣＯの出力周波数の変動を減
少させることができる。また、位相比較回路の出力信号
を遅延する遅延回路と位相比較回路を構成する遅延回路
との遅延時間を同一にすることによりチャージポンプ回
路の入力パルスの幅は等しくなる。その為、位相一致
時、チャージポンプ回路の出力パルス幅は同一なので、
ＬＰＦの遮断周波数を簡単に設定することができる。

【００１９】本発明に係わる位相比較回路を、フリップ
フロップと、インバータから成る遅延回路で構成するの
で、簡単な回路構成が得られるととに、ＩＣ化に好適な
回路が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す回路図である。

【図２】従来例を示すブロック図である。

【図３】本発明を説明するための波形図である。

【図４】本発明を説明するための波形図である。

【符号の説明】

６ チャージポンプ回路 ７ ＬＰＦ ８ 第１Ｄ−ＦＦ ９ 第２Ｄ−ＦＦ １０ 第１遅延回路 １１ 第２遅延回路 １２ 第３遅延回路 １３、１４ ＦＥＴ

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準信号を発生する基準信号発生回路と、
   入力電圧に応じて発振周波数が制御される電圧制御発振
   回路と、前記電圧制御発振回路の出力信号を分周する分
   周回路と、前記分周回路の出力信号と前記基準信号との
   位相を比較する位相比較回路と、前記位相比較回路の出
   力信号に応じて３値出力信号を発生するチャージポンプ
   回路と、前記チャージポンプ回路の出力信号に応じて前
   記入力電圧を発生するループフィルタとから成るＰＬＬ
   回路の位相比較回路であって、 前記位相比較回路は、 前記分周回路の出力信号が基準信号に対して遅れるとき
   に第１出力信号を発生する第１出力部と、 前記分周回路の出力信号が基準信号に対して進んでいる
   とき第２出力信号を発生する第２出力部と、 第１出力部または第２出力部の信号を遅延する遅延部
   と、から成ることを特徴とするＰＬＬ回路の位相比較回
   路。
2. 【請求項２】前記位相比較回路は、クロック端子に前記
   分周回路の出力信号が印加される第１Ｄ−ＦＦと、クロ
   ック端子に前記基準信号が、Ｄ入力端子に該第１Ｄ−Ｆ
   Ｆの＊Ｑ出力信号が印加されるとともに、＊Ｑ出力信号
   を前記第１Ｄ−ＦＦのＤ入力端子に印加する第２Ｄ−Ｆ
   Ｆと、前記分周回路の出力信号を遅延し前記第２Ｄ−Ｆ
   Ｆのリセット端子に印加する第１遅延回路と、前記基準
   信号を遅延し前記第１Ｄ−ＦＦのリセット端子に印加す
   る第２遅延回路と、前記第１または第２Ｄ−ＦＦのＱ出
   力信号を遅延する第３遅延回路と、から成り、前記第３
   遅延回路の出力信号と、前記第１または第２Ｄ−ＦＦの
   出力信号とを位相比較回路の出力信号とすることを特徴
   とする請求項１記載のＰＬＬ回路の位相比較回路。