JP3189546B2 - 送受信回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、１本の伝送路の各端部
に接続された送信回路と受信回路とから成る送受信回路
に係り、特にＣＭＯＳ−ＬＳＩ内に構成するのに適した
送受信回路に関する。
に接続された送信回路と受信回路とから成る送受信回路
に係り、特にＣＭＯＳ−ＬＳＩ内に構成するのに適した
送受信回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ−ＬＳＩ内に構成した全
二重送受信回路として、１９９０年度ＩＣＣＤの論文
集、第４３０頁〜第４３３頁に記載されたＫｅｖｉｎ
Ｌａｍ，Ｌａｒｒｙ Ｒ．Ｄｅｎｎｉｓｏｎ，Ｗｉｌｌ
ｉａｍ Ｊ．Ｄａｌｌｙ等による論文「Ｓｉｍｕｌｔａ
ｎｅｏｕｓ Ｂｉｄｉｒｅｃｔｉｏｎａｌ Ｓｉｇｎａ
−ｌｌｉｎｇ ｆｏｒ ＩＣ Ｓｙｓｔｅｍｓ」に示さ
れたものが知られている。
二重送受信回路として、１９９０年度ＩＣＣＤの論文
集、第４３０頁〜第４３３頁に記載されたＫｅｖｉｎ
Ｌａｍ，Ｌａｒｒｙ Ｒ．Ｄｅｎｎｉｓｏｎ，Ｗｉｌｌ
ｉａｍ Ｊ．Ｄａｌｌｙ等による論文「Ｓｉｍｕｌｔａ
ｎｅｏｕｓ Ｂｉｄｉｒｅｃｔｉｏｎａｌ Ｓｉｇｎａ
−ｌｌｉｎｇ ｆｏｒ ＩＣ Ｓｙｓｔｅｍｓ」に示さ
れたものが知られている。
【０００３】上記論文による送信回路は、電流駆動形に
よる送信回路に伝送路とのインピーダンスマッチングを
とる為に、ＭＯＳの三極管特性を用いたＭＯＳ抵抗で終
端回路を構成している。受信回路ではＣＭＯＳ回路で構
成したセンスアンプを用いており、上記送信回路ともう
１組の送信回路をリファレンス回路として、全二重用の
送受信回路を構成している。
よる送信回路に伝送路とのインピーダンスマッチングを
とる為に、ＭＯＳの三極管特性を用いたＭＯＳ抵抗で終
端回路を構成している。受信回路ではＣＭＯＳ回路で構
成したセンスアンプを用いており、上記送信回路ともう
１組の送信回路をリファレンス回路として、全二重用の
送受信回路を構成している。
【０００４】
【発明が解決しようとする課題】ところで、最近の計算
機システムに使用されるＬＳＩ間通信に際して、スルー
プットを重視する部分では、、送信データ線と受信デー
タ線を独立して設けることが多く、更に、データ幅も８
バイト、又は１６バイトと非常に広くなっている。これ
らの論理を実現する為には、ＬＳＩのピンネックにより
ＬＳＩを分割する等して対処しており、結局装置の小型
化の障害となっている。
機システムに使用されるＬＳＩ間通信に際して、スルー
プットを重視する部分では、、送信データ線と受信デー
タ線を独立して設けることが多く、更に、データ幅も８
バイト、又は１６バイトと非常に広くなっている。これ
らの論理を実現する為には、ＬＳＩのピンネックにより
ＬＳＩを分割する等して対処しており、結局装置の小型
化の障害となっている。
【０００５】上記従来技術によれば、１本の信号線で双
方向の伝送が可能であるので信号本数を減少させること
ができる。しかし、伝送路の特性インピーダンスにマッ
チングした終端抵抗が必要な為、上記従来技術では電流
駆動形のドライバとパラレル終端用ＭＯＳ抵抗とにより
終端回路を構成している。その為、終端抵抗の補正回路
と、ＬＳＩ製造プロセスのバラツキによる電流駆動形の
ドライバの出力電流のバラツキを校正する補正回路が必
要であった。これにより、回路が複雑になると共に、リ
ファレンス回路による消費電力も多く、回路を小型化で
きないという問題があった。
方向の伝送が可能であるので信号本数を減少させること
ができる。しかし、伝送路の特性インピーダンスにマッ
チングした終端抵抗が必要な為、上記従来技術では電流
駆動形のドライバとパラレル終端用ＭＯＳ抵抗とにより
終端回路を構成している。その為、終端抵抗の補正回路
と、ＬＳＩ製造プロセスのバラツキによる電流駆動形の
ドライバの出力電流のバラツキを校正する補正回路が必
要であった。これにより、回路が複雑になると共に、リ
ファレンス回路による消費電力も多く、回路を小型化で
きないという問題があった。
【０００６】本発明の目的は、簡単な回路構成で送信回
路の出力インピーダンスを調整可能とし、回路を小型化
できる送受信回路を提供することにある。
路の出力インピーダンスを調整可能とし、回路を小型化
できる送受信回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する為に
本発明では、１本の伝送路の各端部に夫々接続された送
信回路とリファレンス回路と差動受信回路とからなる成
る送受信回路において、送信回路の出力インピーダンス
の基準値を生成する基準回路と、基準回路の状態に応じ
て、送信回路の出力インピーダンスが所望の値を示すよ
うに送信回路に印加する駆動電圧値を調整する電圧調整
回路とを設けたものである。
本発明では、１本の伝送路の各端部に夫々接続された送
信回路とリファレンス回路と差動受信回路とからなる成
る送受信回路において、送信回路の出力インピーダンス
の基準値を生成する基準回路と、基準回路の状態に応じ
て、送信回路の出力インピーダンスが所望の値を示すよ
うに送信回路に印加する駆動電圧値を調整する電圧調整
回路とを設けたものである。
【０００８】
【作用】上記手段によれば、ＬＳＩの製造時のバラツキ
によってＭＯＳトランジスタのオン抵抗が変動する場合
でも、電圧調整回路で送信回路の出力段のＭＯＳトラン
ジスタの駆動電圧を調整してＭＯＳトランジスタの三極
管動作領域でのオン抵抗を一定値に保つことにより、常
時、伝送線とインピーダンスマッチングがとれた状態で
回路を動作させることができる。
によってＭＯＳトランジスタのオン抵抗が変動する場合
でも、電圧調整回路で送信回路の出力段のＭＯＳトラン
ジスタの駆動電圧を調整してＭＯＳトランジスタの三極
管動作領域でのオン抵抗を一定値に保つことにより、常
時、伝送線とインピーダンスマッチングがとれた状態で
回路を動作させることができる。
【０００９】
【実施例】以下、図示する実施例に基づいて本発明を詳
細に説明する。
細に説明する。
【００１０】図１は、本発明の第１の実施例を示す回路
図であり、ＣＭＯＳにより構成したものである。ここ
で、図中右下に示したトランジスタシンボルの上側シン
ボルをＰＭＯＳ、下側シンボルをＮＭＯＳとし、また、
Ｓ、Ｇ、Ｄは夫々ＭＯＳトランジスタのソース、ゲー
ト、ドレインを示す。
図であり、ＣＭＯＳにより構成したものである。ここ
で、図中右下に示したトランジスタシンボルの上側シン
ボルをＰＭＯＳ、下側シンボルをＮＭＯＳとし、また、
Ｓ、Ｇ、Ｄは夫々ＭＯＳトランジスタのソース、ゲー
ト、ドレインを示す。
【００１１】図１において、送受信回路は送信回路１
と、リファレンス回路２と、電圧調整回路３と、基準回
路４と、差動受信回路５とから構成される。
と、リファレンス回路２と、電圧調整回路３と、基準回
路４と、差動受信回路５とから構成される。
【００１２】送信回路１は、出力トランジスタＱ１、Ｑ
２と、Ｑ１１、Ｑ１２及びＱ１３、Ｑ１４から成るＣＭ
ＯＳインバータで構成された前段回路より成る。
２と、Ｑ１１、Ｑ１２及びＱ１３、Ｑ１４から成るＣＭ
ＯＳインバータで構成された前段回路より成る。
【００１３】リファレンス回路２は、送信回路１の前段
回路のＣＭＯＳインバータで駆動されるトランジスタＱ
３、Ｑ４と、Ｑ３、Ｑ４の負荷となる負荷トランジスタ
Ｑ５、Ｑ６とで構成される。
回路のＣＭＯＳインバータで駆動されるトランジスタＱ
３、Ｑ４と、Ｑ３、Ｑ４の負荷となる負荷トランジスタ
Ｑ５、Ｑ６とで構成される。
【００１４】電圧調整回路３は、差動増幅回路６と、ト
ランジスタＱ７、Ｑ８から成る分圧回路とにより構成さ
れる。
ランジスタＱ７、Ｑ８から成る分圧回路とにより構成さ
れる。
【００１５】基準回路４は、基準抵抗Ｒｒと、駆動トラ
ンジスタＱ９、Ｑ１０とから構成される。
ンジスタＱ９、Ｑ１０とから構成される。
【００１６】差動受信回路５は、送信回路１の出力とリ
ファレンス回路２の出力を入力として、前記出力間の電
圧差を検出して出力する受信回路である。
ファレンス回路２の出力を入力として、前記出力間の電
圧差を検出して出力する受信回路である。
【００１７】以上のように構成された送受信回路の動作
について説明する。
について説明する。
【００１８】入力端７に与えられた高レベル又は低レベ
ルの入力信号は、送信回路１の前段回路のＣＭＯＳイン
バータに入力される。出力トランジスタＱ１のゲートと
接続する出力トランジスタＱ１１、Ｑ１２から成るＣＭ
ＯＳインバータと、出力トランジスタＱ２のゲートと接
続する出力トランジスタＱ１３、Ｑ１４から成るＣＭＯ
Ｓインバータとは同時に動作し、入力端７に高レベルの
信号が与えられた場合には低レベル、低レベルの信号が
与えられた場合には高レベルというように夫々入力信号
のレベルを反転したレベルの信号を出力する。入力端７
に高レベルの信号が入力されると、出力トランジスタＱ
１、Ｑ２のゲート電圧には低レベルが印加されるから、
出力トランジスタＱ１はオンし、出力トランジスタＱ２
はオフする。従って、入出力端８には高レベルが出力さ
れる。
ルの入力信号は、送信回路１の前段回路のＣＭＯＳイン
バータに入力される。出力トランジスタＱ１のゲートと
接続する出力トランジスタＱ１１、Ｑ１２から成るＣＭ
ＯＳインバータと、出力トランジスタＱ２のゲートと接
続する出力トランジスタＱ１３、Ｑ１４から成るＣＭＯ
Ｓインバータとは同時に動作し、入力端７に高レベルの
信号が与えられた場合には低レベル、低レベルの信号が
与えられた場合には高レベルというように夫々入力信号
のレベルを反転したレベルの信号を出力する。入力端７
に高レベルの信号が入力されると、出力トランジスタＱ
１、Ｑ２のゲート電圧には低レベルが印加されるから、
出力トランジスタＱ１はオンし、出力トランジスタＱ２
はオフする。従って、入出力端８には高レベルが出力さ
れる。
【００１９】出力トランジスタＱ１、Ｑ２と同一の条件
で駆動されるリファレンス回路２のトランジスタＱ３、
Ｑ４も同様に動作し、出力端１０には高レベルが出力さ
れる。但し、トランジスタＱ３、Ｑ４の負荷として接続
された負荷トランジスタＱ５、Ｑ６との間で分圧された
電圧値となる。
で駆動されるリファレンス回路２のトランジスタＱ３、
Ｑ４も同様に動作し、出力端１０には高レベルが出力さ
れる。但し、トランジスタＱ３、Ｑ４の負荷として接続
された負荷トランジスタＱ５、Ｑ６との間で分圧された
電圧値となる。
【００２０】受信回路５の入力側には入出力端８と出力
端１０とが接続されている。入出力端８が無負荷の場合
に、高レベル出力時はＶＤＤ２レベル、低レベル出力時
はＶＳＳ２レベルとなり、一方リファレンス回路２の出
力は、上記の通り分圧した出力電圧となっている為、差
動受信回路５の入力としては、送信回路の入力端７に高
レベルが入力された場合には＋入力側が−入力側よりも
高くなり、差動受信回路５の出力として、出力端９には
高レベルが出力される。逆に入力端７に低レベルが入力
された場合には出力端９には低レベルが出力される。
端１０とが接続されている。入出力端８が無負荷の場合
に、高レベル出力時はＶＤＤ２レベル、低レベル出力時
はＶＳＳ２レベルとなり、一方リファレンス回路２の出
力は、上記の通り分圧した出力電圧となっている為、差
動受信回路５の入力としては、送信回路の入力端７に高
レベルが入力された場合には＋入力側が−入力側よりも
高くなり、差動受信回路５の出力として、出力端９には
高レベルが出力される。逆に入力端７に低レベルが入力
された場合には出力端９には低レベルが出力される。
【００２１】次に電圧調整回路３と基準回路４の動作に
ついて説明する。
ついて説明する。
【００２２】駆動トランジスタＱ９のゲートにＱ９がオ
ンするようにバイアス電圧を印加すると、基準抵抗Ｒｒ
に電流が流れて、Ｒｒに電圧が発生する。Ｑ９の動作が
三極管動作するように素子を設計すると、Ｑ９がオンし
た時、オン抵抗と言われる抵抗特性を示すようになる。
抵抗器Ｒｒで発生する電圧を一定値にするようにＱ９の
バイアス電圧を調整すると、(１)式に示すようにオン抵
抗ＲＤＳが得られる。
ンするようにバイアス電圧を印加すると、基準抵抗Ｒｒ
に電流が流れて、Ｒｒに電圧が発生する。Ｑ９の動作が
三極管動作するように素子を設計すると、Ｑ９がオンし
た時、オン抵抗と言われる抵抗特性を示すようになる。
抵抗器Ｒｒで発生する電圧を一定値にするようにＱ９の
バイアス電圧を調整すると、(１)式に示すようにオン抵
抗ＲＤＳが得られる。
【００２３】 ＲＤＳ＝Ｒｒ(ＶＤＤ／ＶＲｒ−１)〔Ω〕……（１） 但し、 ＲＤＳ：駆動トランジスタＱ９のオン抵抗 Ｒｒ：基準抵抗 ＶＤＤ：電源電圧 ＶＲｒ：基準抵抗Ｒｒで発生する電圧 基準抵抗Ｒｒで発生する電圧を一定値に調整する為、差
動増幅回路６と、トランジスタＱ７、Ｑ８で電源電圧を
分圧した比較レベルをもつ電圧調整回路で駆動トランジ
スタＱ９のゲート電圧を調整する。差動増幅回路６の一
方の入力には基準回路４の出力が接続され、他方には比
較レベルが入力されており、差動増幅回路６の出力は駆
動トランジスタＱ９のゲートに接続されて、ネガティブ
フィードバック回路が構成されている。差動増幅回路６
の増幅率が高ければ、差動増幅回路６の入力端子間はイ
マジナリショートとなって両端子間は同一電圧となり、
基準抵抗Ｒｒで発生する電圧がトランジスタＱ７、Ｑ８
の分圧レベルと同じ値となる。その結果、駆動トランジ
スタＱ９のオン抵抗が一定値に調整される。駆動トラン
ジスタＱ１０側の動作についても同様である。
動増幅回路６と、トランジスタＱ７、Ｑ８で電源電圧を
分圧した比較レベルをもつ電圧調整回路で駆動トランジ
スタＱ９のゲート電圧を調整する。差動増幅回路６の一
方の入力には基準回路４の出力が接続され、他方には比
較レベルが入力されており、差動増幅回路６の出力は駆
動トランジスタＱ９のゲートに接続されて、ネガティブ
フィードバック回路が構成されている。差動増幅回路６
の増幅率が高ければ、差動増幅回路６の入力端子間はイ
マジナリショートとなって両端子間は同一電圧となり、
基準抵抗Ｒｒで発生する電圧がトランジスタＱ７、Ｑ８
の分圧レベルと同じ値となる。その結果、駆動トランジ
スタＱ９のオン抵抗が一定値に調整される。駆動トラン
ジスタＱ１０側の動作についても同様である。
【００２４】次に、各回路間を関連づけて、全体として
の回路動作及び全二重動作について説明する。
の回路動作及び全二重動作について説明する。
【００２５】送信回路１の出力トランジスタＱ１と基準
回路４の駆動トランジスタＱ９とを同一形状、同一寸法
のＭＯＳトランジスタとし、同様に出力トランジスタＱ
２と駆動トランジスタＱ１０とを同一形状、同一寸法の
ＭＯＳトランジスタとすると、ＬＳＩ内では特性が揃う
ことになる。従って、駆動トランジスタＱ９のオン抵抗
をある一定の値に調整した電圧調整回路３の出力電圧Ｖ
Ｃ１を、出力トランジスタＱ１をオンするＣＭＯＳイン
バータの電源電圧とすると、出力トランジスタＱ１がオ
ンしたときのオン抵抗は駆動トランジスタＱ９と一致す
ることになる。同様にして、出力トランジスタＱ２と駆
動トランジスタＱ１０と出力電圧ＶＣ２との関係も成立
する。
回路４の駆動トランジスタＱ９とを同一形状、同一寸法
のＭＯＳトランジスタとし、同様に出力トランジスタＱ
２と駆動トランジスタＱ１０とを同一形状、同一寸法の
ＭＯＳトランジスタとすると、ＬＳＩ内では特性が揃う
ことになる。従って、駆動トランジスタＱ９のオン抵抗
をある一定の値に調整した電圧調整回路３の出力電圧Ｖ
Ｃ１を、出力トランジスタＱ１をオンするＣＭＯＳイン
バータの電源電圧とすると、出力トランジスタＱ１がオ
ンしたときのオン抵抗は駆動トランジスタＱ９と一致す
ることになる。同様にして、出力トランジスタＱ２と駆
動トランジスタＱ１０と出力電圧ＶＣ２との関係も成立
する。
【００２６】ここで、例えば入出力端８に接続する伝送
線のインピーダンスを５０Ωとすれば、インピーダンス
マッチングをとる為には出力トランジスタＱ１及びＱ２
のオン抵抗が５０Ωとなることが望ましい。上記の通
り、基準回路４は基準抵抗Ｒｒをもち、オン抵抗は(１)
式で求めることができるから、例えばＲｒを５０Ωと
し、トランジスタＱ７、Ｑ８で分圧した電圧値をＶＤＤ
／２とすれば、出力トランジスタＱ１及びＱ２のオン抵
抗を５０Ωとすることができる。（トランジスタＱ７及
びＱ８を同一形状、同一寸法としておくことにより、分
圧電圧をＶＤＤ／２とすることは容易である。） 全二重動作は、本発明による送受信回路が対向して１本
の伝送線を介して接続された１対の回路により行われ
る。
線のインピーダンスを５０Ωとすれば、インピーダンス
マッチングをとる為には出力トランジスタＱ１及びＱ２
のオン抵抗が５０Ωとなることが望ましい。上記の通
り、基準回路４は基準抵抗Ｒｒをもち、オン抵抗は(１)
式で求めることができるから、例えばＲｒを５０Ωと
し、トランジスタＱ７、Ｑ８で分圧した電圧値をＶＤＤ
／２とすれば、出力トランジスタＱ１及びＱ２のオン抵
抗を５０Ωとすることができる。（トランジスタＱ７及
びＱ８を同一形状、同一寸法としておくことにより、分
圧電圧をＶＤＤ／２とすることは容易である。） 全二重動作は、本発明による送受信回路が対向して１本
の伝送線を介して接続された１対の回路により行われ
る。
【００２７】送信回路１がスイッチしてパルスを送出す
ると、出力トランジスタＱ１及びＱ２は上記動作により
伝送線のインピーダンスにマッチングしたオン抵抗とな
っている為、入出力端８にはＶＤＤ／２の振幅のパルス
が送出される。
ると、出力トランジスタＱ１及びＱ２は上記動作により
伝送線のインピーダンスにマッチングしたオン抵抗とな
っている為、入出力端８にはＶＤＤ／２の振幅のパルス
が送出される。
【００２８】リファレンス回路２のトランジスタＱ３
は、出力トランジスタＱ１のゲート幅を小さくしたもの
とし、またトランジスタＱ４は、出力トランジスタＱ２
のゲート幅を小さくしたものとする。このようにＭＯＳ
トランジスタをＬＳＩ内で形成すると、オン抵抗がゲー
ト幅に反比例して大きくなる。従って、出力トランジス
タＱ１、Ｑ２に対するトランジスタＱ３、Ｑ４のゲート
幅の縮小を同一の割合で行えば、出力トランジスタＱ
１、Ｑ２のスイッチング特性と同じスイッチング特性を
得ることができる。また、負荷トランジスタＱ５、Ｑ６
をトランジスタＱ３、Ｑ４のゲート幅の１／２に設計す
ると、トランジスタＱ３、Ｑ４のオン抵抗の２倍のオン
抵抗を得ることができる。このときのゲートバイアス条
件として、負荷トランジスタＱ５のゲートにＶＣ１を印
加し、負荷トランジスタＱ６のゲートにＶＣ２を印加す
る。
は、出力トランジスタＱ１のゲート幅を小さくしたもの
とし、またトランジスタＱ４は、出力トランジスタＱ２
のゲート幅を小さくしたものとする。このようにＭＯＳ
トランジスタをＬＳＩ内で形成すると、オン抵抗がゲー
ト幅に反比例して大きくなる。従って、出力トランジス
タＱ１、Ｑ２に対するトランジスタＱ３、Ｑ４のゲート
幅の縮小を同一の割合で行えば、出力トランジスタＱ
１、Ｑ２のスイッチング特性と同じスイッチング特性を
得ることができる。また、負荷トランジスタＱ５、Ｑ６
をトランジスタＱ３、Ｑ４のゲート幅の１／２に設計す
ると、トランジスタＱ３、Ｑ４のオン抵抗の２倍のオン
抵抗を得ることができる。このときのゲートバイアス条
件として、負荷トランジスタＱ５のゲートにＶＣ１を印
加し、負荷トランジスタＱ６のゲートにＶＣ２を印加す
る。
【００２９】ここで、トランジスタＱ３、Ｑ４のゲート
幅を出力トランジスタＱ１、Ｑ２のゲート幅の１／１０
とすると、トランジスタＱ３、Ｑ４のオン抵抗は５００
Ωとなる。また、負荷トランジスタＱ５、Ｑ６のオン抵
抗はその２倍の１ｋΩとなる。トランジスタＱ３、Ｑ４
はどちらかがオンして高レベル若しくは低レベルを出力
する。一方、負荷トランジスタＱ５、Ｑ６は常にオンし
ているので、電源ＶＤＤ２〜ＶＳＳ２間を分圧する。ま
た、トランジスタＱ３、Ｑ４の出力点は負荷トランジス
タＱ５、Ｑ６の分圧点に接続されているから、トランジ
スタＱ３、Ｑ４の負荷としては負荷トランジスタＱ５、
Ｑ６の並列オン抵抗が接続される。トランジスタＱ３、
Ｑ４のオン抵抗は５００Ωとなっており、負荷トランジ
スタＱ５、Ｑ６の並列オン抵抗も５００Ωとなるから、
トランジスタＱ３、Ｑ４がスイッチしたときには、(Ｖ
ＤＤ２−ＶＳＳ２)／２の振幅が観測される。このと
き、送信回路１の出力パルスも(ＶＤＤ２−ＶＳＳ２)／
２の振幅となっている為、差動受信回路５の入力には差
動の信号成分は加わらない。このようにして、送信信号
が受信信号へまわり込むことが防がれる。
幅を出力トランジスタＱ１、Ｑ２のゲート幅の１／１０
とすると、トランジスタＱ３、Ｑ４のオン抵抗は５００
Ωとなる。また、負荷トランジスタＱ５、Ｑ６のオン抵
抗はその２倍の１ｋΩとなる。トランジスタＱ３、Ｑ４
はどちらかがオンして高レベル若しくは低レベルを出力
する。一方、負荷トランジスタＱ５、Ｑ６は常にオンし
ているので、電源ＶＤＤ２〜ＶＳＳ２間を分圧する。ま
た、トランジスタＱ３、Ｑ４の出力点は負荷トランジス
タＱ５、Ｑ６の分圧点に接続されているから、トランジ
スタＱ３、Ｑ４の負荷としては負荷トランジスタＱ５、
Ｑ６の並列オン抵抗が接続される。トランジスタＱ３、
Ｑ４のオン抵抗は５００Ωとなっており、負荷トランジ
スタＱ５、Ｑ６の並列オン抵抗も５００Ωとなるから、
トランジスタＱ３、Ｑ４がスイッチしたときには、(Ｖ
ＤＤ２−ＶＳＳ２)／２の振幅が観測される。このと
き、送信回路１の出力パルスも(ＶＤＤ２−ＶＳＳ２)／
２の振幅となっている為、差動受信回路５の入力には差
動の信号成分は加わらない。このようにして、送信信号
が受信信号へまわり込むことが防がれる。
【００３０】全二重動作では、自回路と相手側回路とは
同一の動作をする。その為、相手側回路の出力インピー
ダンスも自回路と同じ５０Ωとなっている。従って、各
々の出力信号は互いに相手側回路で終端されていること
になる。相手側送信回路１の出力トランジスタＱ１がオ
ンして高レベルを出力しているとき、自送信回路１の出
力トランジスタＱ２がオンして低レベルを出力した場
合、両者の高レベルと低レベルを分圧した中間レベル、
即ち((ＶＤＤ２−ＶＳＳ２)／２)＋ＶＳＳ２が伝送線上
に観測される。一方、リファレンス回路２の出力電圧は
((ＶＤＤ２−ＶＳＳ２)／２)＋ＶＳＳ２とＶＳＳ２を分
圧した値となり、((ＶＤＤ２−ＶＳＳ２)／４)＋ＶＳＳ
２となる。差動受信回路５の＋側入力には((ＶＤＤ２−
ＶＳＳ２)／２)＋ＶＳＳ２が、−側入力には((ＶＤＤ２
−ＶＳＳ２)／４)＋ＶＳＳ２が夫々印加されるから、差
動受信回路５からは高レベルが出力される。
同一の動作をする。その為、相手側回路の出力インピー
ダンスも自回路と同じ５０Ωとなっている。従って、各
々の出力信号は互いに相手側回路で終端されていること
になる。相手側送信回路１の出力トランジスタＱ１がオ
ンして高レベルを出力しているとき、自送信回路１の出
力トランジスタＱ２がオンして低レベルを出力した場
合、両者の高レベルと低レベルを分圧した中間レベル、
即ち((ＶＤＤ２−ＶＳＳ２)／２)＋ＶＳＳ２が伝送線上
に観測される。一方、リファレンス回路２の出力電圧は
((ＶＤＤ２−ＶＳＳ２)／２)＋ＶＳＳ２とＶＳＳ２を分
圧した値となり、((ＶＤＤ２−ＶＳＳ２)／４)＋ＶＳＳ
２となる。差動受信回路５の＋側入力には((ＶＤＤ２−
ＶＳＳ２)／２)＋ＶＳＳ２が、−側入力には((ＶＤＤ２
−ＶＳＳ２)／４)＋ＶＳＳ２が夫々印加されるから、差
動受信回路５からは高レベルが出力される。
【００３１】また、自送信回路１が相手側送信回路１と
同じ高レベルを出力した場合には、伝送線上には高レベ
ルＶＤＤ２が観測される。この時のリファレンス回路２
の出力電圧は(３(ＶＤＤ２−ＶＳＳ２)／４)＋ＶＳＳ２
となり、差動受信回路５の＋側入力にはＶＤＤ２が、−
側入力には(３(ＶＤＤ２−ＶＳＳ２)／４)＋ＶＳＳ２が
夫々印加され、差動受信回路５からは高レベルが出力さ
れる。これにより、自送信回路１の出力レベルに関係な
く相手側の出力レベルを感知することができる。更に、
相手側送信回路１の出力レベルが低レベルになったとき
には、自送信回路１の出力レベルに関係なく低レベルを
受信する。
同じ高レベルを出力した場合には、伝送線上には高レベ
ルＶＤＤ２が観測される。この時のリファレンス回路２
の出力電圧は(３(ＶＤＤ２−ＶＳＳ２)／４)＋ＶＳＳ２
となり、差動受信回路５の＋側入力にはＶＤＤ２が、−
側入力には(３(ＶＤＤ２−ＶＳＳ２)／４)＋ＶＳＳ２が
夫々印加され、差動受信回路５からは高レベルが出力さ
れる。これにより、自送信回路１の出力レベルに関係な
く相手側の出力レベルを感知することができる。更に、
相手側送信回路１の出力レベルが低レベルになったとき
には、自送信回路１の出力レベルに関係なく低レベルを
受信する。
【００３２】以上の通り、本実施例における送受信回路
は、自送信回路１の出力レベルに関係なく、互いに相手
側送信回路１の出力レベルを受信することができ、全二
重動作が可能である。
は、自送信回路１の出力レベルに関係なく、互いに相手
側送信回路１の出力レベルを受信することができ、全二
重動作が可能である。
【００３３】図２は、本発明の第２の実施例を示すもの
で、第１の実施例におけるＰＭＯＳのトランジスタＱ
１、Ｑ３、Ｑ５、Ｑ９を各々ＮＭＯＳ構成としたもので
ある。
で、第１の実施例におけるＰＭＯＳのトランジスタＱ
１、Ｑ３、Ｑ５、Ｑ９を各々ＮＭＯＳ構成としたもので
ある。
【００３４】本実施例では、ＰＭＯＳ構成からＮＭＯＳ
構成へ変更したことに伴い、送信回路１の出力トランジ
スタＱ１を駆動する為のトランジスタＱ１１、Ｑ１２か
ら成るＣＭＯＳインバータと入力端との間に、更に、ト
ランジスタＱ１５、Ｑ１６から成るＣＭＯＳインバータ
を挿入しており、動作は実施例１に示したものと同一で
ある。
構成へ変更したことに伴い、送信回路１の出力トランジ
スタＱ１を駆動する為のトランジスタＱ１１、Ｑ１２か
ら成るＣＭＯＳインバータと入力端との間に、更に、ト
ランジスタＱ１５、Ｑ１６から成るＣＭＯＳインバータ
を挿入しており、動作は実施例１に示したものと同一で
ある。
【００３５】図３は、本発明の第３の実施例を示すもの
で、第２の実施例におけるトランジスタＱ１、Ｑ３、Ｑ
５のゲートに同一のバイアス電圧を印加したとき、各々
が同一のインピーダンスを示すようにゲート幅を変更し
て構成したものであり、また、基準回路４における基準
抵抗、駆動トランジスタ、及び電圧調整回路３における
差動増幅回路を１つずつ１組で構成している。
で、第２の実施例におけるトランジスタＱ１、Ｑ３、Ｑ
５のゲートに同一のバイアス電圧を印加したとき、各々
が同一のインピーダンスを示すようにゲート幅を変更し
て構成したものであり、また、基準回路４における基準
抵抗、駆動トランジスタ、及び電圧調整回路３における
差動増幅回路を１つずつ１組で構成している。
【００３６】トランジスタＱ１、Ｑ３、Ｑ５をＮＭＯＳ
で構成する場合、三極管領域での動作を行わせる為に
は、ドレイン電圧をゲート電圧よりもＭＯＳトランジス
タのスレッシホールド電圧分以上低くする必要がある。
その為、送信回路１及びリファレンス回路２の電源電圧
には、ＣＭＯＳゲートを駆動する電源よりも低い電源を
給電しなければならず、本実施例ではＶＤＤ１、ＶＤＤ
２とは別の電源を給電している。
で構成する場合、三極管領域での動作を行わせる為に
は、ドレイン電圧をゲート電圧よりもＭＯＳトランジス
タのスレッシホールド電圧分以上低くする必要がある。
その為、送信回路１及びリファレンス回路２の電源電圧
には、ＣＭＯＳゲートを駆動する電源よりも低い電源を
給電しなければならず、本実施例ではＶＤＤ１、ＶＤＤ
２とは別の電源を給電している。
【００３７】図５は、本発明におけるリファレンス回路
の他の構成例を示すもので、第１の実施例における負荷
トランジスタＱ５、Ｑ６、及び第３の実施例における負
荷トランジスタＱ５、Ｑ６のソースに電源ＶＤＤ２及び
ＶＳＳ２若しくはグランドとは異なる電源ＶＴＨを接続
して構成したものである。ＶＴＨのレベルを送信回路１
から出力される高レベルと低レベルの中間に設定するこ
とにより、第１の実施例と同様の動作を行う。
の他の構成例を示すもので、第１の実施例における負荷
トランジスタＱ５、Ｑ６、及び第３の実施例における負
荷トランジスタＱ５、Ｑ６のソースに電源ＶＤＤ２及び
ＶＳＳ２若しくはグランドとは異なる電源ＶＴＨを接続
して構成したものである。ＶＴＨのレベルを送信回路１
から出力される高レベルと低レベルの中間に設定するこ
とにより、第１の実施例と同様の動作を行う。
【００３８】また、更なる応用として、負荷トランジス
タＱ６のオン抵抗をトランジスタＱ４と合わせて形成
し、負荷トランジスタＱ６の電源をＶＴＨとすることで
上記動作を行わせることもできる。
タＱ６のオン抵抗をトランジスタＱ４と合わせて形成
し、負荷トランジスタＱ６の電源をＶＴＨとすることで
上記動作を行わせることもできる。
【００３９】以上本発明を実施例に基づき具体的に説明
したが、本発明は上記実施例に限定されるものではな
く、各実施例を適宜組み合わせて構成しても良く、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
したが、本発明は上記実施例に限定されるものではな
く、各実施例を適宜組み合わせて構成しても良く、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００４０】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳ−ＬＳＩ内に構成するのに適した回路構成で、送
信回路における出力トランジスタのオン抵抗を調整可能
としている為、ＬＳＩ製造プロセスのバラツキによって
ＭＯＳトランジスタのオン抵抗が大きく変動する場合で
も、常時、伝送線とインピーダンスマッチングがとれた
状態で回路を動作させることができる。しかも、電流駆
動形の出力回路とパラレル終端用ＭＯＳ抵抗とにより終
端回路を構成している従来技術と比較して、制御が簡単
で、且つ、素子数が少なくてすみ、回路を小型化でき
る。
ＭＯＳ−ＬＳＩ内に構成するのに適した回路構成で、送
信回路における出力トランジスタのオン抵抗を調整可能
としている為、ＬＳＩ製造プロセスのバラツキによって
ＭＯＳトランジスタのオン抵抗が大きく変動する場合で
も、常時、伝送線とインピーダンスマッチングがとれた
状態で回路を動作させることができる。しかも、電流駆
動形の出力回路とパラレル終端用ＭＯＳ抵抗とにより終
端回路を構成している従来技術と比較して、制御が簡単
で、且つ、素子数が少なくてすみ、回路を小型化でき
る。
【００４１】また、出力段の電源を分離した構成とする
ことにより、より少ない消費電力で回路を動作させるこ
とが可能である。
ことにより、より少ない消費電力で回路を動作させるこ
とが可能である。
【図１】本発明の第１の実施例を示す回路構成図であ
る。
る。
【図２】本発明の第２の実施例を示す回路構成図であ
る。
る。
【図３】本発明の第３の実施例を示す回路構成図であ
る。
る。
【図４】ＭＯＳトランジスタの動作領域を説明する為の
電圧−電流関係図である。
電圧−電流関係図である。
【図５】本発明におけるリファレンス回路の他の構成例
を示す回路構成図である。
を示す回路構成図である。
【符号の説明】 １…送信回路、２…リファレンス回路、３…電圧調整回
路、４…基準回路、５…差動受信回路、６…差動増幅
器、Ｑ１〜Ｑ１６…ＭＯＳトランジスタ
路、４…基準回路、５…差動受信回路、６…差動増幅
器、Ｑ１〜Ｑ１６…ＭＯＳトランジスタ
Claims (1)
- 【請求項１】１本の伝送路の各端部に夫々接続された送
信回路とリファレンス回路と差動受信回路とからなる成
る送受信回路において、 前記送信回路の出力インピーダンスの基準値を生成する
基準回路と、前記基準回路の状態に応じて、前記送信回
路の出力インピーダンスが所望の値を示すよう前記送信
回路に印加する駆動電圧値を調整する電圧調整回路とを
有することを特徴とする送受信回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33462893A JP3189546B2 (ja) | 1993-12-28 | 1993-12-28 | 送受信回路 |
| US08/360,325 US5514983A (en) | 1993-12-28 | 1994-12-21 | CMOS full duplex transmission-reception circuit |
| KR94037216A KR970007987B1 (en) | 1993-12-28 | 1994-12-27 | Cmos full duplex transmission - reception circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33462893A JP3189546B2 (ja) | 1993-12-28 | 1993-12-28 | 送受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202675A JPH07202675A (ja) | 1995-08-04 |
| JP3189546B2 true JP3189546B2 (ja) | 2001-07-16 |
Family
ID=18279511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33462893A Expired - Fee Related JP3189546B2 (ja) | 1993-12-28 | 1993-12-28 | 送受信回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5514983A (ja) |
| JP (1) | JP3189546B2 (ja) |
| KR (1) | KR970007987B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105540107A (zh) * | 2015-12-25 | 2016-05-04 | 青岛朝阳华泰管理咨询服务有限公司 | 一种可调节高度垃圾桶 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604450A (en) * | 1995-07-27 | 1997-02-18 | Intel Corporation | High speed bidirectional signaling scheme |
| US5872471A (en) * | 1995-12-25 | 1999-02-16 | Hitachi, Ltd. | Simultaneous bidirectional transmission circuit |
| FR2746946B1 (fr) * | 1996-03-29 | 1998-12-31 | Valeo Equip Electr Moteur | Systeme de communication bidirectionnelle simultanee entre deux organes electriques ou electroniques d'un vehicule automobile, et organe equipe des moyens correspondants |
| DE19633714C1 (de) * | 1996-08-21 | 1998-02-12 | Siemens Ag | Schnelle, verlustleistungsarme und ECL-kompatible Ausgangs-schaltung in CMOS-Technologie |
| WO1998017025A1 (fr) * | 1996-10-11 | 1998-04-23 | Valeo Equipements Electriques Moteur | Systeme de communication bidirectionnelle simultanee entre deux organes electriques ou electroniques d'un vehicule automobile, et organe equipe des moyens correspondants |
| US6239619B1 (en) * | 1996-12-11 | 2001-05-29 | Sun Microsystems, Inc. | Method and apparatus for dynamic termination logic of data buses |
| US6008665A (en) * | 1997-05-07 | 1999-12-28 | California Micro Devices Corporation | Termination circuits and methods therefor |
| JPH11186896A (ja) * | 1997-12-24 | 1999-07-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2000031810A (ja) * | 1998-07-10 | 2000-01-28 | Fujitsu Ltd | ドライバ回路 |
| US6522701B1 (en) | 1998-10-07 | 2003-02-18 | Conexant Systems, Inc. | Method and apparatus for extracting received digital data from a full-duplex point-to-point signaling channel using sampled-data techniques |
| FR2785409B1 (fr) * | 1998-10-30 | 2001-09-21 | Bull Sa | Liaison cmos bidirectionnelle bipoint adaptee en reception et en emission |
| US6798191B1 (en) * | 1999-08-09 | 2004-09-28 | Power Measurement Ltd. | Revenue meter with a graphic user interface being operative to display scalable objects |
| JP2002064590A (ja) * | 2000-08-18 | 2002-02-28 | Nec Corp | 負荷分散型２重化通信システム及び２重化伝送装置 |
| US6459277B1 (en) | 2000-12-01 | 2002-10-01 | Koninklijke Philips Electronics N.V. | Line impedance calibration using actual impedance determination |
| US6976114B1 (en) * | 2001-01-25 | 2005-12-13 | Rambus Inc. | Method and apparatus for simultaneous bidirectional signaling in a bus topology |
| US8618832B2 (en) * | 2011-08-03 | 2013-12-31 | Qualcomm Incorporated | Balanced single-ended impedance control |
| JP6127828B2 (ja) * | 2013-08-09 | 2017-05-17 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
| CN104079317B (zh) * | 2014-07-21 | 2016-06-29 | 无锡中感微电子股份有限公司 | 无线双工收发器 |
| US9698789B2 (en) * | 2014-09-08 | 2017-07-04 | Novatek Microelectronics Corp. | Integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2598871B1 (fr) * | 1986-05-14 | 1988-09-30 | Bendix Electronics Sa | Circuit d'interface bidirectionnel presentant un acces unipolaire et un acces bipolaire pour des signaux logiques |
| US5084637A (en) * | 1989-05-30 | 1992-01-28 | International Business Machines Corp. | Bidirectional level shifting interface circuit |
| US5248906A (en) * | 1992-06-12 | 1993-09-28 | Advanced Micro Devices, Inc. | High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current |
| US5371424A (en) * | 1992-11-25 | 1994-12-06 | Motorola, Inc. | Transmitter/receiver circuit and method therefor |
-
1993
- 1993-12-28 JP JP33462893A patent/JP3189546B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-21 US US08/360,325 patent/US5514983A/en not_active Expired - Fee Related
- 1994-12-27 KR KR94037216A patent/KR970007987B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105540107A (zh) * | 2015-12-25 | 2016-05-04 | 青岛朝阳华泰管理咨询服务有限公司 | 一种可调节高度垃圾桶 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5514983A (en) | 1996-05-07 |
| JPH07202675A (ja) | 1995-08-04 |
| KR970007987B1 (en) | 1997-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |