JP2009253952A - 半導体装置及び半導体装置のインピーダンス調整方法 - Google Patents

Abstract

【課題】インピーダンス調整の精度を向上させる。
【解決手段】４ビットカウンタ３３ｐは、コンパレータ３２ｐから供給されたアップダウン信号Ｓｐに基づいて４ビットのカウンタ値ＣＮＴｐを出力する。重み付け選択回路３５ｐは、各ＰＭＯＳトランジスタのＤＣ特性の平均値との偏差に基づいて重み付けを行い、４ビットカウンタ３３ｐのビット１（ＬＳＢ）には、偏差が最も小さいトランジスタを割り当てる。重み付け選択回路３３ｐは、４ビットカウンタ３３ｐのビット２には、２つのＰＭＯＳトランジスタ、ビット３には、４つのＰＭＯＳトランジスタ、ビット４（ＭＳＢ）には、８つのＰＭＯＳトランジスタを割り当てる。そして、重み付け選択回路３５ｐは、４ビットカウンタ３３ｐから出力されたカウンタ値ＣＮＴｐに基づいて、トランジスタＰ３−１〜Ｐ３０を選択する。
【選択図】図３

Description

本発明は、半導体装置及び半導体装置のインピーダンス調整方法に関するものである。

半導体集積回路として、特に高速インタフェース動作を実現するために終端抵抗を内蔵した出力バッファ回路がある。

従来、高速にインタフェースを行うこの種の出力バッファ回路は、例えば、出力バッファの出力に抵抗をＬＳＩ内に内蔵したり、ＬＳＩ外部に付加したりしていた。最近では、さらに精度を上げるためインピーダンス調整回路をＬＳＩ内に搭載したものもある。

高速なインタフェースにおいては、送信回路、受信回路、ＬＳＩ間の伝送線路共に分布定数回路としての取り扱いが要求され、インピーダンス整合を行うことは、不可欠なことである。伝送線路と負荷のとインピーダンス不整合は反射波を生じさせ、反射波は、入力バッファの誤動作を生じさせるからである。

また、前述のように抵抗をＬＳＩ内に内蔵したり、外付けしたりする方式では、温度変動依存、プロセス変動依存を受けにくい抵抗素子に抵抗値の割合を大きくする必要があり、ＭＯＳトランジスタのサイズを大きくする必要がある。

しかし、ＭＯＳトランジスタのサイズを大きくすると、ＬＳＩ内部領域の収容性が低下し、貫通電流が増加し、ノイズ、消費電力も増加する。そこで、現在、このような問題を改善するためにも、インピーダンス調整回路が設けられている（例えば、特許文献１参照）。

その調整方法は精度の良い外部抵抗素子に合わせる方法が主流である。インピーダンス調整回路を付加することによりＭＯＳトランジスタのサイズを大きくする必要がなくなり、収容性を改善でき、ノイズ、消費電力を低減することができ、かつ高速にインタフェースを図ることができる。
特開２００５−３９５４９号公報（第６頁、図１）

近年、インピーダンス調整回路の精度が要求され、また、インタフェースのさらなる高速化も要求されている。このため、インピーダンスを電位変換したレベルの検出精度が要求されてきている。

例えば、昨今のテクノロジを例に挙げると電源電圧１Ｖ時に、電位検出差は数ｍＶを検出する必要がある。

一方、近年、半導体集積回路では、微細化が進んでいる。この微細化により半導体チップ内のバラツキも大きくなり、このバラツキを考慮する必要がある。局所的なバラツキモデルとしてはｐｅｌｇｒｏｍらのモデルが知られている。しかし、このようなバラツキにより今までと同様な回路方式では数ｍＶを検出する差動回路を作成できない。

本発明は、このような従来の問題点に鑑みてなされたもので、インピーダンス調整の精度を向上させることが可能な半導体装置及び半導体装置のインピーダンス調整方法を提供することを目的とする。

この目的を達成するため、本発明の第１の観点に係る半導体装置は、
それぞれインピーダンス特性が既知である複数のトランジスタが並列に接続されたアレイ回路と、
基準インピーダンスと前記アレイ回路のインピーダンスとを比較し、比較結果を出力するインピーダンス比較部と、
クロック信号が供給され、前記インピーダンス比較部が出力した比較結果に基づいて、供給されたクロック信号をカウントし、当該カウント値をビット値で出力するビットカウンタと、
前記アレイ回路の複数のトランジスタのインピーダンス特性の代表値との偏差に基づいて各トランジスタの重み付けを行い、前記ビットカウンタの最下位ビットに前記偏差が最も小さいトランジスタを割り当てるとともに、前記重み付けに従い、第ｋ（ｋ；１以上の自然数）ビットには２の（ｋ−１）乗個のトランジスタを割り当てて、前記ビットカウンタが出力したカウント値に基づいて、各ビットに割り当てたトランジスタを選択してオン・オフする制御部と、を備えたことを特徴とする。

本発明の第２の観点に係る半導体装置のインピーダンス調整方法は、
それぞれインピーダンス特性が既知である複数のトランジスタが並列に接続されたアレイ回路と、
基準インピーダンスと前記アレイ回路のインピーダンスとを比較し、比較結果を出力するインピーダンス比較部と、
クロック信号が供給され、前記インピーダンス比較部が出力した比較結果に基づいて、供給されたクロック信号をカウントし、当該カウント値をビット値で出力するビットカウンタと、を備えた半導体装置のインピーダンス調整方法であって、
前記アレイ回路の複数のトランジスタのインピーダンス特性の代表値との偏差に基づいて各トランジスタの重み付けを行うステップと、
前記ビットカウンタの最下位ビットに前記偏差が最も小さいトランジスタを割り当てるとともに、前記重み付けに従い、第ｋ（ｋ；１以上の自然数）ビットには２のｋ乗個のトランジスタを割り当てるステップと、
前記ビットカウンタが出力したカウント値に基づいて、各ビットに割り当てたトランジスタをオン・オフするステップと、を備えたことを特徴とする。

本発明によれば、インピーダンス調整の精度を向上させることができる。

以下、本発明の実施形態に係る半導体回路を、図面を参照して説明する。尚、本実施形態では、半導体回路をＬＳＩ（Large Scale Integrated circuit）として説明する。

本実施形態に係るＬＳＩ１００の構成を図１に示す。
本実施形態に係るＬＳＩ１００は、内部回路１と、出力バッファ２と、インピーダンス調整回路３と、を備える。

内部回路１は、様々な信号処理を行い、ＬＳＩ１００の外部に出力すべき信号Ｄｉｎを出力する。信号Ｄｉｎは、ハイレベルとローレベルを有する二値信号である。

出力バッファ２は、内部回路１の出力信号Ｄｉｎを、そのダイナミックレンジと電流駆動能力を拡大してＤｏｕｔとして出力する。この信号Ｄｏｕｔは、ＬＳＩ１００の出力端子ＰＡＤ１を介して外部に出力される。

出力バッファ２は、図２に示すように、プルアップ回路２ｕとプルダウン回路２ｄとを備える。

プルアップ回路２ｕは、信号Ｄｏｕｔを出力する出力ラインＯＬの電圧を接地電圧レベルにプルダウンするための回路であり、トランジスタＰ２−０〜Ｐ２−ｑ（ｑ；２以上の自然数）と、ＮＡＮＤ（ＮＡＤゲート）１〜ＮＡＮＤｑと、を備える。

トランジスタＰ２−０〜Ｐ２−ｑは、ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor；Ｐ型金属酸化膜半導体）トランジスタであり、それぞれ、そのドレインが出力ラインＯＬに接続され、ソースが電圧ＶＤＤの電源に接続されている。トランジスタＰ２−０のゲートには、信号Ｄｉｎが供給される。

トランジスタＰ２−１〜Ｐ２−ｑのソース−ドレイン間のオン抵抗は、重み付けされており、トランジスタＰ２−１のオン抵抗をＲp1、コンダクタンスをＣp1、とすると、トランジスタＰ２−２のオン抵抗は２・Ｒp1、コンダクタンスはＣp1／２、・・・、の関係にある。

また、トランジスタＰ２−ｑのオン抵抗とコンダクタンスは、例えば、トランジスタＰ２−１とＰ２−ｑとの並列回路のインピーダンスが出力バッファ２の目的とする出力インピーダンスに一致するように、適宜設定される。

ＮＡＮＤ１〜ＮＡＮＤｑは、トランジスタＰ２−１〜Ｐ２−ｑを選択するためのゲートであり、ＮＡＮＤ１〜ＮＡＮＤｑの反転入力端子はデータ入力端子に接続され、内部回路１からのデータＤｉｎが入力される。また、ＮＡＮＤ１〜ＮＡＮＤｑの正転入力端子には、インピーダンス調整回路３からのバイナリ制御信号の各ビットＰＣＢ１（ＬＳＢ）〜ＰＣＢｑ（ＭＳＢ）がそれぞれ１対１で入力される。

ＮＡＮＤ１〜ＮＡＮＤｑの出力端子は、それぞれトランジスタＰ１〜Ｐｑのゲートに接続されている。トランジスタＰ５のゲートには、データＤｉｎが直接供給される。

トランジスタＰ２−０〜Ｐ２−ｑは、基本的に、入力信号がロー（Ｌ）レベルの時にオンして、信号ラインの電圧を電圧Ｖddにプルアップし、入力信号がハイ（Ｈ）レベルの時にオフする。

但し、インピーダンス調整回路３から供給されるバイナリ制御信号ＰＣＢ１（ＬＳＢ）〜ＰＣＢｑ（ＭＳＢ）の値に応じて、ＮＡＮＤ１〜ＮＡＮＤ４が開閉するため、このバイナリ制御信号ＰＣＢ１〜ＰＣＢｑによって、オン可能なトランジスタＰ２−１〜Ｐ２−ｑの組合せが定まる。

オンしたトランジスタＰ２−１〜Ｐ２−ｑの合成抵抗が、インピーダンス調整用の高精度外部抵抗の抵抗値に一致するようにバイナリ制御信号ＰＣＢ１〜ＰＣＢｑは設定されている。

プルダウン回路２ｄは、トランジスタＮ２−０〜Ｎ２−ｑとＡＮＤ（ＡＮＤゲート）１〜ＡＮＤｑと、から構成されている。

トランジスタＮ２−０〜Ｎ２−ｑは、ＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor；Ｎ型金属酸化膜半導体）トランジスタであり、それぞれ、そのドレインが出力ラインＯＬに接続され、ソースが接地されている。トランジスタＮ２−０のゲートには信号Ｄｉｎが供給される。

トランジスタＮ２−１〜Ｎ２−４のソース−ドレイン間のオン抵抗は、重み付けされており、トランジスタＮ２−１のオン抵抗をＲn1、コンダクタンスをＣn1、とすると、トランジスタＮ２−２のオン抵抗は２・Ｒn1、コンダクタンスはＣn1／２、・・・、の関係にある。

また、トランジスタＮ２−ｑのオン抵抗とコンダクタンスは、例えば、トランジスタＮ２−１とＮ２−ｑとの並列回路のインピーダンスが出力バッファ２の目的とする出力インピーダンスに一致するように、適宜設定される。

ＡＮＤ１〜ＡＮＤｑの一方の入力端子はデータ入力端子に接続され、内部回路１からのデータＤｉｎが入力される。また、ＡＮＤ１〜ＡＮＤｑの他方の入力端子には、インピーダンス調整回路３からの、バイナリ制御信号の各ビットＮＣＢ１（ＬＳＢ）〜ＮＣＢｑ（ＭＳＢ）がそれぞれ１対１で入力される。

ＡＮＤ１〜ＡＮＤｑの出力端子は、それぞれトランジスタＮ２−１〜Ｎ２−４のゲートに接続されている。トランジスタＮ２−ｑのゲートには、データＤｉｎが直接供給される。

トランジスタＮ２−１〜Ｎ２−ｑは、基本的に、入力信号がハイ（Ｈ）レベルの時にオンして、信号ラインの電圧を接地レベルにプルダウンし、入力信号がロー（Ｌ）レベルの時にオフする。

但し、インピーダンス調整回路３から供給されるバイナリ制御信号ＮＣＢ１〜ＮＣＢｑの値に応じて、ＡＮＤ１〜ＡＮＤｑが開閉するため、このバイナリ制御信号ＮＣＢ１〜ＮＣＢｑによって、オン可能なトランジスタＮ２−１〜Ｎ２−ｑの組合せが定まる。

オンしたトランジスタＮ２−１〜Ｎ２−ｑの合成抵抗が、インピーダンス調整用の高精度外部抵抗（基準抵抗）Ｒ２（図３）の抵抗値に一致するようにバイナリ制御信号ＮＣＢ１〜ＮＣＢｑは設定されている。

インピーダンス調整回路３は、出力バッファ２の出力インピーダンスを調整するために設けられた回路であり、図３に示すように、ＰＭＯＳ用インピーダンス調整回路３０ｐと、ＮＭＯＳ用インピーダンス調整回路３０ｎと、を備えている。

尚、インピーダンス調整回路３には、端子ＰＡＤ２が設けられ、この端子ＰＡＤ２には、抵抗Ｒ１と抵抗Ｒ２とが接続される。

抵抗Ｒ１と抵抗Ｒ２とは、インピーダンス調整の基準となる抵抗である。抵抗Ｒ１の一端には、予め設定された電圧Ｖddが印加される。抵抗Ｒ２の一端は、抵抗Ｒ１の他端に接続される。そして、抵抗Ｒ２の他端には、予め設定された電圧Ｖssが印加される。

端子ＰＡＤ２は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、抵抗Ｒ１，Ｒ２によって分圧された電位Ｖpadが印加される。

ＰＭＯＳ用インピーダンス調整回路３０ｐは、ＰＭＯＳアレイ３１ｐと、コンパレータ３２ｐと、４ビットカウンタ３３ｐと、カウンタ値保持回路３４ｐと、重み付け選択回路３５ｐと、を備える。

ＰＭＯＳアレイ３１ｐは、端子ＰＡＤ２の電圧Ｖpadをプルアップする回路であり、出力バッファ２のプルアップ回路２ｕの動作・特性をシミュレートする回路である。換言すれば、端子ＰＡＤ２に接続された抵抗Ｒ１とで、電源電圧Ｖddを分圧する回路である。

ＰＭＯＳアレイ３１ｐは、複数のＰＭＯＳタイプのトランジスタＰ３−１〜Ｐ３−３０を備えたものである。

トランジスタＰ３−１〜Ｐ３−３０は、それぞれ、並列に接続されている。即ち、トランジスタＰ３−１〜Ｐ３−３０の各ソースには、電源電圧Ｖddが印加される。トランジスタＰ３−１〜Ｐ３−３０の各ドレインは、端子ＰＡＤ２に接続され、トランジスタＰ３−１〜Ｐ３−３０のゲートは重み付け選択回路３５ｐに接続される。

このトランジスタＰ３−１〜Ｐ３−３０は、それぞれ、インピーダンス特性が既知のものである。

トランジスタＰ３−１〜Ｐ３−３０の特性には、通常、バラツキが生じる。このため、ＰＭＯＳアレイ３１ｐは、４ビットカウンタ３３ｐのすべてのビット値に割り当てられる１５個のトランジスタよりも多くの数のトランジスタＰ３−１〜Ｐ３−３０を備える。

このように、ＰＭＯＳアレイ３１ｐは、多くのトランジスタＰ３−１〜Ｐ３−３０を備えることにより、インピーダンス特性の代表値として、平均値との偏差が小さいものから順に選択できる。

このトランジスタＰ３−１〜Ｐ３−３０は、インピーダンス特性として各ＤＣ特性の測定が可能となるようにＬＳＩ１００内に形成されている。予め電圧フォースの電流値測定、あるいは電流フォースの電圧値測定が行われ、インピーダンス特性は既知のものである。

例えば、ＰＭＯＳトランジスタがトランジスタＰ３−１〜Ｐ３−３０の３０個であるので、トランジスタＰ３−１〜Ｐ３−３０は、５ビットのバイナリカウンタでＬＳＩ１００の外部より選択できるように作り込まれる。

コンパレータ３２ｐは、参照電位Ｖrefpと端子ＰＡＤ２の電位Ｖpadとを比較し、比較結果としてアップダウン信号Ｓｐを４ビットカウンタ３３ｐに供給するものである。参照電位Ｖrefpは、基準インピーダンスを示すために予め設定された電位であり、端子ＰＡＤ２の電位Ｖpadは、ＰＭＯＳアレイ３１ｐによるインピーダンスを示す電位である。

コンパレータ３２ｐの非反転入力端子（＋）には、参照電位Ｖrefpが印加され、反転入力端子（−）は、端子ＰＡＤ２に接続される。コンパレータ３２ｐは、電圧Ｖpadが非反転入力端子（＋）に印加される参照電位Ｖrefpよりも高いときには、ハイレベル、低いときには、ローレベルの信号Ｓｐを出力する。

４ビットカウンタ３３ｐは、コンパレータ３２ｐから供給されたアップダウン信号Ｓｐに基づいて、４ビットのカウンタ値ＣＮＴｐを生成するものである。

４ビットカウンタ３３ｐには、クロック信号ｃｋが供給される。４ビットカウンタ３３ｐは、クロック信号ｃｋの立ち上がりエッジで、コンパレータ３２ｐから供給されたアップダウン信号Ｓｐがハイレベルのときは、カウンタ値ＣＮＴｐを１だけ増加させ、ローレベルのときは、１だけ減少させる。

４ビットカウンタ３３ｐは、生成した４ビットのカウンタ値ＣＮＴｐをカウンタ値保持回路３４ｐと重み付け選択回路３５ｐとに供給する。

カウンタ値保持回路３４ｐは、４ビットカウンタ３３ｐから供給されたカウンタ値ＣＮＴｐを保持し、保持したカウンタ値ＣＮＴｐに基づいてバイナリ制御信号ＰＣＢ１〜ＰＣＢｑを出力バッファ２に供給するものである。

重み付け選択回路３５ｐは、４ビットカウンタ３３ｐから供給されたカウンタ値ＣＮＴｐに基づいて、トランジスタＰ３−１〜Ｐ３−３０のうちから、いずれかを選択するものである。

通常動作時に、選択した１５個のＰＭＯＳトランジスタをバイナリコードで重み付けを行う仕組みが構築される。この仕組みを構築する方法として、インピーダンス調整回路３で構築する方法またはＦＷなどで構築する方法が考えられる。

即ち、重み付け選択回路３５ｐは、ＰＭＯＳアレイ３１ｐの各トランジスタＰ３−１〜Ｐ３−３０のＤＣ特性の平均値との偏差に基づいてトランジスタＰ３−１〜Ｐ３−３０の重み付けを行う。

そして、重み付け選択回路３５ｐは、４ビットカウンタ３３ｐのＬＳＢ（最下位ビット）にこの偏差が最も小さいＰＭＯＳトランジスタを割り当て、重み付けに従い、第２ビットには、２つのトランジスタ、第３ビットには、４つのトランジスタ、４ビット（ＭＳＢ）には、８つのトランジスタというように、第ｋ（ｋ；１以上の自然数）ビット（あるいはビットｋ）には２の（ｋ−１）乗個のトランジスタを割り当てる。

このようにして、それぞれ、１５個のトランジスタＰ３−１〜Ｐ３−３０、トランジスタＮ３−１〜Ｎ３−３０をインピーダンス調整回路３の４ビットカウンタ３３ｐ，３３ｎのカウンタ値で選択するための重み付けが行われた束が構築される。

重み付け選択回路３５ｐは、このような重み付けを行い、４ビットカウンタ３３ｐが出力したカウンタ値ＣＮＴｐに基づいて各ビットに割り当てたトランジスタを選択してオン・オフする。

ＮＭＯＳ用インピーダンス調整回路３０ｎは、ＮＭＯＳアレイ３１ｎと、コンパレータ３２ｎと、４ビットカウンタ３３ｎと、カウンタ値保持回路３４ｎと、重み付け選択回路３５ｎと、を備える。

ＰＭＯＳアレイ３１ｐは、端子ＰＡＤ２の電圧Ｖpadをプルダウンする回路であり、出力バッファ２のプルダウン回路２ｄの動作・特性をシミュレートする回路である。換言すれば、端子ＰＡＤ２に接続された抵抗Ｒ１とで、電源電圧Ｖddを分圧する回路である。

ＮＭＯＳアレイ３１ｎは、ＮＭＯＳタイプのトランジスタＮ３−１〜Ｎ３−３０を備えたものである。

トランジスタＮ３−１〜Ｎ３−３０は、それぞれ、並列に接続されている。即ち、トランジスタＮ３−１〜Ｎ３−３０の各ドレインは、端子ＰＡＤ２に接続され、ソースには、電源電圧Ｖssが印加される。トランジスタＮ３−１〜Ｎ３−３０のゲートは重み付け選択回路３５ｎに接続される。

ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタと同様、特性のバラツキが少ないものを選択できるように、１５個ずつ使用する場合でも、トランジスタＮ３−１〜Ｎ３−３０の３０個形成される。

このトランジスタＮ３−１〜Ｎ３−３０は、各ＤＣ特性の測定が可能となるようにＬＳＩ１００内に形成されている。予め電圧フォースの電流値測定、あるいは電流フォースの電圧値測定が行われ、インピーダンス特性は既知のものである。

コンパレータ３２ｎは、基準インピーダンスを示すために予め設定された参照電位ＶrefnとＮＭＯＳアレイ３１ｎによるインピーダンスを示す端子ＰＡＤ２の電位Ｖpadとを比較し、比較結果として、アップダウン信号Ｓｎを４ビットカウンタ３３ｎに供給するものである。

コンパレータ３２ｎの反転入力端子（−）には、参照電位Ｖrefnが印加され、非反転入力端子（＋）は、端子ＰＡＤ２に接続される。コンパレータ３２ｎは、電圧Ｖpadが反転入力端子（−）に印加される参照電位Ｖrefpよりも高いときには、ローレベル、低いときには、ハイレベルの信号Ｓｎを出力する。

４ビットカウンタ３３ｎは、コンパレータ３２ｎから供給されたアップダウン信号Ｓｎに基づいて、４ビットのカウンタ値ＣＮＴｎを生成するものである。

４ビットカウンタ３３ｎには、クロック信号ｃｋが供給される。４ビットカウンタ３３ｎは、クロック信号ｃｋの立ち上がりエッジで、コンパレータ３２ｎから供給されたアップダウン信号Ｓｎがハイレベルのときは、カウンタ値ＣＮＴｎを１だけ減少させ、ローレベルのときは、１だけ増加させる。

４ビットカウンタ３３ｎは、生成した４ビットのカウンタ値ＣＮＴｎをカウンタ値保持回路３４ｎと重み付け選択回路３５ｎとに供給する。

カウンタ値保持回路３４ｎは、４ビットカウンタ３３ｎから供給されたカウンタ値ＣＮＴｎを保持し、保持したカウンタ値ＣＮＴｎに基づいてバイナリ制御信号ＮＣＢ１〜ＮＣＢｑを出力バッファ２に供給するものである。

重み付け選択回路３５ｎは、４ビットカウンタ３３ｎから供給されたカウンタ値ＣＮＴｎに基づいて、トランジスタＮ３−１〜Ｎ３−３０のうちから、いずれかを選択するものである。

重み付け選択回路３５ｎは、ＮＭＯＳアレイ３１ｎの各トランジスタＮ３−１〜Ｎ３−３０のＤＣ特性の平均値との偏差に基づいてトランジスタＮ３−１〜Ｎ３−３０の重み付けを行う。

そして、重み付け選択回路３５ｎは、４ビットカウンタ３３ｎのＬＳＢ（最下位ビット）にこの偏差が最も小さいトランジスタを割り当て、重み付けに従い、第２ビットには、２つのトランジスタ、第３ビットには、４つのトランジスタ、４ビット（ＭＳＢ）には、８つのトランジスタというように、第ｋ（ｋ；１以上の自然数）ビット（あるいはビットｋ）には２の（ｋ−１）乗個のトランジスタを割り当てる。

このようにして、それぞれ、１５個のトランジスタＰ３−１〜Ｐ３−３０、トランジスタＮ３−１〜Ｎ３−３０をインピーダンス調整回路３の４ビットカウンタ３３ｐ，３３ｎのそれぞれのカウンタ値ＣＮＴｐ，ＣＮＴｎで選択するための重み付けが行われた束が構築される。

重み付け選択回路３５ｎは、このような重み付けを行い、４ビットカウンタ３３ｎが出力したカウンタ値ＣＮＴｎに基づいて各ビットに割り当てたトランジスタを選択してオン・オフする。

次に本実施形態に係るＬＳＩ１００のインピーダンス調整動作を説明する。
ＰＭＯＳトランジスタの場合、ＤＣ特性の平均値との偏差が小さい方から順に、トランジスタＰ３−８，Ｐ３−２，Ｐ３−１４，Ｐ３−２９，Ｐ３−２０，Ｐ３−５，Ｐ３−１２，Ｐ３−４，Ｐ３−２３，Ｐ３−６，Ｐ３−１８，Ｐ３−２５，Ｐ３−１７，Ｐ３−２７，Ｐ３−９が選択されたものとする。

重み付け選択回路３５ｐは、通常動作時に、この選択された１５個のトランジスタをバイナリコードで重み付けを行う。

この場合、重み付け選択回路３５ｐは、図４に示すように、４ビットカウンタ３３ｐの最下位ビット（ＬＳＢ）のビット１には１つのトランジスタＰ３−８が割り当てられる（１＝２＾０個、但し、「＾」はべき乗を示す）。

同様に、ビット２には、トランジスタＰ３−２とＰ３−１４とが割り当てられ（２＝２＾１個）、ビット３には、トランジスタＰ３−２９，Ｐ３−２０，Ｐ３−５，Ｐ３−１２が割り当てられる（４＝２＾２個）。

そして、最上位ビット（ＭＳＢ）のビット４には、８つのトランジスタＰ３−４，Ｐ３−２３，Ｐ３−６，Ｐ３−１８，Ｐ３−２５，Ｐ３−１７，Ｐ３−２７，Ｐ３−９が割り当てられる（８＝２＾３個）。

図５に示すように、時刻ｔ１において、端子ＰＡＤ２の電圧Ｖpadが参照電位Ｖrefpよりも低い場合、コンパレータ３２ｐは、ハイレベルの信号Ｓｐを４ビットカウンタ３３ｐに供給する。尚、以下、ＮＭＯＳインピーダンス調整３０ｎの動作は固定とする。

４ビットカウンタ３３ｐは、コンパレータ３２ｐから、このハイレベルの信号が供給されてビット１（ＬＳＢ）に１をセットして、カウンタ値ＣＮＴｐ＝“０００１”を出力する。

４ビットカウンタ３３ｐから、カウンタ値ＣＮＴｐ＝“０００１”が出力されると、重み付け選択回路３５ｐは、ビット１に割り当てたトランジスタＰ３−８を選択し、トランジスタＰ３−８のゲートにＬレベルの信号を供給する。

図５のトランジスタ動作表に示すように、トランジスタＰ３−８は、ゲートにＬレベルの信号が供給されてオンする。トランジスタＰ３−８がオンすると、電圧Ｖpadは上昇する。

次にクロック信号ｃｋが立ち上がる時刻ｔ２においても、端子ＰＡＤ２の電圧Ｖpadが参照電位Ｖrefpよりも低い場合、同様に、コンパレータ３２ｐは、ハイレベルの信号Ｓｐを４ビットカウンタ３３ｐに供給する。

４ビットカウンタ３３ｐは、コンパレータ３２ｐから、このハイレベルの信号Ｓｐが供給されてカウンタ値ＣＮＴｐ＝“００１１”を出力する。

４ビットカウンタ３３ｐから、カウンタ値ＣＮＴｐ＝“００１１”が出力されると、重み付け選択回路３５ｐは、ビット１に割り当てたトランジスタＰ３−８、ビット２に割り当てたトランジスタＰ３−２，Ｐ３−１４を選択し、トランジスタＰ３−８，Ｐ３−２，Ｐ３−１４のゲートにＬレベルの信号を供給する。

トランジスタ動作表に示すように、トランジスタＰ３−８，Ｐ３−２，Ｐ３−１４は、ゲートにＬレベルの信号が供給されてオンする。トランジスタＰ３−８，Ｐ３−２，Ｐ３−１４がオンすると、電圧Ｖpadは上昇する。

このように端子ＰＡＤ２の電圧Ｖpadが参照電位Ｖrefpよりも低い場合、クロック信号ｃｋが立ちが上がる毎に、４ビットカウンタ３３ｐは、順次、カウントアップし、電圧Ｖpadは上昇していく。

クロック信号ｃｋが立ち上がる時刻ｔ３において、４ビットカウンタ３３ｐのカウンタ値ＣＮＴｐが“１０１０”の場合に、端子ＰＡＤ２の電圧Ｖpadが参照電位Ｖrefpを超えると、コンパレータ３２ｐは、ローレベルの信号Ｓｐを４ビットカウンタ３３ｐに供給する。

このとき、トランジスタ動作表に示すように、トランジスタＰ３−２，Ｐ３−１４，Ｐ３−４，Ｐ３−２３，Ｐ３−６，Ｐ３−１８，Ｐ３−２５，Ｐ３−１７，Ｐ３−２７，Ｐ３−９は、重み付け選択回路３５ｐからゲートにＬレベルの信号を供給されてオンしている。

このトランジスタＰ３−４，Ｐ３−２３，Ｐ３−６，Ｐ３−１８，Ｐ３−２５，Ｐ３−１７，Ｐ３−２７，Ｐ３−９，Ｐ３−２，Ｐ３−１４のＤＣ特性の平均値との各偏差は、トランジスタＰ３−８と比較して大きいものの、これらのトランジスタのＤＣ特性を合計すると相殺されるものもあり、各ＤＣ特性のバラツキの電圧Ｖpadへの影響は小さくなる。

また、これらのトランジスタのＤＣ特性の合計値の精度が低かったとしても、電圧Ｖpadが参照電位Ｖrefpの近傍の値になっていなければ、この精度の影響は問題ない。

４ビットカウンタ３３ｐは、コンパレータ３２ｐから、このローレベルの信号Ｓｐが供給されてカウンタ値ＣＮＴｐ＝“１００１”を出力する。

４ビットカウンタ３３ｐから、カウンタ値ＣＮＴｐ＝“１００１”が出力されると、重み付け選択回路３５ｐは、ビット２に割り当てたトランジスタＰ３−２，Ｐ３−１４のゲートにＨレベルの信号を供給し、ビット１に割り当てたトランジスタＰ３−８のゲートにＬレベルの信号を供給する。

トランジスタＰ３−２，Ｐ３−１４は、ゲートにＨレベルの信号が供給されてオフし、トランジスタＰ３−８は、ゲートにＬレベルの信号が供給されてオンする。これにより、電圧Ｖpadは低下する。

ＰＭＯＳ用インピーダンス調整回路３０ｐは、このような動作を繰り返し、最終的には、カウンタ値ＣＮＴｐのビット１（ＬＳＢ）が“１”又は“０”になる。

トランジスタＰ３−８のＤＣ特性の平均値との偏差が最も小さいため、電圧Ｖpadは、他のＰＭＯＳトランジスタがオン、オフしたときと比較して最も参照電位Ｖrefに近似した電圧となり、インピーダンス調整の精度がよくなる。

以上説明したように、本実施形態によれば、複数のトランジスタの重み付けが行われ、４ビットカウンタ３３ｐ，３３ｎのビット１（ＬＳＢ）に、ＤＣ特性の平均値との偏差が最も小さいトランジスタを割り当て、重み付けに従い、ｋビットに（ｋ−１）個のトランジスタを割り当てるようにした。

また、１５個のトランジスタを用いてインピーダンス調整を行う場合、３０個のトランジスタをインピーダンス調整回路３に形成し、このなかから１５個のトランジスタを選択するようにした。

従って、電圧Ｖpadは、ＤＣ特性の平均値との偏差が最も小さいトランジスタの精度で決定され、言い換えれば、バラツキの小さいトランジスタでインピーダンス調整を行うことができ、インピーダンス調整の精度を向上させることができる。

尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。

例えば、上記実施形態では、ＰＭＯＳ用インピーダンス調整回路３０ｐの動作について説明した。しかし、ＮＭＯＳ用インピーダンス調整回路３０ｎも同様に動作する。

上記実施形態では、インピーダンス調整回路３について説明した。しかし、図２に示す出力バッファ２がインピーダンス調整回路３と同様にコンパレータ３２ｐ，３２ｎ、４ビットカウンタ３３ｐ，３３ｎ、重み付け選択回路３５ｐ，３５ｎを備えるように構成されれば、出力バッファ２についても同様に本実施形態を適用できる。

また、ＬＳＩ１００内に、インピーダンス調整回路３を備え、出力バッファ２を２０個備えてカウンタ値保持回路３４ｐ，３４ｎから出力するコードを分配することができる。但し、３０個のトランジスタ×２１個＝６３０個のトランジスタのＤＣ特性を測定する必要がある。

上記実施形態では、トランジスタＰ３−１〜Ｐ３−３０，Ｎ３−１〜Ｎ３−３０の重み付けの仕組みをトランジスタ回路で構築した。しかし、例えば、この仕組みの実現方法はこれに限られるものではなく、例えば、診断専用のプロセッサ（ＤＧＰ：Diagnostic Processor）で行ってもよい。また、テスタなどで測定した情報は、通常動作時にＤＧＰ等によって選択できるようにしてもよい。

上記実施形態では、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタがそれぞれ３０個であったため、４ビットカウンタ３３ｐ，３３ｎを備えるようにした。しかし、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの個数は、それぞれ、３０個に限られるものではなく、その個数に応じてビットカウンタも変更される。

上記実施形態では、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの重み付けを行う偏差の基準を各ＤＣ特性の平均値として説明した。しかし、代表値は、平均値に限られるものではなく、例えば、中央値、最頻値であってもよい。また、予め設定した基準値を用いてもよい。

本発明の実施形態に係る半導体回路として、ＬＳＩの構成を示すブロック図である。 図１に示す出力バッファの構成を示す回路図である。 図１に示すインピーダンス調整回路の構成を示す回路図である。 重み付け選択回路の４ビットカウンタへの各ビットの重み付けの具体例を示す図である。 ＰＭＯＳ用インピーダンス調整回路の動作を示す図である。

符号の説明

１ 内部回路
２ 出力バッファ
３ インピーダンス調整回路
３０ｐ ＰＭＯＳ用インピーダンス調整回路
３０ｎ ＮＭＯＳ用インピーダンス調整回路
３１ｐ ＰＭＯＳアレイ
３１ｎ ＮＭＯＳアレイ
Ｐ３−１〜Ｐ３−３０ トランジスタ（ＰＭＯＳ）
Ｎ３−１〜Ｎ３−３０ トランジスタ（ＮＭＯＳ）
３２ｐ，３２ｎ コンパレータ
３３ｐ，３３ｎ ４ビットカウンタ
３５ｐ，３５ｎ 重み付け選択回路
１００ ＬＳＩ（半導体回路）

Claims (3)

1. それぞれインピーダンス特性が既知である複数のトランジスタが並列に接続されたアレイ回路と、
   基準インピーダンスと前記アレイ回路のインピーダンスとを比較し、比較結果を出力するインピーダンス比較部と、
   クロック信号が供給され、前記インピーダンス比較部が出力した比較結果に基づいて、供給されたクロック信号をカウントし、当該カウント値をビット値で出力するビットカウンタと、
   前記アレイ回路の複数のトランジスタのインピーダンス特性の代表値との偏差に基づいて各トランジスタの重み付けを行い、前記ビットカウンタの最下位ビットに前記偏差が最も小さいトランジスタを割り当てるとともに、前記重み付けに従い、第ｋ（ｋ；１以上の自然数）ビットには２の（ｋ−１）乗個のトランジスタを割り当てて、前記ビットカウンタが出力したカウント値に基づいて、各ビットに割り当てたトランジスタを選択してオン・オフする制御部と、を備えた、
   ことを特徴とする半導体装置。
2. 前記アレイ回路は、前記ビットカウンタのすべてのビット値に割り当てられるトランジスタよりも多くの数のトランジスタを備え、
   前記制御部は、前記アレイ回路が備えたトランジスタから、インピーダンス特性が前記代表値との偏差が小さいトランジスタを選択する、
   ことを特徴とする請求項１に記載の半導体装置。
3. それぞれインピーダンス特性が既知である複数のトランジスタが並列に接続されたアレイ回路と、
   基準インピーダンスと前記アレイ回路のインピーダンスとを比較し、比較結果を出力するインピーダンス比較部と、
   クロック信号が供給され、前記インピーダンス比較部が出力した比較結果に基づいて、供給されたクロック信号をカウントし、当該カウント値をビット値で出力するビットカウンタと、を備えた半導体装置のインピーダンス調整方法であって、
   前記アレイ回路の複数のトランジスタのインピーダンス特性の代表値との偏差に基づいて各トランジスタの重み付けを行うステップと、
   前記ビットカウンタの最下位ビットに前記偏差が最も小さいトランジスタを割り当てるとともに、前記重み付けに従い、第ｋ（ｋ；１以上の自然数）ビットには２のｋ乗個のトランジスタを割り当てるステップと、
   前記ビットカウンタが出力したカウント値に基づいて、各ビットに割り当てたトランジスタをオン・オフするステップと、を備えた、
   ことを特徴とする半導体装置のインピーダンス調整方法。
   

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